JP2001189685A - 歪補償装置 - Google Patents
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- H04L27/34—Amplitude- and phase-modulated carrier systems, e.g. quadrature-amplitude modulated carrier systems
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- H04L27/366—Arrangements for compensating undesirable properties of the transmission path between the modulator and the demodulator
- H04L27/367—Arrangements for compensating undesirable properties of the transmission path between the modulator and the demodulator using predistortion
- H04L27/368—Arrangements for compensating undesirable properties of the transmission path between the modulator and the demodulator using predistortion adaptive predistortion
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- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/32—Modifications of amplifiers to reduce non-linear distortion
- H03F1/3241—Modifications of amplifiers to reduce non-linear distortion using predistortion circuits
- H03F1/3247—Modifications of amplifiers to reduce non-linear distortion using predistortion circuits using feedback acting on predistortion circuits
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- H03F1/3288—Acting on the phase and the amplitude of the input signal to compensate phase shift as a function of the amplitude
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】
【課題】 自動的に遅延時間を測定し、該遅延時間を遅
延回路に設定できるようにする。 【解決手段】 遅延時間決定部７１は送信信号ｘ(t)と
フィードバック信号間の位相を変化させながら相関値を
演算し、その最大相関に基づいて歪デバイス（送信電力
増幅器）５１ｃとフィードバックループ５１ｄ等で生じ
るトータルの遅延時間を決定し、決定した遅延時間を歪
補償装置の各タイミング合わせ用遅延回路５１ｈ、６１
ｂ、６１ｇに設定する。
延回路に設定できるようにする。 【解決手段】 遅延時間決定部７１は送信信号ｘ(t)と
フィードバック信号間の位相を変化させながら相関値を
演算し、その最大相関に基づいて歪デバイス（送信電力
増幅器）５１ｃとフィードバックループ５１ｄ等で生じ
るトータルの遅延時間を決定し、決定した遅延時間を歪
補償装置の各タイミング合わせ用遅延回路５１ｈ、６１
ｂ、６１ｇに設定する。
Description
【０００１】
【発明の属する技術分野】本発明は歪補償装置に係り、
特に、電力増幅器とフィードバックループで生じる遅延
時間を送信信号とフィードバック信号の相関値から求
め、該遅延時間に基づいて歪補償装置各部におけるタイ
ミングを調整する機能を備えた歪補償装置に関する。
特に、電力増幅器とフィードバックループで生じる遅延
時間を送信信号とフィードバック信号の相関値から求
め、該遅延時間に基づいて歪補償装置各部におけるタイ
ミングを調整する機能を備えた歪補償装置に関する。
【０００２】
【従来の技術】近年周波数資源が逼迫し、無線通信に於
いてディジタル化による高能率伝送が多く用いられるよ
うになってきた。無線通信に多値振幅変調方式を適用す
る場合、送信側特に電力増幅器の増幅特性を直線化して
非線型歪を抑え、隣接チャネル漏洩電力を低減する技術
が重要であり、また線型性に劣る増幅器を使用し電力効
率の向上を図る場合はそれによる歪発生を補償する技術
が必須である。
いてディジタル化による高能率伝送が多く用いられるよ
うになってきた。無線通信に多値振幅変調方式を適用す
る場合、送信側特に電力増幅器の増幅特性を直線化して
非線型歪を抑え、隣接チャネル漏洩電力を低減する技術
が重要であり、また線型性に劣る増幅器を使用し電力効
率の向上を図る場合はそれによる歪発生を補償する技術
が必須である。
【０００３】図２３は従来の無線機における送信装置の
一例を示すブロック図であり、送信信号発生装置１はシ
リアルのディジタルデータ列を送出し、シリアル／パラ
レル変換器（Ｓ／Ｐ変換器）２はディジタルデータ列を
１ビットづつ交互に振り分けて同相成分信号（Ｉ信号：
In-phase component)と直交成分信号(Ｑ信号：Quadratu
re component)の２系列に変換する。ＤＡ変換器３はＩ
信号、Ｑ信号のそれぞれをアナログのベースバンド信号
に変換して直交変調器４に入力する。直交変調器４は入
力されたＩ信号、Ｑ信号（送信ベースバンド信号）にそ
れぞれ基準搬送波とこれを９０0移相した信号を乗算
し、乗算結果を加算することにより直交変換を行って出
力する。周波数変換器５は直交変調信号と局部発振信号
をミキシングして周波数変換し、送信電力増幅器６は周
波数変換器５から出力された搬送波を電力増幅して空中
線（アンテナ）７より空中に放射する。
一例を示すブロック図であり、送信信号発生装置１はシ
リアルのディジタルデータ列を送出し、シリアル／パラ
レル変換器（Ｓ／Ｐ変換器）２はディジタルデータ列を
１ビットづつ交互に振り分けて同相成分信号（Ｉ信号：
In-phase component)と直交成分信号(Ｑ信号：Quadratu
re component)の２系列に変換する。ＤＡ変換器３はＩ
信号、Ｑ信号のそれぞれをアナログのベースバンド信号
に変換して直交変調器４に入力する。直交変調器４は入
力されたＩ信号、Ｑ信号（送信ベースバンド信号）にそ
れぞれ基準搬送波とこれを９０0移相した信号を乗算
し、乗算結果を加算することにより直交変換を行って出
力する。周波数変換器５は直交変調信号と局部発振信号
をミキシングして周波数変換し、送信電力増幅器６は周
波数変換器５から出力された搬送波を電力増幅して空中
線（アンテナ）７より空中に放射する。
【０００４】かかる送信装置において、送信電力増幅器
の入出力特性（歪関数ｆ(p)）は図２４（ａ）の点線で
示すように非直線性になる。この非直線特性により非線
形歪が発生し、送信周波数ｆ0周辺の周波数スペクトラ
ムは図２４（ｂ）の点線に示すようにサイドローブが持
ち上がり、隣接チャネルに漏洩し、隣接妨害を生じる。
このため、フィードバック系の歪補償技術としてカルテ
ジアンループ方式、ポーラーループ方式等が提案され、
電力増幅器の歪抑圧を行っている。
の入出力特性（歪関数ｆ(p)）は図２４（ａ）の点線で
示すように非直線性になる。この非直線特性により非線
形歪が発生し、送信周波数ｆ0周辺の周波数スペクトラ
ムは図２４（ｂ）の点線に示すようにサイドローブが持
ち上がり、隣接チャネルに漏洩し、隣接妨害を生じる。
このため、フィードバック系の歪補償技術としてカルテ
ジアンループ方式、ポーラーループ方式等が提案され、
電力増幅器の歪抑圧を行っている。
【０００５】図２５はＤＳＰを用いたディジタル非線形
歪補償機能を備えた送信装置のブロック図である。送信
信号発生装置１から送出されるディジタルデータ群（送
信信号）は、Ｓ／Ｐ変換器２においてＩ信号、Ｑ信号の
２系列に変換されてＤＳＰで構成される歪補償部８に入
力される。歪補償部８は機能的に図２６に示すように、
送信信号のパワーレベル0〜1023に応じた歪補償係数h(p
i)(i=0〜1023)を記憶する歪補償係数記憶部８ａ、送信
信号レベルに応じた歪補償係数h(pi)を用いて該送信信
号に歪補償処理（プリディストーション）を施すプリデ
ィストーション部８ｂ、送信信号と後述する直交検波器
で復調された復調信号（フィードバック信号）を比較
し、その誤差を用いて歪補償係数h(pi)を演算、更新す
る歪補償係数演算部８ｃを備えている。
歪補償機能を備えた送信装置のブロック図である。送信
信号発生装置１から送出されるディジタルデータ群（送
信信号）は、Ｓ／Ｐ変換器２においてＩ信号、Ｑ信号の
２系列に変換されてＤＳＰで構成される歪補償部８に入
力される。歪補償部８は機能的に図２６に示すように、
送信信号のパワーレベル0〜1023に応じた歪補償係数h(p
i)(i=0〜1023)を記憶する歪補償係数記憶部８ａ、送信
信号レベルに応じた歪補償係数h(pi)を用いて該送信信
号に歪補償処理（プリディストーション）を施すプリデ
ィストーション部８ｂ、送信信号と後述する直交検波器
で復調された復調信号（フィードバック信号）を比較
し、その誤差を用いて歪補償係数h(pi)を演算、更新す
る歪補償係数演算部８ｃを備えている。
【０００６】歪補償部８は送信信号のレベルに応じた歪
補償係数h(pi)を用いて該送信信号にプリディストーシ
ョン処理を施し、ＤＡ変換器３に入力する。ＤＡ変換器
３は入力されたＩ信号とＱ信号をアナログのベースバン
ド信号に変換して直交変調器４に入力する。直交変調器
４は入力されたＩ信号、Ｑ信号にそれぞれ基準搬送波と
これを９０0移相した信号を乗算し、乗算結果を加算す
ることにより直交変換を行って出力する。周波数変換器
５は直交変調信号と局部発振信号をミキシングして周波
数変換し、送信電力増幅器６は周波数変換器５から出力
された搬送波信号を電力増幅して空中線（アンテナ）７
より空中に放射する。
補償係数h(pi)を用いて該送信信号にプリディストーシ
ョン処理を施し、ＤＡ変換器３に入力する。ＤＡ変換器
３は入力されたＩ信号とＱ信号をアナログのベースバン
ド信号に変換して直交変調器４に入力する。直交変調器
４は入力されたＩ信号、Ｑ信号にそれぞれ基準搬送波と
これを９０0移相した信号を乗算し、乗算結果を加算す
ることにより直交変換を行って出力する。周波数変換器
５は直交変調信号と局部発振信号をミキシングして周波
数変換し、送信電力増幅器６は周波数変換器５から出力
された搬送波信号を電力増幅して空中線（アンテナ）７
より空中に放射する。
【０００７】送信信号の一部は方向性結合器９を介して
周波数変換器１０に入力され、ここで周波数変換されて
直交検波器１１に入力される。直交検波器１１は入力信
号にそれぞれ基準搬送波とこれを９０0移相した信号を
乗算して直交検波を行い、送信側におけるベースバンド
のＩ、Ｑ信号を再現してＡＤ変換器１２に入力する。Ａ
Ｄ変換器１２は入力されたＩ，Ｑ信号をディジタルに変
換して歪補償部８に入力する。歪補償部８はＬＭＳ（Le
ast Mean Square)アルゴリズムを用いた適応信号処理に
より歪補償前の送信信号と直交検波器で復調されたフィ
ードバック信号を比較し、その誤差を用いて歪補償係数
h(pi)を演算、更新する。ついで、次の送信すべき送信
信号に更新した歪補償係数を用いてプリディストーショ
ン処理を施して出力する。以後、上記動作を繰り返すこ
とにより、送信電力増幅器６の非線形歪を抑えて隣接チ
ャネル漏洩電力を低減する。
周波数変換器１０に入力され、ここで周波数変換されて
直交検波器１１に入力される。直交検波器１１は入力信
号にそれぞれ基準搬送波とこれを９０0移相した信号を
乗算して直交検波を行い、送信側におけるベースバンド
のＩ、Ｑ信号を再現してＡＤ変換器１２に入力する。Ａ
Ｄ変換器１２は入力されたＩ，Ｑ信号をディジタルに変
換して歪補償部８に入力する。歪補償部８はＬＭＳ（Le
ast Mean Square)アルゴリズムを用いた適応信号処理に
より歪補償前の送信信号と直交検波器で復調されたフィ
ードバック信号を比較し、その誤差を用いて歪補償係数
h(pi)を演算、更新する。ついで、次の送信すべき送信
信号に更新した歪補償係数を用いてプリディストーショ
ン処理を施して出力する。以後、上記動作を繰り返すこ
とにより、送信電力増幅器６の非線形歪を抑えて隣接チ
ャネル漏洩電力を低減する。
【０００８】図２７は適応ＬＭＳによる歪補償処理の説
明図である。２１ａは送信信号（入力ベースバンド信
号）ｘ(t)に歪補償係数ｈn(p)を乗算する乗算器（プリ
ディストーション部）、２１ｂは歪補償処理された送信
信号をアナログ変換するＤＡ変換器、２１ｃは歪関数ｆ
(p)を有する歪デバイス（送信電力増幅器）、２１ｄは
送信電力増幅器からの出力信号ｙ(t)を帰還する帰還
系、２１ｅはフィードバック信号をディジタルに変換す
るＡＤ変換器、２１ｆは送信信号ｘ(t)のパワーｐ（＝|
ｘ(t)|2）に応じた歪補償係数ｈn(p)を記憶する歪補償
係数記憶部であり、ＬＭＳアルゴリズムにより求まる歪
補償係数ｈn+1(p)で歪補償係数ｈn(p)を更新する。２１
ｇは送信信号ｘ(t)のパワーｐ（＝|ｘ(t)|2）を演算
し、読み出しアドレスとして出力する演算部、２１ｈは
遅延回路であり歪補償係数記憶部２１ｆの書き込みアド
レスを発生する。送信信号ｘ(t)のパワーｐが示すアド
レスから歪補償係数ｈn(p)が読出され、新たな歪補償係
数ｈn+1(p)が求まるまでに所定の時間を要する。そこ
で、遅延回路２１ｈは書き込みアドレスの発生をこの時
間分遅延させ、新たな歪補償係数ｈn+1(p)で古い歪補償
係数ｈn(p)を更新できるようにする。２１ｉは遅延回路
２１ｈの遅延時間調整部である。
明図である。２１ａは送信信号（入力ベースバンド信
号）ｘ(t)に歪補償係数ｈn(p)を乗算する乗算器（プリ
ディストーション部）、２１ｂは歪補償処理された送信
信号をアナログ変換するＤＡ変換器、２１ｃは歪関数ｆ
(p)を有する歪デバイス（送信電力増幅器）、２１ｄは
送信電力増幅器からの出力信号ｙ(t)を帰還する帰還
系、２１ｅはフィードバック信号をディジタルに変換す
るＡＤ変換器、２１ｆは送信信号ｘ(t)のパワーｐ（＝|
ｘ(t)|2）に応じた歪補償係数ｈn(p)を記憶する歪補償
係数記憶部であり、ＬＭＳアルゴリズムにより求まる歪
補償係数ｈn+1(p)で歪補償係数ｈn(p)を更新する。２１
ｇは送信信号ｘ(t)のパワーｐ（＝|ｘ(t)|2）を演算
し、読み出しアドレスとして出力する演算部、２１ｈは
遅延回路であり歪補償係数記憶部２１ｆの書き込みアド
レスを発生する。送信信号ｘ(t)のパワーｐが示すアド
レスから歪補償係数ｈn(p)が読出され、新たな歪補償係
数ｈn+1(p)が求まるまでに所定の時間を要する。そこ
で、遅延回路２１ｈは書き込みアドレスの発生をこの時
間分遅延させ、新たな歪補償係数ｈn+1(p)で古い歪補償
係数ｈn(p)を更新できるようにする。２１ｉは遅延回路
２１ｈの遅延時間調整部である。
【０００９】２１ｊはＬＭＳ適応アルゴリズムにより誤
差が零となるように歪補償係数を演算して更新する歪補
償係数演算部である。この歪補償係数演算部において、
21j-1は歪補償前の送信信号ｘ(t)とフィードバック信号
ｙ(t)の差ｅ(t)を出力する減算器、21j-2は送信信号と
フィードバック信号のタイミングを調整する遅延回路、
21j-2′は遅延回路21j-2の遅延時間を調整する遅延時間
調整部、21j-3は誤差ｅ(t)とステップサイズパラメータ
μ（＜１）を乗算する乗算器、21j-4は共役複素信号ｙ*
(t)を出力する共役複素信号出力部、21j-5はｈn(p)とｙ
*(t)の乗算を行う乗算器、21j-6はμｅ(t)とｕ*(t)の乗
算を行う乗算器、21j-7は歪補償係数ｈn(p)を出力する
タイミングを調整する遅延回路、21j-8は歪補償係数ｈn
(p)とμｅ(t)ｕ*(t)を加算する加算器、21j-9は遅延回
路21j-7の遅延時間を調整する遅延時間調整部である。
差が零となるように歪補償係数を演算して更新する歪補
償係数演算部である。この歪補償係数演算部において、
21j-1は歪補償前の送信信号ｘ(t)とフィードバック信号
ｙ(t)の差ｅ(t)を出力する減算器、21j-2は送信信号と
フィードバック信号のタイミングを調整する遅延回路、
21j-2′は遅延回路21j-2の遅延時間を調整する遅延時間
調整部、21j-3は誤差ｅ(t)とステップサイズパラメータ
μ（＜１）を乗算する乗算器、21j-4は共役複素信号ｙ*
(t)を出力する共役複素信号出力部、21j-5はｈn(p)とｙ
*(t)の乗算を行う乗算器、21j-6はμｅ(t)とｕ*(t)の乗
算を行う乗算器、21j-7は歪補償係数ｈn(p)を出力する
タイミングを調整する遅延回路、21j-8は歪補償係数ｈn
(p)とμｅ(t)ｕ*(t)を加算する加算器、21j-9は遅延回
路21j-7の遅延時間を調整する遅延時間調整部である。
【００１０】上記構成により、以下に示す演算が行われ
る。 ｈn+1(p)＝ｈn(p)＋μｅ(t)ｕ*(t) ｅ(t)＝ｘ(t)−ｙ(t) ｙ(t)＝ｈn(p)ｘ(t)ｆ(p) ｕ(t)＝ｘ(t)ｆ(p)＝ｈ* n(p)ｙ(t) Ｐ＝｜ｘ(t)｜2 ただし、ｘ，ｙ，ｆ，ｈ，ｕ，ｅは複
素数、＊は共役複素数である。上記演算処理を行うこと
により歪補償係数h(p)が更新され、最終的に最適の歪補
償係数値に収束し、送信電力増幅器の歪が補償される。
る。 ｈn+1(p)＝ｈn(p)＋μｅ(t)ｕ*(t) ｅ(t)＝ｘ(t)−ｙ(t) ｙ(t)＝ｈn(p)ｘ(t)ｆ(p) ｕ(t)＝ｘ(t)ｆ(p)＝ｈ* n(p)ｙ(t) Ｐ＝｜ｘ(t)｜2 ただし、ｘ，ｙ，ｆ，ｈ，ｕ，ｅは複
素数、＊は共役複素数である。上記演算処理を行うこと
により歪補償係数h(p)が更新され、最終的に最適の歪補
償係数値に収束し、送信電力増幅器の歪が補償される。
【００１１】
【発明が解決しようとする課題】ところで、各遅延回路
21h,21j-2,21j-6に設定する遅延時間Ｄは、電力増幅器
２１ｃにおける遅延時間をＤ0、帰還系２１ｄの遅延時
間をＤ1とすれば、次式Ｄ＝Ｄ0＋Ｄ1を満足するように
設定する必要がある。しかし、電力増幅器２１ｃや帰還
系２１ｄに用いられるフィルタ等のデバイスに固体差が
あるためトータルの遅延時間Ｄが変動する。このため、
従来は送信装置毎に各遅延回路21h,21j-2,21j-6の遅延
時間を遅延時間調整スイッチを用いて手動で調整する必
要があり、遅延時間調整作業が煩雑となり、しかも、高
精度の調整ができない問題があった。以上から本発明の
目的は、自動的に遅延時間を測定し、該遅延時間を遅延
回路に設定できるようにすることである。本発明の別の
目的は高精度に遅延時間を測定し、該遅延時間を遅延回
路に設定できるようにすることである。
21h,21j-2,21j-6に設定する遅延時間Ｄは、電力増幅器
２１ｃにおける遅延時間をＤ0、帰還系２１ｄの遅延時
間をＤ1とすれば、次式Ｄ＝Ｄ0＋Ｄ1を満足するように
設定する必要がある。しかし、電力増幅器２１ｃや帰還
系２１ｄに用いられるフィルタ等のデバイスに固体差が
あるためトータルの遅延時間Ｄが変動する。このため、
従来は送信装置毎に各遅延回路21h,21j-2,21j-6の遅延
時間を遅延時間調整スイッチを用いて手動で調整する必
要があり、遅延時間調整作業が煩雑となり、しかも、高
精度の調整ができない問題があった。以上から本発明の
目的は、自動的に遅延時間を測定し、該遅延時間を遅延
回路に設定できるようにすることである。本発明の別の
目的は高精度に遅延時間を測定し、該遅延時間を遅延回
路に設定できるようにすることである。
【００１２】
【課題を解決するための手段】上記第１の課題は本発明
によれば、(1) 歪補償係数を用いて送信信号に歪補償処
理を施すプリディストーション部、(2) 歪補償前の送信
信号と送信電力増幅器の出力側からフィードバックされ
るフィードバック信号とに基づいて歪補償係数を演算す
る歪補償係数演算部、(3) 演算された歪補償係数を送信
信号に対応させて記憶する歪補償係数記憶部、(4) 送信
電力増幅器とフィードバックループで生じる遅延時間を
設定されて歪補償装置各部のタイミング合わせを行う遅
延回路、(5) 該遅延時間を送信信号とフィードバック信
号との最大相関に基づいて決定し遅延回路に設定する遅
延時間決定部、を備えた歪補償装置により達成される。
によれば、(1) 歪補償係数を用いて送信信号に歪補償処
理を施すプリディストーション部、(2) 歪補償前の送信
信号と送信電力増幅器の出力側からフィードバックされ
るフィードバック信号とに基づいて歪補償係数を演算す
る歪補償係数演算部、(3) 演算された歪補償係数を送信
信号に対応させて記憶する歪補償係数記憶部、(4) 送信
電力増幅器とフィードバックループで生じる遅延時間を
設定されて歪補償装置各部のタイミング合わせを行う遅
延回路、(5) 該遅延時間を送信信号とフィードバック信
号との最大相関に基づいて決定し遅延回路に設定する遅
延時間決定部、を備えた歪補償装置により達成される。
【００１３】又、上記第２の課題は本発明によれば、
(1) 歪補償係数を用いて送信信号に歪補償処理を施すプ
リディストーション部、(2) 歪補償前の送信信号と送信
電力増幅器の出力側からフィードバックされるフィード
バック信号とに基づいて歪補償係数を演算する歪補償係
数演算部、(3) 演算された歪補償係数を送信信号に対応
させて記憶する歪補償係数記憶部、(4) 送信電力増幅器
とフィードバックループで生じる遅延時間を設定されて
歪補償装置各部のタイミング合わせを行う遅延回路、
(5) 送信信号のサンプリング時間より短い時間単位で前
記フィードバック信号の遅延量を制御する遅延部、(6)
送信信号とフィードバック信号の時間ずれ(位相)をサン
プリング時間単位で順次ずらし、あるいは、遅延部にお
ける遅延量を可変して両者間の相関を演算し、相関が最
大となる遅延部における遅延量とサンプリング時間単位
の遅延時間をそれぞれ求める遅延時間決定部、を備えた
歪補償装置により達成される。
(1) 歪補償係数を用いて送信信号に歪補償処理を施すプ
リディストーション部、(2) 歪補償前の送信信号と送信
電力増幅器の出力側からフィードバックされるフィード
バック信号とに基づいて歪補償係数を演算する歪補償係
数演算部、(3) 演算された歪補償係数を送信信号に対応
させて記憶する歪補償係数記憶部、(4) 送信電力増幅器
とフィードバックループで生じる遅延時間を設定されて
歪補償装置各部のタイミング合わせを行う遅延回路、
(5) 送信信号のサンプリング時間より短い時間単位で前
記フィードバック信号の遅延量を制御する遅延部、(6)
送信信号とフィードバック信号の時間ずれ(位相)をサン
プリング時間単位で順次ずらし、あるいは、遅延部にお
ける遅延量を可変して両者間の相関を演算し、相関が最
大となる遅延部における遅延量とサンプリング時間単位
の遅延時間をそれぞれ求める遅延時間決定部、を備えた
歪補償装置により達成される。
【００１４】具体的は、遅延時間決定部は、(1) 遅延部
における遅延量を一定にした状態で、相関が最大となる
サンプリング時間単位の時間ずれを遅延時間として求
め、ついで、(2) 相関器における送信信号とフィードバ
ック信号の時間ずれを該遅延時間に固定し、(3) この状
態で、相関が最大となるように前記遅延部の遅延量(サ
ンプリング間隔以下の遅延量)を調整する。あるいは、
遅延時間決定部は、(1) 遅延部における遅延量を一定に
した状態で、相関が最大となるサンプリング時間単位の
時間ずれを遅延時間として求め、(2) 該遅延時間を遅延
回路に設定してサンプリング間隔の時間ずれを無くし、
(3)ついで、相関器における送信信号とフィードバック
信号の時間ずれを０に固定し、(4) 相関が最大となるよ
うに前記遅延部の遅延量(サンプリング間隔以下の遅延
量)を調整する。
における遅延量を一定にした状態で、相関が最大となる
サンプリング時間単位の時間ずれを遅延時間として求
め、ついで、(2) 相関器における送信信号とフィードバ
ック信号の時間ずれを該遅延時間に固定し、(3) この状
態で、相関が最大となるように前記遅延部の遅延量(サ
ンプリング間隔以下の遅延量)を調整する。あるいは、
遅延時間決定部は、(1) 遅延部における遅延量を一定に
した状態で、相関が最大となるサンプリング時間単位の
時間ずれを遅延時間として求め、(2) 該遅延時間を遅延
回路に設定してサンプリング間隔の時間ずれを無くし、
(3)ついで、相関器における送信信号とフィードバック
信号の時間ずれを０に固定し、(4) 相関が最大となるよ
うに前記遅延部の遅延量(サンプリング間隔以下の遅延
量)を調整する。
【００１５】
【発明の実施の形態】（Ａ）本発明の概略 （ａ）第１の発明 図１は第１の発明の概略説明図であり、５１ａは送信信
号ｘ(t)に歪補償係数ｈn(p)を乗算（実際には複素乗
算）するプリディストーション部、５１ｂはＤＡ変換
器、５１ｃは歪デバイス（例えば送信電力増幅器）、５
１ｄは帰還系、５１ｅはＡＤ変換器、５１ｆは送信信号
ｘ(t)のパワーｐに応じた歪補償係数ｈn(p)を記憶する
歪補償係数記憶部、５１ｇは送信信号ｘ(t)のパワーｐ
を演算する演算部、５１ｈは書き込みアドレス発生用の
遅延回路、５１ｉはＬＭＳ適応アルゴリズムにより歪補
償係数を演算る歪補償係数演算部である。歪補償係数演
算部５１ｉにおいて、６１ａは歪補償前の送信信号ｘ
(t)とフィードバック信号ｙ(t)の差ｅ(t)を出力する減
算器、６１ｂは送信信号とフィードバック信号のタイミ
ングを調整する遅延回路、６１ｃは誤差ｅ(t)とステッ
プサイズパラメータμを乗算する乗算器、６１ｄは共役
複素信号ｙ*(t)を出力する共役複素信号出力部、６１ｅ
はｈn(p)とｙ*(t)の乗算を行う乗算器、６１ｆはμｅ
(t)とｕ*(t)の乗算を行う乗算器、６１ｇは歪補償係数
ｈn(p)を出力するタイミングを調整する遅延回路、６１
ｈは歪補償係数ｈn(p)とμｅ(t)ｕ*(t)を加算する加算
器である。
号ｘ(t)に歪補償係数ｈn(p)を乗算（実際には複素乗
算）するプリディストーション部、５１ｂはＤＡ変換
器、５１ｃは歪デバイス（例えば送信電力増幅器）、５
１ｄは帰還系、５１ｅはＡＤ変換器、５１ｆは送信信号
ｘ(t)のパワーｐに応じた歪補償係数ｈn(p)を記憶する
歪補償係数記憶部、５１ｇは送信信号ｘ(t)のパワーｐ
を演算する演算部、５１ｈは書き込みアドレス発生用の
遅延回路、５１ｉはＬＭＳ適応アルゴリズムにより歪補
償係数を演算る歪補償係数演算部である。歪補償係数演
算部５１ｉにおいて、６１ａは歪補償前の送信信号ｘ
(t)とフィードバック信号ｙ(t)の差ｅ(t)を出力する減
算器、６１ｂは送信信号とフィードバック信号のタイミ
ングを調整する遅延回路、６１ｃは誤差ｅ(t)とステッ
プサイズパラメータμを乗算する乗算器、６１ｄは共役
複素信号ｙ*(t)を出力する共役複素信号出力部、６１ｅ
はｈn(p)とｙ*(t)の乗算を行う乗算器、６１ｆはμｅ
(t)とｕ*(t)の乗算を行う乗算器、６１ｇは歪補償係数
ｈn(p)を出力するタイミングを調整する遅延回路、６１
ｈは歪補償係数ｈn(p)とμｅ(t)ｕ*(t)を加算する加算
器である。
【００１６】遅延時間決定部７１は歪補償前の送信信号
ｘ(t)とフィードバック信号の相関を演算し、最大相関
に基づいて送信電力増幅器５１ｃと帰還系５１ｄ等で生
じるトータルの遅延時間（D0＋D1）を決定し、各遅延回
路５１ｈ，６１ｂ，６１ｇに設定する。すなわち、送信
信号ｘ(t)とフィードバック信号の相関に着目し、双方
の信号を相関器７１ａに入力し、その相関器出力を監視
して相関値最大となるタイミングを電力増幅器及びフィ
ードバックループ中のデバイスによる遅延量として設定
し、歪補償を行う。相関演算に際して、遅延時間決定部
７１は、送信信号ｘ(t)とフィードバック信号ｙ(t)の位
相（時間ずれ）を送信信号のサンプリング時間単位で順
次ずらし、それぞれの位相において送信信号とフィード
バック信号の相関を演算し、相関が最大となる位相を遅
延時間（D0＋D1）として各遅延回路に設定する。
ｘ(t)とフィードバック信号の相関を演算し、最大相関
に基づいて送信電力増幅器５１ｃと帰還系５１ｄ等で生
じるトータルの遅延時間（D0＋D1）を決定し、各遅延回
路５１ｈ，６１ｂ，６１ｇに設定する。すなわち、送信
信号ｘ(t)とフィードバック信号の相関に着目し、双方
の信号を相関器７１ａに入力し、その相関器出力を監視
して相関値最大となるタイミングを電力増幅器及びフィ
ードバックループ中のデバイスによる遅延量として設定
し、歪補償を行う。相関演算に際して、遅延時間決定部
７１は、送信信号ｘ(t)とフィードバック信号ｙ(t)の位
相（時間ずれ）を送信信号のサンプリング時間単位で順
次ずらし、それぞれの位相において送信信号とフィード
バック信号の相関を演算し、相関が最大となる位相を遅
延時間（D0＋D1）として各遅延回路に設定する。
【００１７】又、相関演算に際して、遅延時間決定部７
１は送信信号ｘ(t)がNオーバサンプリングされていれ
ば、(1) 送信信号ｘ(t)とフィードバック信号の位相
（時間ずれ）をNサンプリング時間単位で順次ずらし相
関を求め、ついで、(2) 相関が最大の位相近傍の送信信
号とフィードバック信号の相関をサンプリング時間単位
で位相を順次ずらして求め、(3) 相関が最大となる位相
に基づいて遅延時間を決定する。このようにすれば、遅
延時間決定に要する時間を短縮できる。又、相関演算に
際して、遅延時間決定部７１は、(1) 送信信号ｘ(t)と
フィードバック信号ｙ(t)の相関をサンプリング時間単
位で位相（時間ずれ）を順次ずらして演算し、送信信号
の１周期分の相関を演算して記憶すると共に、(2) 同様
に相関を複数周期分演算して記憶し、(3) 複数周期分の
対応する時間ずれにおける相関の平均値を演算し、(4)
平均値が最大となる時間ずれに基づいて遅延時間を決定
する。このようにすれば、高精度に遅延時間を決定して
各遅延回路に設定できる。
１は送信信号ｘ(t)がNオーバサンプリングされていれ
ば、(1) 送信信号ｘ(t)とフィードバック信号の位相
（時間ずれ）をNサンプリング時間単位で順次ずらし相
関を求め、ついで、(2) 相関が最大の位相近傍の送信信
号とフィードバック信号の相関をサンプリング時間単位
で位相を順次ずらして求め、(3) 相関が最大となる位相
に基づいて遅延時間を決定する。このようにすれば、遅
延時間決定に要する時間を短縮できる。又、相関演算に
際して、遅延時間決定部７１は、(1) 送信信号ｘ(t)と
フィードバック信号ｙ(t)の相関をサンプリング時間単
位で位相（時間ずれ）を順次ずらして演算し、送信信号
の１周期分の相関を演算して記憶すると共に、(2) 同様
に相関を複数周期分演算して記憶し、(3) 複数周期分の
対応する時間ずれにおける相関の平均値を演算し、(4)
平均値が最大となる時間ずれに基づいて遅延時間を決定
する。このようにすれば、高精度に遅延時間を決定して
各遅延回路に設定できる。
【００１８】遅延時間決定部７１における相関器７１ａ
として、スライディング相関器またはマッチトフィルタ
を用いる。スライディング相関器を用いれば構成を簡単
にでき、又、マッチトフィルタを用いれば遅延時間を短
時間で決定することができる。遅延時間決定部７１は、
歪補償動作時にも送信信号とフィードバック信号の相関
を定期的に演算し、相関が最大となる遅延時間と初期動
作時に決定した遅延時間との差が設定時間以上になった
とき歪補償動作を停止し、もしくは歪係数の更新動作を
停止して遅延時間の再決定及び遅延回路への再設定を行
う。このようにすれば、フィードバックの遅延が経年変
化などににより変化して隣接チャネル漏洩電力が増えた
とき、遅延時間の再決定及び再設定が可能になり歪補償
による効果を維持できる。
として、スライディング相関器またはマッチトフィルタ
を用いる。スライディング相関器を用いれば構成を簡単
にでき、又、マッチトフィルタを用いれば遅延時間を短
時間で決定することができる。遅延時間決定部７１は、
歪補償動作時にも送信信号とフィードバック信号の相関
を定期的に演算し、相関が最大となる遅延時間と初期動
作時に決定した遅延時間との差が設定時間以上になった
とき歪補償動作を停止し、もしくは歪係数の更新動作を
停止して遅延時間の再決定及び遅延回路への再設定を行
う。このようにすれば、フィードバックの遅延が経年変
化などににより変化して隣接チャネル漏洩電力が増えた
とき、遅延時間の再決定及び再設定が可能になり歪補償
による効果を維持できる。
【００１９】又、遅延時間決定部７１は、歪補償動作時
に送信信号とフィードバック信号の差を監視し、差があ
る閾値を越えたとき歪補償動作を停止し、もしくは歪係
数の更新動作を停止して遅延時間の再決定及び遅延回路
への再設定を行う。このようにすれば、フィードバック
の遅延が経年変化などにより変化して隣接チャネル漏洩
電力が増えたとき、前記差が増大するから該差を監視す
ることで遅延時間の再決定及び再設定が可能になり、歪
補償による効果を維持できる。遅延時間決定部７１は、
常時送信されている既知信号が存在する場合には、該既
知信号とフィードバック信号の相関を演算し、最大相関
に基づいて遅延時間を決定する。このようにすれば、相
関演算における参照信号を確定できるため、精度の高い
相関演算が可能になる。
に送信信号とフィードバック信号の差を監視し、差があ
る閾値を越えたとき歪補償動作を停止し、もしくは歪係
数の更新動作を停止して遅延時間の再決定及び遅延回路
への再設定を行う。このようにすれば、フィードバック
の遅延が経年変化などにより変化して隣接チャネル漏洩
電力が増えたとき、前記差が増大するから該差を監視す
ることで遅延時間の再決定及び再設定が可能になり、歪
補償による効果を維持できる。遅延時間決定部７１は、
常時送信されている既知信号が存在する場合には、該既
知信号とフィードバック信号の相関を演算し、最大相関
に基づいて遅延時間を決定する。このようにすれば、相
関演算における参照信号を確定できるため、精度の高い
相関演算が可能になる。
【００２０】遅延時間決定部７１は、遅延時間の決定に
際して送信信号に挿入されるトレーニング信号とフィー
ドバック信号の相関を演算し、最大相関に基づいて遅延
時間を決定する。このようにすれば、相関演算における
参照信号を確定できるため、精度の高い相関演算が可能
になる。歪補償装置は最大相関に基づいて求めた遅延時
間を遅延回路に設定して歪補償動作を行う。かかる歪補
償装置にDLL(Delay Locked Loop)回路を設ける。DLL回
路には、遅延回路で遅延された送信信号とフィードバッ
ク信号が入力され、両信号間の位相差が零となるように
動作する。このようにすれば、経年変化等でフィードバ
ック系等の遅延時間が変化してもトータルの遅延時間を
一定に維持でき、歪補償による効果を発揮することがで
きる。
際して送信信号に挿入されるトレーニング信号とフィー
ドバック信号の相関を演算し、最大相関に基づいて遅延
時間を決定する。このようにすれば、相関演算における
参照信号を確定できるため、精度の高い相関演算が可能
になる。歪補償装置は最大相関に基づいて求めた遅延時
間を遅延回路に設定して歪補償動作を行う。かかる歪補
償装置にDLL(Delay Locked Loop)回路を設ける。DLL回
路には、遅延回路で遅延された送信信号とフィードバッ
ク信号が入力され、両信号間の位相差が零となるように
動作する。このようにすれば、経年変化等でフィードバ
ック系等の遅延時間が変化してもトータルの遅延時間を
一定に維持でき、歪補償による効果を発揮することがで
きる。
【００２１】（ｂ）第２の発明 図２は第２の発明の概略説明図であり、図１と同一部分
には同一符号を付している。異なる点は、送信信号ｘ
(t)のサンプリング時間より短い時間単位でフィードバ
ック信号の遅延量Dvを制御する遅延部８１がフィードバ
ックループに挿入されている点である。遅延時間決定部
７１は、遅延部８１における遅延量を一定にした状態
で、相関が最大となるサンプリング時間単位の位相（時
間ずれ）を遅延時間として求め、ついで、相関器におけ
る送信信号とフィードバック信号の時間ずれを該遅延時
間に固定した状態で、相関が最大となるように前記遅延
部８１の遅延量を調整する。ついで、決定した遅延時間
を該遅延回路５１ｈ，６１ｂ，６１ｇに設定してタイミ
ング合わせを行う。
には同一符号を付している。異なる点は、送信信号ｘ
(t)のサンプリング時間より短い時間単位でフィードバ
ック信号の遅延量Dvを制御する遅延部８１がフィードバ
ックループに挿入されている点である。遅延時間決定部
７１は、遅延部８１における遅延量を一定にした状態
で、相関が最大となるサンプリング時間単位の位相（時
間ずれ）を遅延時間として求め、ついで、相関器におけ
る送信信号とフィードバック信号の時間ずれを該遅延時
間に固定した状態で、相関が最大となるように前記遅延
部８１の遅延量を調整する。ついで、決定した遅延時間
を該遅延回路５１ｈ，６１ｂ，６１ｇに設定してタイミ
ング合わせを行う。
【００２２】あるいは、遅延時間決定部７１は遅延部８
１の遅延量を一定にした状態で、送信信号とフィードバ
ック信号の相関が最大となるサンプリング時間単位の時
間ずれを遅延時間として求め、該遅延時間を各遅延回路
５１ｈ，６１ｂ，６１ｇに設定する。これにより、サン
プリング間隔の時間ずれを無くすことができる。つい
で、遅延時間決定部７１は、(1) 相関器における送信信
号とフィードバック信号の時間ずれを０に固定すると共
に、(2) 遅延部８１の遅延量（サンプリング間隔以下の
遅延量）を可変して相関が最大となるようにする。これ
により、サンプリング間隔以下の遅延量の調整ができ
る。以上のようにすれば、トータルの遅延時間D=D0＋D1
+Dvがサンプリング時間の整数倍となるようにでき、遅
延部８１の遅延時間調整時間単位の精度で歪補償装置各
部のタイミング合わせが可能になる。なお、遅延部８１
は、(1) 遅延素子、(2) アナログフィルタ、(3) ディジ
タルフィルタ、(4) ＡＤ変換器のサンプリングクロック
位相可変回路などで構成することができる。
１の遅延量を一定にした状態で、送信信号とフィードバ
ック信号の相関が最大となるサンプリング時間単位の時
間ずれを遅延時間として求め、該遅延時間を各遅延回路
５１ｈ，６１ｂ，６１ｇに設定する。これにより、サン
プリング間隔の時間ずれを無くすことができる。つい
で、遅延時間決定部７１は、(1) 相関器における送信信
号とフィードバック信号の時間ずれを０に固定すると共
に、(2) 遅延部８１の遅延量（サンプリング間隔以下の
遅延量）を可変して相関が最大となるようにする。これ
により、サンプリング間隔以下の遅延量の調整ができ
る。以上のようにすれば、トータルの遅延時間D=D0＋D1
+Dvがサンプリング時間の整数倍となるようにでき、遅
延部８１の遅延時間調整時間単位の精度で歪補償装置各
部のタイミング合わせが可能になる。なお、遅延部８１
は、(1) 遅延素子、(2) アナログフィルタ、(3) ディジ
タルフィルタ、(4) ＡＤ変換器のサンプリングクロック
位相可変回路などで構成することができる。
【００２３】（Ｂ）スライディング相関器を用いた遅延
時間決定部 （ａ）第１実施例 図３はスライディング相関器を用いた遅延時間決定部の
第１実施例構成図であり、図１と同一部分には同一番号
を付している。遅延回路６１ｂはサンプリング周期で到
来するデジタルの送信信号ｘ(t)を順次シフトしながら
記憶するシフトレジスタ61b-1、該シフトレジスタの所
定シフト位置から送信信号を取り出して減算器６１ａに
入力するセレクタ61b-2を有している。シフトレジスタ6
1b-1のシフト長は最大遅延時間以上となるように定めら
れており、先頭よりｍ番目のシフト位置において送信信
号はｍ・Tｓ(Tｓはサンプリング周期)遅延する。遅延時
間決定部７１は、スライディング相関器７１ａ、制御部
７１ｂ、セレクタ７１ｃを有している。スライディング
相関器７１ａは、所定時間遅延した送信信号ｘ(t)とＡ
Ｄ変換器５１ｅから出力するフィードバック信号ｙ(t)
の相関を、１サンプルづつ乗算すると共に乗算結果を積
算して演算するもので、乗算器71a-1、遅延器71a-2、そ
れまでの積算値と今回の乗算結果を加算して出力する加
算器71a-3で構成されている。セレクタ７１ｃは送信信
号ｘ(t)を取り出すシフトレジスタ61b-1のシフト位置を
切り替えることにより、送信信号のフィードバック信号
に対する位相（時間ずれ）を制御する。制御部７１ｂは
相関が最大となる遅延時間を求め、遅延回路６１ｂのセ
レクタ61b-2に設定する。
時間決定部 （ａ）第１実施例 図３はスライディング相関器を用いた遅延時間決定部の
第１実施例構成図であり、図１と同一部分には同一番号
を付している。遅延回路６１ｂはサンプリング周期で到
来するデジタルの送信信号ｘ(t)を順次シフトしながら
記憶するシフトレジスタ61b-1、該シフトレジスタの所
定シフト位置から送信信号を取り出して減算器６１ａに
入力するセレクタ61b-2を有している。シフトレジスタ6
1b-1のシフト長は最大遅延時間以上となるように定めら
れており、先頭よりｍ番目のシフト位置において送信信
号はｍ・Tｓ(Tｓはサンプリング周期)遅延する。遅延時
間決定部７１は、スライディング相関器７１ａ、制御部
７１ｂ、セレクタ７１ｃを有している。スライディング
相関器７１ａは、所定時間遅延した送信信号ｘ(t)とＡ
Ｄ変換器５１ｅから出力するフィードバック信号ｙ(t)
の相関を、１サンプルづつ乗算すると共に乗算結果を積
算して演算するもので、乗算器71a-1、遅延器71a-2、そ
れまでの積算値と今回の乗算結果を加算して出力する加
算器71a-3で構成されている。セレクタ７１ｃは送信信
号ｘ(t)を取り出すシフトレジスタ61b-1のシフト位置を
切り替えることにより、送信信号のフィードバック信号
に対する位相（時間ずれ）を制御する。制御部７１ｂは
相関が最大となる遅延時間を求め、遅延回路６１ｂのセ
レクタ61b-2に設定する。
【００２４】図４は制御部７１ｂの遅延時間決定の処理
フローであり、ｉは遅延時間i・Tcを示すパラメータ、ｊ
は今回までの相関値のうち相関値が最大となる遅延時間
j・Tcを示すパラメータ、Ｚは今回までの最大相関値、Ｙ
iは今回の相関値、Ｎは求める相関値の個数である。初
期時にｉ，ｊ，Ｚを０に初期化する（ステップ1001)。
ついで、ｉ≦Ｎ−１であるかチェックし、すなわち、Ｎ
個の相関演算を終了したかチェックする（ステップ100
2)。Ｎ個の相関演算を終了してなければ、時間i・Tc遅延
した送信信号(シフトレジスタ61b-1の第iシフト位置か
ら取り出した送信信号)とフィードバック信号の相関値
Ｙiをスライディング相関器71aで演算する(ステップ100
3)。
フローであり、ｉは遅延時間i・Tcを示すパラメータ、ｊ
は今回までの相関値のうち相関値が最大となる遅延時間
j・Tcを示すパラメータ、Ｚは今回までの最大相関値、Ｙ
iは今回の相関値、Ｎは求める相関値の個数である。初
期時にｉ，ｊ，Ｚを０に初期化する（ステップ1001)。
ついで、ｉ≦Ｎ−１であるかチェックし、すなわち、Ｎ
個の相関演算を終了したかチェックする（ステップ100
2)。Ｎ個の相関演算を終了してなければ、時間i・Tc遅延
した送信信号(シフトレジスタ61b-1の第iシフト位置か
ら取り出した送信信号)とフィードバック信号の相関値
Ｙiをスライディング相関器71aで演算する(ステップ100
3)。
【００２５】ついで、それまでの最大相関値Ｚと今回の
相関値Ｙiの大小を比較し（ステップ1004)、Ｚ＜Ｙiで
あれば、Ｚ＝Ｙiとして最大相関値Ｚを更新すると共
に、ｊ＝ｉとする（ステップ1005)。しかる後、あるい
はステップ1004においてＺ≧Ｙiであれば、iを歩進し(i
=i+1、ステップ1006)、以後、ステップ1002以降の処理
を繰り返す。そして、Ｎ個の相関演算終了により、ステ
ップ1002においてｉ＞Ｎとなれば、時間j・Tcを送信電力
増幅器及び帰還系におけるトータルの遅延時間として遅
延回路６１ｂに設定する（ステップ1007)。遅延回路６
１ｂのセレクタ61b-2はシフトレジスタ61b-1の第jシフ
ト位置より送信信号を取り出して減算器６１ａに入力す
る。尚、遅延回路５１ｈ、６１ｇ（図１）も遅延回路６
１ｂと同様の構成を備えており、シフトレジスタの第ｊ
シフト位置より時間j・Tc遅延した信号を取り出して出力
する。以上、送信信号とフィードバック信号の相関が最
大となる位相を求めることにより送信電力増幅器及び帰
還系におけるトータルの遅延時間を決定することがで
き、しかも、相関器としてスライディング相関器を用い
ることにより構成を簡単にできる。
相関値Ｙiの大小を比較し（ステップ1004)、Ｚ＜Ｙiで
あれば、Ｚ＝Ｙiとして最大相関値Ｚを更新すると共
に、ｊ＝ｉとする（ステップ1005)。しかる後、あるい
はステップ1004においてＺ≧Ｙiであれば、iを歩進し(i
=i+1、ステップ1006)、以後、ステップ1002以降の処理
を繰り返す。そして、Ｎ個の相関演算終了により、ステ
ップ1002においてｉ＞Ｎとなれば、時間j・Tcを送信電力
増幅器及び帰還系におけるトータルの遅延時間として遅
延回路６１ｂに設定する（ステップ1007)。遅延回路６
１ｂのセレクタ61b-2はシフトレジスタ61b-1の第jシフ
ト位置より送信信号を取り出して減算器６１ａに入力す
る。尚、遅延回路５１ｈ、６１ｇ（図１）も遅延回路６
１ｂと同様の構成を備えており、シフトレジスタの第ｊ
シフト位置より時間j・Tc遅延した信号を取り出して出力
する。以上、送信信号とフィードバック信号の相関が最
大となる位相を求めることにより送信電力増幅器及び帰
還系におけるトータルの遅延時間を決定することがで
き、しかも、相関器としてスライディング相関器を用い
ることにより構成を簡単にできる。
【００２６】（ｂ）第２実施例 図５はスライディング相関器を用いた遅延時間決定部の
第２実施例構成図であり、図３と同一部分には同一番号
を付している。図３の第１実施例と機能的に異なる点
は、(1) 送信信号ｘ(t)がＭオーバサンプリングされて
いる点、(2) 送信信号とフィードバック信号の位相（時
間ずれ）をＭサンプリング時間単位で順次ずらし相関を
求め、相関が最大となるＭサンプリング時間単位の位相
を求める点、(3) 該位相近傍における相関をサンプリン
グ時間単位で位相を順次ずらして求め、相関が最大とな
る位相に基づいて遅延時間を決定する点である。
第２実施例構成図であり、図３と同一部分には同一番号
を付している。図３の第１実施例と機能的に異なる点
は、(1) 送信信号ｘ(t)がＭオーバサンプリングされて
いる点、(2) 送信信号とフィードバック信号の位相（時
間ずれ）をＭサンプリング時間単位で順次ずらし相関を
求め、相関が最大となるＭサンプリング時間単位の位相
を求める点、(3) 該位相近傍における相関をサンプリン
グ時間単位で位相を順次ずらして求め、相関が最大とな
る位相に基づいて遅延時間を決定する点である。
【００２７】又、ハード的に異なる点は、(1) 遅延回路
６１ｂのシフトレジスタ61b-1の長さがＭ倍になってい
る点、(2) 遅延時間決定部７１に第２のセレクタ７１ｄ
及びＭビットシフトレジスタ７１ｅを設けた点、(3) Ｍ
サンプリング時間単位で相関を演算する第１段階におい
て、セレクタ７１ｃは相関値が演算される毎にシフトレ
ジスタ61b-1よりＭシフト間隔で次の送信信号を選択的
に取り出してシフトレジスタ７１ｄに入力する点、(4)
Ｍサンプリング時間単位で相関を演算する第１段階にお
いてセレクタ７１ｅはシフトレジスタ７１ｄの第１シフ
ト位置より常時送信信号を取り出してスライディング相
関器７１ａに入力する点、(5) サンプリング時間単位で
相関を演算する第２段階においてセレクタ７１ｃがシフ
トレジスタ61b-1よりＭシフト間隔で相関が最大となる
シフト位置より送信信号を取り出してシフトレジスタ７
１ｄに入力する点、(6) サンプリング時間単位で相関を
演算する第２段階において、セレクタ７１ｅは相関値が
演算される毎にシフトレジスタ７１ｄの次のシフト位置
より送信信号を選択的に取り出してスライディング相関
器７１ａに入力する点、である。
６１ｂのシフトレジスタ61b-1の長さがＭ倍になってい
る点、(2) 遅延時間決定部７１に第２のセレクタ７１ｄ
及びＭビットシフトレジスタ７１ｅを設けた点、(3) Ｍ
サンプリング時間単位で相関を演算する第１段階におい
て、セレクタ７１ｃは相関値が演算される毎にシフトレ
ジスタ61b-1よりＭシフト間隔で次の送信信号を選択的
に取り出してシフトレジスタ７１ｄに入力する点、(4)
Ｍサンプリング時間単位で相関を演算する第１段階にお
いてセレクタ７１ｅはシフトレジスタ７１ｄの第１シフ
ト位置より常時送信信号を取り出してスライディング相
関器７１ａに入力する点、(5) サンプリング時間単位で
相関を演算する第２段階においてセレクタ７１ｃがシフ
トレジスタ61b-1よりＭシフト間隔で相関が最大となる
シフト位置より送信信号を取り出してシフトレジスタ７
１ｄに入力する点、(6) サンプリング時間単位で相関を
演算する第２段階において、セレクタ７１ｅは相関値が
演算される毎にシフトレジスタ７１ｄの次のシフト位置
より送信信号を選択的に取り出してスライディング相関
器７１ａに入力する点、である。
【００２８】図６は制御部７１ｂの遅延時間決定の処理
フローであり、ｉはサンプリング周期をTsとすれば遅延
時間i・Tsを示すパラメータ、ｊは今回までの相関値のう
ち相関値が最大となる遅延時間j・Tsを示すパラメータ、
Ｍはオーバサンプル数、ｋはｉ＝Ｍ・ｋより求まるパラ
メータ、Ｚは今回までの最大相関値、Ｙiは今回の相関
値、Ｎは求める相関値の個数である。初期時にｉ，ｊ，
Ｚを０に初期化する（ステップ1101)。ついで、ｉ≦Ｎ
−１であるかチェックし、すなわち、Ｍサンプリング間
隔の第１段位の相関演算を終了したかチェックする（ス
テップ1102)。終了してなければ、時間i・Tc遅延した送
信信号(シフトレジスタ61b-1の第ｉシフト位置から取り
出した送信信号)とフィードバック信号の相関値Ｙiをス
ライディング相関器71aで演算する(ステップ1103)。
フローであり、ｉはサンプリング周期をTsとすれば遅延
時間i・Tsを示すパラメータ、ｊは今回までの相関値のう
ち相関値が最大となる遅延時間j・Tsを示すパラメータ、
Ｍはオーバサンプル数、ｋはｉ＝Ｍ・ｋより求まるパラ
メータ、Ｚは今回までの最大相関値、Ｙiは今回の相関
値、Ｎは求める相関値の個数である。初期時にｉ，ｊ，
Ｚを０に初期化する（ステップ1101)。ついで、ｉ≦Ｎ
−１であるかチェックし、すなわち、Ｍサンプリング間
隔の第１段位の相関演算を終了したかチェックする（ス
テップ1102)。終了してなければ、時間i・Tc遅延した送
信信号(シフトレジスタ61b-1の第ｉシフト位置から取り
出した送信信号)とフィードバック信号の相関値Ｙiをス
ライディング相関器71aで演算する(ステップ1103)。
【００２９】ついで、それまでの最大相関値Ｚと今回の
相関値Ｙiの大小を比較し（ステップ1１04)、Ｚ＜Ｙiで
あれば、Ｚ＝Ｙiとして最大相関値Ｚを更新すると共
に、ｊ＝ｉとする（ステップ1105)。しかる後、あるい
はステップ1004においてＺ≧Ｙiであれば、ｋを歩進し
(k=k+1）、ｉ＝ｋ・Ｍによりｉを更新し（ステップ110
6)、以後、ステップ1102以降の処理を繰り返す。そし
て、Ｍサンプリング毎の第１段階の相関演算終了によ
り、ステップ1102においてｉ＞Ｎとなれば、Ｊ＝ｊとす
る（ステップ1110)。尚、Ｊ・TsはＭサンプル毎の最大相
関を与える遅延時間である。以後、セレクタ７１ｃはシ
フトレジスタ61b-1の第Ｊシフト位置より送信信号を取
り出してシフトレジスタ７１ｄに入力する。ついで、ｉ
＝０とし（ステップ1111)、ｉ≦Ｍ−１であるかチェッ
クし、すなわち、サンプリング間隔のＭ個の相関演算
（第２段階の相関演算）を終了したかチェックする（ス
テップ1112)。終了してなければ、時間（Ｊ＋i）・Ts遅
延した送信信号(シフトレジスタ７１ｅの第iシフト位置
から取り出した送信信号)とフィードバック信号の相関
値Ｙiをスライディング相関器71aで演算する(ステップ1
113)。
相関値Ｙiの大小を比較し（ステップ1１04)、Ｚ＜Ｙiで
あれば、Ｚ＝Ｙiとして最大相関値Ｚを更新すると共
に、ｊ＝ｉとする（ステップ1105)。しかる後、あるい
はステップ1004においてＺ≧Ｙiであれば、ｋを歩進し
(k=k+1）、ｉ＝ｋ・Ｍによりｉを更新し（ステップ110
6)、以後、ステップ1102以降の処理を繰り返す。そし
て、Ｍサンプリング毎の第１段階の相関演算終了によ
り、ステップ1102においてｉ＞Ｎとなれば、Ｊ＝ｊとす
る（ステップ1110)。尚、Ｊ・TsはＭサンプル毎の最大相
関を与える遅延時間である。以後、セレクタ７１ｃはシ
フトレジスタ61b-1の第Ｊシフト位置より送信信号を取
り出してシフトレジスタ７１ｄに入力する。ついで、ｉ
＝０とし（ステップ1111)、ｉ≦Ｍ−１であるかチェッ
クし、すなわち、サンプリング間隔のＭ個の相関演算
（第２段階の相関演算）を終了したかチェックする（ス
テップ1112)。終了してなければ、時間（Ｊ＋i）・Ts遅
延した送信信号(シフトレジスタ７１ｅの第iシフト位置
から取り出した送信信号)とフィードバック信号の相関
値Ｙiをスライディング相関器71aで演算する(ステップ1
113)。
【００３０】ついで、それまでの最大相関値Ｚと今回の
相関値Ｙiの大小を比較し（ステップ1114)、Ｚ＜Ｙiで
あれば、Ｚ＝Ｙiとして最大相関値Ｚを更新すると共
に、ｊ＝ｉとする（ステップ1115)。しかる後、あるい
はステップ1114においてＺ≧Ｙiであれば、ｉを歩進し
（ステップ1116)、以後、ステップ1112以降の処理を繰
り返す。そして、Ｍ個の第２段階の相関演算終了によ
り、ステップ1112においてｉ＞Ｍとなれば、時間(J+j)・
Tcを送信電力増幅器及び帰還系におけるトータルの遅延
時間として遅延回路６１ｂに設定する（ステップ111
7)。遅延回路６１ｂのセレクタ61b-2はシフトレジスタ6
1b-1の第(J+j)シフト位置より送信信号を取り出して減
算器６１ａに入力する。尚、遅延回路５１ｈ、６１ｇ
（図１）も遅延回路６１ｂと同様の構成を備えており、
シフトレジスタの第(J+j)ビット位置より時間(J+j)・Tc
遅延した信号を取り出して出力する。以上のようにすれ
ば、N個の相関値を演算する必要がなく、(N/M)+M回の相
関値を演算することにより最大相関、すなわち遅延時間
を求めることができ、遅延時間決定に要する時間を短縮
することができる。
相関値Ｙiの大小を比較し（ステップ1114)、Ｚ＜Ｙiで
あれば、Ｚ＝Ｙiとして最大相関値Ｚを更新すると共
に、ｊ＝ｉとする（ステップ1115)。しかる後、あるい
はステップ1114においてＺ≧Ｙiであれば、ｉを歩進し
（ステップ1116)、以後、ステップ1112以降の処理を繰
り返す。そして、Ｍ個の第２段階の相関演算終了によ
り、ステップ1112においてｉ＞Ｍとなれば、時間(J+j)・
Tcを送信電力増幅器及び帰還系におけるトータルの遅延
時間として遅延回路６１ｂに設定する（ステップ111
7)。遅延回路６１ｂのセレクタ61b-2はシフトレジスタ6
1b-1の第(J+j)シフト位置より送信信号を取り出して減
算器６１ａに入力する。尚、遅延回路５１ｈ、６１ｇ
（図１）も遅延回路６１ｂと同様の構成を備えており、
シフトレジスタの第(J+j)ビット位置より時間(J+j)・Tc
遅延した信号を取り出して出力する。以上のようにすれ
ば、N個の相関値を演算する必要がなく、(N/M)+M回の相
関値を演算することにより最大相関、すなわち遅延時間
を求めることができ、遅延時間決定に要する時間を短縮
することができる。
【００３１】（Ｃ）マッチトフィルタを用いた遅延時間
決定部 （ａ）第１実施例 図７はマッチトフィルタを用いた遅延時間決定部の第１
実施例構成図であり、図１と同一部分には同一番号を付
している。遅延回路６１ｂは所定サンプリング速度で到
来する送信信号ｘ(t)を順次シフトしながら記憶するシ
フトレジスタ61b-1、該シフトレジスタの所定シフト位
置から送信信号を取り出して減算器６１ａに入力するセ
レクタ61b-2を有している。シフトレジスタ61b-1のシフ
ト長は最大遅延時間以上となるように定められており、
先頭よりｍ番目のシフト位置において送信信号はｍ・Ts
(Tsはサンプリング速度)遅延する。
決定部 （ａ）第１実施例 図７はマッチトフィルタを用いた遅延時間決定部の第１
実施例構成図であり、図１と同一部分には同一番号を付
している。遅延回路６１ｂは所定サンプリング速度で到
来する送信信号ｘ(t)を順次シフトしながら記憶するシ
フトレジスタ61b-1、該シフトレジスタの所定シフト位
置から送信信号を取り出して減算器６１ａに入力するセ
レクタ61b-2を有している。シフトレジスタ61b-1のシフ
ト長は最大遅延時間以上となるように定められており、
先頭よりｍ番目のシフト位置において送信信号はｍ・Ts
(Tsはサンプリング速度)遅延する。
【００３２】遅延時間決定部７１は、マッチトフィルタ
７２ａ、制御部７２ｂを有している。マッチトフィルタ
７２ａは、デジタルの送信信号ｘ(t)のｎサンプル分を
シフトしながら記憶するシフト長ｎのシフトレジスタ72
a-1、所定時刻における該シフトレジスタの内容をロー
ドされて保持するｎサンプル分のラッチ回路72a-2c、デ
ジタルのフィードバック信号のｎサンプル分をシフトし
ながら記憶するシフト長ｎのシフトレジスタ72a-3、ラ
ッチ回路72a-2とシフトレジスタ72a-3の対応するサンプ
ルデータを乗算するｎ個の乗算器MP0〜MPn-1、各乗算器
出力を加算して相関値を演算する加算器 ADDを有してい
る。
７２ａ、制御部７２ｂを有している。マッチトフィルタ
７２ａは、デジタルの送信信号ｘ(t)のｎサンプル分を
シフトしながら記憶するシフト長ｎのシフトレジスタ72
a-1、所定時刻における該シフトレジスタの内容をロー
ドされて保持するｎサンプル分のラッチ回路72a-2c、デ
ジタルのフィードバック信号のｎサンプル分をシフトし
ながら記憶するシフト長ｎのシフトレジスタ72a-3、ラ
ッチ回路72a-2とシフトレジスタ72a-3の対応するサンプ
ルデータを乗算するｎ個の乗算器MP0〜MPn-1、各乗算器
出力を加算して相関値を演算する加算器 ADDを有してい
る。
【００３３】ラッチ回路72a-2にラッチした送信信号の
ｎサンプルデータとシフトレジスタ72a-3のｎサンプル
データの対応データを乗算して加算することにより相関
値を演算できる。又、次のサンプリング時刻においてシ
フトレジスタ72a-3の内容がシフトしており、ラッチ回
路72a-2にラッチした送信信号のｎサンプルデータとこ
のシフトレジスタ72a-3のｎサンプルデータの対応デー
タを乗算して加算することにより、1サンプル時間遅延
した相関値を演算できる。以下同様にしてｎサンプリン
グ時刻の間に遅延時間0〜(n-1)・Tsまでのｎ個の相関値
を得ることができる。制御部７２ｂはｎ個の相関値のう
ち最大相関を求め、該最大相関発生時の遅延時間j・Tsを
送信電力増幅器及び帰還系等のトータルの遅延時間とし
て遅延回路６１ｂに設定する。これにより、遅延回路６
１ｂのセレクタ61b-2はシフトレジスタ61b-1の第jシフ
ト位置より送信信号を取り出して減算器６１ａに入力す
る。尚、遅延回路５１ｈ、６１ｇ（図１）も遅延回路６
１ｂと同様の構成を備えており、シフトレジスタの第ｊ
シフト位置より時間j・Tc遅延した信号を取り出して出力
する。以上、送信信号とフィードバック信号の相関が最
大となる位相（時間ずれ）を求めることにより送信電力
増幅器及び帰還系におけるトータルの遅延時間を決定す
ることができ、しかも、相関器としてマッチトフィルタ
を用いることにより遅延時間を短時間で決定することが
できる。
ｎサンプルデータとシフトレジスタ72a-3のｎサンプル
データの対応データを乗算して加算することにより相関
値を演算できる。又、次のサンプリング時刻においてシ
フトレジスタ72a-3の内容がシフトしており、ラッチ回
路72a-2にラッチした送信信号のｎサンプルデータとこ
のシフトレジスタ72a-3のｎサンプルデータの対応デー
タを乗算して加算することにより、1サンプル時間遅延
した相関値を演算できる。以下同様にしてｎサンプリン
グ時刻の間に遅延時間0〜(n-1)・Tsまでのｎ個の相関値
を得ることができる。制御部７２ｂはｎ個の相関値のう
ち最大相関を求め、該最大相関発生時の遅延時間j・Tsを
送信電力増幅器及び帰還系等のトータルの遅延時間とし
て遅延回路６１ｂに設定する。これにより、遅延回路６
１ｂのセレクタ61b-2はシフトレジスタ61b-1の第jシフ
ト位置より送信信号を取り出して減算器６１ａに入力す
る。尚、遅延回路５１ｈ、６１ｇ（図１）も遅延回路６
１ｂと同様の構成を備えており、シフトレジスタの第ｊ
シフト位置より時間j・Tc遅延した信号を取り出して出力
する。以上、送信信号とフィードバック信号の相関が最
大となる位相（時間ずれ）を求めることにより送信電力
増幅器及び帰還系におけるトータルの遅延時間を決定す
ることができ、しかも、相関器としてマッチトフィルタ
を用いることにより遅延時間を短時間で決定することが
できる。
【００３４】（ｂ）第２実施例 図８はマッチトフィルタを用いた遅延時間決定部の第２
実施例構成図であり、図７と同一部分には同一番号を付
している。異なる点は、(1) マッチトフィルタ７２ａの
長さ、すなわち、シフトレジスタ72a-1,72a-3，ラッチ
回路72a-2の長さを送信電力増幅器とフィードバックル
ープで生じる遅延時間の総量より短くし（たとえば半分
にし）、乗算器の数も半分にした点、(2) 送信信号ｘ
(t)を前半と後半に分け、それぞれについてｎ/2個の相
関値を演算し、最大相関のタイミング基づいて遅延時間
を決定する点である。
実施例構成図であり、図７と同一部分には同一番号を付
している。異なる点は、(1) マッチトフィルタ７２ａの
長さ、すなわち、シフトレジスタ72a-1,72a-3，ラッチ
回路72a-2の長さを送信電力増幅器とフィードバックル
ープで生じる遅延時間の総量より短くし（たとえば半分
にし）、乗算器の数も半分にした点、(2) 送信信号ｘ
(t)を前半と後半に分け、それぞれについてｎ/2個の相
関値を演算し、最大相関のタイミング基づいて遅延時間
を決定する点である。
【００３５】マッチトフィルタ７２ａは、シフトレジス
タ72a-1に記憶された前半のn/2個の送信信号ｘ(t)をラ
ッチ回路72a-2にラッチし、ラッチした前半のn/2個の送
信信号ｘ(t)とシフトレジスタ72a-3に記憶されるn/2個
の対応するフィードバック信号を乗算し、乗算結果を加
算し、加算結果を相関値として制御部７２ｂに入力す
る。以後、マッチトフィルタ７２ａはシフトレジスタ72
a-3の内容がシフトする毎にラッチした送信信号の前半
データとフィードバック信号の相関を演算し、制御部72
bに入力する。シフトレジスタ72a-3の内容が(n/2)回シ
フトし、前半の送信信号とフィードバック信号間のｎ/2
個の相関値の演算が完了すれば、その間にシフトレジス
タ72a-1に後半のn/2個の送信信号ｘ(t)が記憶される。
ついで、マッチトフィルタ７２ａはシフトレジスタ72a-
1に記憶された後半のn/2個の送信信号ｘ(t)をラッチ回
路72a-2にラッチし、しかる後、ラッチした後半のn/2個
の送信信号ｘ(t)とシフトレジスタ72a-3に記憶されるn/
2個の対応するフィードバック信号を乗算し、乗算結果
を加算し、加算結果を相関値として制御部72bに入力す
る。以後、マッチトフィルタ７２ａはシフトレジスタ72
a-3の内容がシフトする毎にラッチした送信信号の後半
データとフィードバック信号の相関を演算し、制御部72
bに入力する。
タ72a-1に記憶された前半のn/2個の送信信号ｘ(t)をラ
ッチ回路72a-2にラッチし、ラッチした前半のn/2個の送
信信号ｘ(t)とシフトレジスタ72a-3に記憶されるn/2個
の対応するフィードバック信号を乗算し、乗算結果を加
算し、加算結果を相関値として制御部７２ｂに入力す
る。以後、マッチトフィルタ７２ａはシフトレジスタ72
a-3の内容がシフトする毎にラッチした送信信号の前半
データとフィードバック信号の相関を演算し、制御部72
bに入力する。シフトレジスタ72a-3の内容が(n/2)回シ
フトし、前半の送信信号とフィードバック信号間のｎ/2
個の相関値の演算が完了すれば、その間にシフトレジス
タ72a-1に後半のn/2個の送信信号ｘ(t)が記憶される。
ついで、マッチトフィルタ７２ａはシフトレジスタ72a-
1に記憶された後半のn/2個の送信信号ｘ(t)をラッチ回
路72a-2にラッチし、しかる後、ラッチした後半のn/2個
の送信信号ｘ(t)とシフトレジスタ72a-3に記憶されるn/
2個の対応するフィードバック信号を乗算し、乗算結果
を加算し、加算結果を相関値として制御部72bに入力す
る。以後、マッチトフィルタ７２ａはシフトレジスタ72
a-3の内容がシフトする毎にラッチした送信信号の後半
データとフィードバック信号の相関を演算し、制御部72
bに入力する。
【００３６】シフトレジスタ72a-3の内容が(n/2)回シフ
トし、後半の送信信号とフィードバック信号間のｎ/2個
の相関値の演算が完了すれば、制御部７２ｂはトータル
n個の相関のうち最大相関を求め、該最大相関のタイミ
ング基づいて遅延時間を決定して遅延回路６１ｂに設定
する。尚、制御部７２ｂは、相関値が入力する毎に該入
力した相関値とそれまでの最大相関値を比較し、入力し
た相関値が大きければその時のタイミングを記憶し、か
つ最大相関値を更新し、以後同様の処理を行うことによ
り最大相関およびそのタイミングを決定する。以上で
は、シフトレジスタ７1a-1,72a-3の長さを半分にした例
であるが、1/3、1/4...することもできる。マッチトフ
ィルタを用いた第２実施例によれば、マッチトフィルタ
の長さを短くできる。
トし、後半の送信信号とフィードバック信号間のｎ/2個
の相関値の演算が完了すれば、制御部７２ｂはトータル
n個の相関のうち最大相関を求め、該最大相関のタイミ
ング基づいて遅延時間を決定して遅延回路６１ｂに設定
する。尚、制御部７２ｂは、相関値が入力する毎に該入
力した相関値とそれまでの最大相関値を比較し、入力し
た相関値が大きければその時のタイミングを記憶し、か
つ最大相関値を更新し、以後同様の処理を行うことによ
り最大相関およびそのタイミングを決定する。以上で
は、シフトレジスタ７1a-1,72a-3の長さを半分にした例
であるが、1/3、1/4...することもできる。マッチトフ
ィルタを用いた第２実施例によれば、マッチトフィルタ
の長さを短くできる。
【００３７】（Ｄ）平均相関の最大値に基づく遅延時間
決定部 図９はＬ回の平均相関の最大値に基づいて遅延時間を決
定する遅延時間決定部の構成図であり、図３のスライデ
ィング相関器を用いた実施例と同一部分には同一符号を
付している。図３の実施例と異なる点は、(1) 図３の実
施例と同様の方法で遅延時間0・Ts, 1・Ts, 2・Ts, ...,
(N-1)・TsのN個の相関値をＬ組求め、それぞれの相関値
Z0i, Z1i, Z2i,..., ZN-1 i(i=1〜L)を記憶するメモ
リ７３ａを設けた点、(2) L組の対応する相関値を積算
してその平均値を演算するアキュームレータ７３ｂと平
均値演算部７３ｃを設けた点、である。
決定部 図９はＬ回の平均相関の最大値に基づいて遅延時間を決
定する遅延時間決定部の構成図であり、図３のスライデ
ィング相関器を用いた実施例と同一部分には同一符号を
付している。図３の実施例と異なる点は、(1) 図３の実
施例と同様の方法で遅延時間0・Ts, 1・Ts, 2・Ts, ...,
(N-1)・TsのN個の相関値をＬ組求め、それぞれの相関値
Z0i, Z1i, Z2i,..., ZN-1 i(i=1〜L)を記憶するメモ
リ７３ａを設けた点、(2) L組の対応する相関値を積算
してその平均値を演算するアキュームレータ７３ｂと平
均値演算部７３ｃを設けた点、である。
【００３８】制御部７１ｂは平均相関値が最大となる遅
延時間j・Tsを送信電力増幅器及び帰還系等のトータルの
遅延時間として遅延回路６１ｂに設定する。遅延回路６
１ｂのセレクタ61b-2はシフトレジスタ61b-1の第jシフ
ト位置より送信信号を取り出して減算器６１ａに入力す
る。以上のようにすれば、高精度に遅延時間を決定して
各遅延回路に設定できる。図９の実施例ではスライディ
ング相関器を用いているが、マッチトフィルタを用いて
遅延時間0・Ts, 1・Ts, 2・Ts, ..., (N-1)・TsのN個の相関
値をＬ組求め、その平均値最大のタイミングを遅延時間
とすることもできる。
延時間j・Tsを送信電力増幅器及び帰還系等のトータルの
遅延時間として遅延回路６１ｂに設定する。遅延回路６
１ｂのセレクタ61b-2はシフトレジスタ61b-1の第jシフ
ト位置より送信信号を取り出して減算器６１ａに入力す
る。以上のようにすれば、高精度に遅延時間を決定して
各遅延回路に設定できる。図９の実施例ではスライディ
ング相関器を用いているが、マッチトフィルタを用いて
遅延時間0・Ts, 1・Ts, 2・Ts, ..., (N-1)・TsのN個の相関
値をＬ組求め、その平均値最大のタイミングを遅延時間
とすることもできる。
【００３９】（Ｅ）高精度で遅延時間を決定及び設定す
る実施例 以上の実施例はサンプリング時間Ts単位で遅延時間を決
定して遅延回路に設定するものであった。以下の実施例
ではサンプリング時間Ts以下の高精度で遅延時間を決定
し、且つ遅延回路に設定する。 （ａ）第１実施例 図１０は高精度で遅延時間を決定及び設定する第１実施
例の構成図であり、図２と同一部分には同一符号を付し
ている。異なる点は、(1) 遅延時間決定部７１の構成を
詳細に示し、制御部７１ｂの制御で遅延部８１の遅延量
を調整する点、(2) 遅延回路６１ｂの構成を詳細に示し
ている点である。図１０の第１実施例の特徴は、送信信
号ｘ(t)のサンプリング時間Tsより短い時間単位で遅延
量Dvを制御する遅延部８１をフィードバックループに挿
入し、相関値が最大となるように遅延量Dvを制御する点
である。
る実施例 以上の実施例はサンプリング時間Ts単位で遅延時間を決
定して遅延回路に設定するものであった。以下の実施例
ではサンプリング時間Ts以下の高精度で遅延時間を決定
し、且つ遅延回路に設定する。 （ａ）第１実施例 図１０は高精度で遅延時間を決定及び設定する第１実施
例の構成図であり、図２と同一部分には同一符号を付し
ている。異なる点は、(1) 遅延時間決定部７１の構成を
詳細に示し、制御部７１ｂの制御で遅延部８１の遅延量
を調整する点、(2) 遅延回路６１ｂの構成を詳細に示し
ている点である。図１０の第１実施例の特徴は、送信信
号ｘ(t)のサンプリング時間Tsより短い時間単位で遅延
量Dvを制御する遅延部８１をフィードバックループに挿
入し、相関値が最大となるように遅延量Dvを制御する点
である。
【００４０】遅延回路６１ｂはサンプリング周期で到来
するディジタルの送信信号ｘ(t)を順次シフトしながら
記憶するシフトレジスタ61b-1、該シフトレジスタの所
定シフト位置から送信信号を取り出して減算器６１ａに
入力するセレクタ61b-2を有している。シフトレジスタ6
1b-1のシフト長は最大遅延時間以上となるように定めら
れており、先頭よりｍ番目のシフト位置において送信信
号はｍ・Tｓ(Tｓはサンプリング周期)遅延する。遅延時
間決定部７１は、スライディング相関器７１ａ、制御部
７１ｂ、セレクタ７１ｃを有している。スライディング
相関器７１ａは、所定時間遅延したディジタルの送信信
号ｘ(t)とＡＤ変換器５１ｅから出力するディジタルの
フィードバック信号ｙ(t)の相関を、１サンプルづつ乗
算すると共に乗算結果を積算して演算するもので、乗算
器71a-1、遅延器71a-2、それまでの積算値と今回の乗算
結果を加算して出力する加算器71a-3で構成されてい
る。セレクタ７１ｃは送信信号ｘ(t)を取り出すシフト
レジスタ61b-1のシフト位置を切り替えることにより、
送信信号のフィードバック信号に対する位相（時間ず
れ）を制御する。制御部７１ｂは相関が最大となる遅延
時間を求め、遅延回路６１ｂのセレクタ61b-2に設定す
る。又、制御部７１ｂは遅延時間決定後、相関値が最大
となるように遅延部８１の遅延量Dvを調整する。
するディジタルの送信信号ｘ(t)を順次シフトしながら
記憶するシフトレジスタ61b-1、該シフトレジスタの所
定シフト位置から送信信号を取り出して減算器６１ａに
入力するセレクタ61b-2を有している。シフトレジスタ6
1b-1のシフト長は最大遅延時間以上となるように定めら
れており、先頭よりｍ番目のシフト位置において送信信
号はｍ・Tｓ(Tｓはサンプリング周期)遅延する。遅延時
間決定部７１は、スライディング相関器７１ａ、制御部
７１ｂ、セレクタ７１ｃを有している。スライディング
相関器７１ａは、所定時間遅延したディジタルの送信信
号ｘ(t)とＡＤ変換器５１ｅから出力するディジタルの
フィードバック信号ｙ(t)の相関を、１サンプルづつ乗
算すると共に乗算結果を積算して演算するもので、乗算
器71a-1、遅延器71a-2、それまでの積算値と今回の乗算
結果を加算して出力する加算器71a-3で構成されてい
る。セレクタ７１ｃは送信信号ｘ(t)を取り出すシフト
レジスタ61b-1のシフト位置を切り替えることにより、
送信信号のフィードバック信号に対する位相（時間ず
れ）を制御する。制御部７１ｂは相関が最大となる遅延
時間を求め、遅延回路６１ｂのセレクタ61b-2に設定す
る。又、制御部７１ｂは遅延時間決定後、相関値が最大
となるように遅延部８１の遅延量Dvを調整する。
【００４１】図１１はサンプリング周期以下の高精度で
遅延時間を設定するための処理フローである。遅延時間
決定部７１は、遅延部８１における遅延量Dvを一定(た
とえばDv=0)、にした状態で、相関が最大となるサンプ
リング時間単位の遅延時間Ｄを求め（ステップ2001)、
遅延回路５１ｈ、６１ｂ，６１ｇに設定する（ステップ
2002)。これにより、サンプリング時間単位の時間ずれ
を無くすことができる。尚、相関が最大となるサンプリ
ング時間単位の遅延時間Ｄは図３の実施例と同一の方法
で求めることができる。ついで、相関器における送信信
号とフィードバック信号の位相（時間ずれ）を０に固定
すると共に、ｄ＝０、Ｚ＝０とする（ステップ2003)。
ただし、ｄは遅延部８１に設定する遅延量、Ｚは最大相
関値である。初期設定後、遅延量ｄをΔD増加し（ステ
ップ2004)、ｄがサンプリング周期Tsより大きくなった
かチェックする(ステップ2005)。但し、ΔDはサンプリ
ング周期Tsより小さい。
遅延時間を設定するための処理フローである。遅延時間
決定部７１は、遅延部８１における遅延量Dvを一定(た
とえばDv=0)、にした状態で、相関が最大となるサンプ
リング時間単位の遅延時間Ｄを求め（ステップ2001)、
遅延回路５１ｈ、６１ｂ，６１ｇに設定する（ステップ
2002)。これにより、サンプリング時間単位の時間ずれ
を無くすことができる。尚、相関が最大となるサンプリ
ング時間単位の遅延時間Ｄは図３の実施例と同一の方法
で求めることができる。ついで、相関器における送信信
号とフィードバック信号の位相（時間ずれ）を０に固定
すると共に、ｄ＝０、Ｚ＝０とする（ステップ2003)。
ただし、ｄは遅延部８１に設定する遅延量、Ｚは最大相
関値である。初期設定後、遅延量ｄをΔD増加し（ステ
ップ2004)、ｄがサンプリング周期Tsより大きくなった
かチェックする(ステップ2005)。但し、ΔDはサンプリ
ング周期Tsより小さい。
【００４２】ｄ＜Tsであれば、送信信号とフィードバッ
ク信号の位相（時間ずれ）を０とした時の相関器７１ａ
における相関Ｒを演算し（ステップ2006)、Ｒ＞Ｚであ
るかチェックする（ステップ2007）。Ｒ≦Ｚであればス
テップ2004に飛び、遅延量をΔD増加して以降の処理を
繰り返す。一方、Ｒ＞ＺであればＺ＝Ｒ、Dv=ｄとして
Ｚ、Dvを更新し（ステップ2008)、以後、ステップ2004
に飛び、遅延量をΔD調整して以降の処理を繰り返す。
以上の処理を繰り返してステップ2005においてｄ≧Tsと
なればDvを遅延部８１に設定する（ステップ2009)。
ク信号の位相（時間ずれ）を０とした時の相関器７１ａ
における相関Ｒを演算し（ステップ2006)、Ｒ＞Ｚであ
るかチェックする（ステップ2007）。Ｒ≦Ｚであればス
テップ2004に飛び、遅延量をΔD増加して以降の処理を
繰り返す。一方、Ｒ＞ＺであればＺ＝Ｒ、Dv=ｄとして
Ｚ、Dvを更新し（ステップ2008)、以後、ステップ2004
に飛び、遅延量をΔD調整して以降の処理を繰り返す。
以上の処理を繰り返してステップ2005においてｄ≧Tsと
なればDvを遅延部８１に設定する（ステップ2009)。
【００４３】以上、遅延量Dvを調整することにより、ト
ータルの遅延時間(D0＋D1+Dv)がサンプリング周期Tsの
整数倍となるようにでき、精度の高い歪補償装置各部の
タイミング合わせが可能になる。又、送信電力増幅器及
び帰還系等のトータルの遅延時間は遅延部がなければ(D
-Dv)となり、遅延部があればDとなり、高精度の遅延時
間測定ができる。以上では、遅延時間Ｄを遅延回路に設
定した後、遅延量Dvを決定したが、遅延時間Ｄを遅延回
路に設定せずDvを決定することができる。かかる場合に
は、送信信号とフィードバック信号の位相（時間ずれ）
をステップ2001で求めたＤに固定し、ステップ2006にお
いて、相関Ｒを演算し、以後、相関Ｒが最大となる遅延
量ｄを求め、Dv＝ｄとする。そして、最後に、遅延時間
Ｄを遅延回路５１ｈ、６１ｂ，６１ｇに設定すると共
に、遅延量Dvを遅延部８１に設定する。又、図１０では
スライディング相関器を用いた例を示したが、スライデ
ィング相関器の代りにマッチトフィルタを用いて構成す
ることもできる。
ータルの遅延時間(D0＋D1+Dv)がサンプリング周期Tsの
整数倍となるようにでき、精度の高い歪補償装置各部の
タイミング合わせが可能になる。又、送信電力増幅器及
び帰還系等のトータルの遅延時間は遅延部がなければ(D
-Dv)となり、遅延部があればDとなり、高精度の遅延時
間測定ができる。以上では、遅延時間Ｄを遅延回路に設
定した後、遅延量Dvを決定したが、遅延時間Ｄを遅延回
路に設定せずDvを決定することができる。かかる場合に
は、送信信号とフィードバック信号の位相（時間ずれ）
をステップ2001で求めたＤに固定し、ステップ2006にお
いて、相関Ｒを演算し、以後、相関Ｒが最大となる遅延
量ｄを求め、Dv＝ｄとする。そして、最後に、遅延時間
Ｄを遅延回路５１ｈ、６１ｂ，６１ｇに設定すると共
に、遅延量Dvを遅延部８１に設定する。又、図１０では
スライディング相関器を用いた例を示したが、スライデ
ィング相関器の代りにマッチトフィルタを用いて構成す
ることもできる。
【００４４】（ｂ）第２実施例 図１２は高精度で遅延時間を決定及び設定する第２実施
例の構成図であり、第１実施例と同一部分には同一符号
を付している。第１実施例と異なる点は、遅延部８１を
アナログフィルタで構成する点である。すなわち、遅延
部８１は、遅延量がΔDづつ増加する多数のアナログフ
ィルタ81a1〜81anと、所定のアナログフィルタから出力
するフィードバック信号を選択して出力するセレクタ８
１ｂを備えている。遅延時間決定部７１は、図１１のス
テップ2004において遅延量をΔDだけ増加する必要が生
じれば、フィルタ切替信号FCCを遅延部８１に入力す
る。遅延部８１はフィルタ切替信号FCCを受信すれば、
アナログフィルタを切り替え遅延量をΔD増加する。
例の構成図であり、第１実施例と同一部分には同一符号
を付している。第１実施例と異なる点は、遅延部８１を
アナログフィルタで構成する点である。すなわち、遅延
部８１は、遅延量がΔDづつ増加する多数のアナログフ
ィルタ81a1〜81anと、所定のアナログフィルタから出力
するフィードバック信号を選択して出力するセレクタ８
１ｂを備えている。遅延時間決定部７１は、図１１のス
テップ2004において遅延量をΔDだけ増加する必要が生
じれば、フィルタ切替信号FCCを遅延部８１に入力す
る。遅延部８１はフィルタ切替信号FCCを受信すれば、
アナログフィルタを切り替え遅延量をΔD増加する。
【００４５】（ｃ）第３実施例 図１３は高精度で遅延時間を決定及び設定する第３実施
例の構成図であり、第１実施例と同一部分には同一符号
を付している。第１実施例と異なる点は、遅延部８１を
FIR型ディジタルフィルタで構成する点である。すなわ
ち、遅延部８１は、サンプリング周期づつ入力信号を遅
延するｎ個の従属接続された遅延回路DL 0〜DLn-1、各遅
延回路出力にタップ係数Ｃ0〜Ｃn-1を乗算するｎ個の乗
算器MP0〜MPn-1、各乗算器出力を加算して出力する加算
器ADDで構成されている。FIR型ディジタルフィルタはタ
ップ係数を変えることにより遅延時間を調整することが
できる。図１４(a)は４倍オーバサンプルの場合のタッ
プ係数例、図１４(b)は3/4オーバサンプリング周期だけ
位相をずらした場合のタップ係数例である。遅延時間決
定部７１は、図１１のステップ2004において遅延量をΔ
Dだけ増加する必要が生じれば、タップ係数切替制御信
号TCCをディジタルフィルタ構成の遅延部８１に入力す
る。遅延部８１はタップ係数切替制御信号TCCを受信す
れば、タップ係数Ｃ0〜Ｃn-1を変更し遅延量をΔD増加
する。
例の構成図であり、第１実施例と同一部分には同一符号
を付している。第１実施例と異なる点は、遅延部８１を
FIR型ディジタルフィルタで構成する点である。すなわ
ち、遅延部８１は、サンプリング周期づつ入力信号を遅
延するｎ個の従属接続された遅延回路DL 0〜DLn-1、各遅
延回路出力にタップ係数Ｃ0〜Ｃn-1を乗算するｎ個の乗
算器MP0〜MPn-1、各乗算器出力を加算して出力する加算
器ADDで構成されている。FIR型ディジタルフィルタはタ
ップ係数を変えることにより遅延時間を調整することが
できる。図１４(a)は４倍オーバサンプルの場合のタッ
プ係数例、図１４(b)は3/4オーバサンプリング周期だけ
位相をずらした場合のタップ係数例である。遅延時間決
定部７１は、図１１のステップ2004において遅延量をΔ
Dだけ増加する必要が生じれば、タップ係数切替制御信
号TCCをディジタルフィルタ構成の遅延部８１に入力す
る。遅延部８１はタップ係数切替制御信号TCCを受信す
れば、タップ係数Ｃ0〜Ｃn-1を変更し遅延量をΔD増加
する。
【００４６】（ｄ）第４実施例 図１５は高精度で遅延時間を決定及び設定する第４実施
例の構成図であり、第１実施例と同一部分には同一符号
を付している。第１実施例と異なる点は、遅延部８１を
ＡＤ変換器５１ｅのサンプリングクロックの位相を変化
させるクロック位相可変回路で構成する点である。すな
わち、遅延部８１は、サンプリングクロック発生部CLG
とクロック位相をΔDづつ可変するクロック位相遅延素
子CDEを備えている。遅延時間決定部７１は、図１１の
ステップ2004において遅延量をΔDだけ増加する必要が
生じれば、クロック位相変更信号CPCを遅延部８１に入
力する。遅延部８１はクロック位相変更信号を受信すれ
ば、サンプリングクロックの位相をΔD増加してAD変換
器５１ｅに入力する。この結果、サンプリングタイミン
グがΔD増加し、その分、遅延時間が大きくなる。
例の構成図であり、第１実施例と同一部分には同一符号
を付している。第１実施例と異なる点は、遅延部８１を
ＡＤ変換器５１ｅのサンプリングクロックの位相を変化
させるクロック位相可変回路で構成する点である。すな
わち、遅延部８１は、サンプリングクロック発生部CLG
とクロック位相をΔDづつ可変するクロック位相遅延素
子CDEを備えている。遅延時間決定部７１は、図１１の
ステップ2004において遅延量をΔDだけ増加する必要が
生じれば、クロック位相変更信号CPCを遅延部８１に入
力する。遅延部８１はクロック位相変更信号を受信すれ
ば、サンプリングクロックの位相をΔD増加してAD変換
器５１ｅに入力する。この結果、サンプリングタイミン
グがΔD増加し、その分、遅延時間が大きくなる。
【００４７】（Ｆ）歪補償制御時における遅延時間制御 以上の実施例は、歪補償動作前に遅延時間を決定して遅
延回路に設定する例であるが、以下では、歪補償動作中
に発生する遅延時間変動に対する制御の実施例を示す。 （ａ）第１実施例 図１６は歪補償動作中に発生する遅延時間変動を零とす
るように制御する実施例であり、図１５と同一部分には
同一符号を付している。異なる点は、(1) DLL(Delay Lo
cked Loop)回路９１を設けている点、(2) 該DLL回路９
１に、遅延回路６１ｂから出力する送信信号ＡとＡＤ変
換器５１ｅから出力するフィードバック信号Ｂを入力す
る点、(3) DLL回路９１から出力する遅延制御DCS信号を
Dv設定部９２を介して遅延部８１に入力する点、(4) DL
L回路９１において両信号の位相差が零となるように制
御する点、である。
延回路に設定する例であるが、以下では、歪補償動作中
に発生する遅延時間変動に対する制御の実施例を示す。 （ａ）第１実施例 図１６は歪補償動作中に発生する遅延時間変動を零とす
るように制御する実施例であり、図１５と同一部分には
同一符号を付している。異なる点は、(1) DLL(Delay Lo
cked Loop)回路９１を設けている点、(2) 該DLL回路９
１に、遅延回路６１ｂから出力する送信信号ＡとＡＤ変
換器５１ｅから出力するフィードバック信号Ｂを入力す
る点、(3) DLL回路９１から出力する遅延制御DCS信号を
Dv設定部９２を介して遅延部８１に入力する点、(4) DL
L回路９１において両信号の位相差が零となるように制
御する点、である。
【００４８】図１７はDLL回路の原理説明図であり、図
１８はDLLのＳカーブ説明図である。DS-CDMA技術を用い
た通信において、移動局は送信側拡散符号の位相を１チ
ップ以内の精度で検出し(同期捕捉)、以後、該位相に同
期して受信側における逆拡散のための拡散符号列を発生
して逆拡散を行う。ところで、同期捕捉しても何もしな
ければ変調や雑音の影響で同期位置を見失ってしまう。
このため、一度同期捕捉に成功した受信信号に対して受
信側の拡散符号列が時間ずれを起こさないように制御す
る必要がある（同期追跡）。かかる同期追跡回路としDL
L回路が知られている。図１６の実施例においては、こ
のDLL回路を使用して遅延時間の変動に対する制御を行
う。
１８はDLLのＳカーブ説明図である。DS-CDMA技術を用い
た通信において、移動局は送信側拡散符号の位相を１チ
ップ以内の精度で検出し(同期捕捉)、以後、該位相に同
期して受信側における逆拡散のための拡散符号列を発生
して逆拡散を行う。ところで、同期捕捉しても何もしな
ければ変調や雑音の影響で同期位置を見失ってしまう。
このため、一度同期捕捉に成功した受信信号に対して受
信側の拡散符号列が時間ずれを起こさないように制御す
る必要がある（同期追跡）。かかる同期追跡回路としDL
L回路が知られている。図１６の実施例においては、こ
のDLL回路を使用して遅延時間の変動に対する制御を行
う。
【００４９】図１７において、９１ａはチップ周波数で
変化するPN系列（参照拡散符号）Ａを発生するPN発生器
であり、PN系列Ａは１周期Nチップで構成され、１シン
ボル期間（＝N・Tc）毎に循環的に発生するようになって
いる。９１ｂは１チップ周期Tc分だけPN系列（参照拡散
符号）Ａを遅延してPN系列Ａ′を出力する遅延回路、９
１ｃはPN発生器より出力するPN系列Ａと受信拡散データ
列Ｂをチップ毎に乗算する乗算器、９１ｄは１チップ遅
延したPN系列Ａ′と受信拡散データ列Ｂをチップ毎に乗
算する乗算器、９１ｅは乗算器９１ｃの出力と乗算器９
１ｄの出力の符号を反転したものを加算する加算器、９
１ｆはローパスフィルタ、９１ｇは電圧制御発振器（Ｖ
ＣＯ）で、ローパスフィルタ出力に基づいてクロック周
波数（チップ周波数）を可変するものである。
変化するPN系列（参照拡散符号）Ａを発生するPN発生器
であり、PN系列Ａは１周期Nチップで構成され、１シン
ボル期間（＝N・Tc）毎に循環的に発生するようになって
いる。９１ｂは１チップ周期Tc分だけPN系列（参照拡散
符号）Ａを遅延してPN系列Ａ′を出力する遅延回路、９
１ｃはPN発生器より出力するPN系列Ａと受信拡散データ
列Ｂをチップ毎に乗算する乗算器、９１ｄは１チップ遅
延したPN系列Ａ′と受信拡散データ列Ｂをチップ毎に乗
算する乗算器、９１ｅは乗算器９１ｃの出力と乗算器９
１ｄの出力の符号を反転したものを加算する加算器、９
１ｆはローパスフィルタ、９１ｇは電圧制御発振器（Ｖ
ＣＯ）で、ローパスフィルタ出力に基づいてクロック周
波数（チップ周波数）を可変するものである。
【００５０】乗算器９１ｃ及びローパスフィルタ９１ｆ
はPN系列Ａと受信拡散データ列Ｂの相関を演算する機能
を備え、PN系列Ａと受信拡散データ列Ｂの位相が一致し
ていれば最大になり図１８（ａ）に示すように１シンボ
ル（＝Ｎチップ）毎に１チップ周期幅の相関値Ｒ(τ)＝
１を出力し、位相が１チップ周期以上ずれると相関値Ｒ
(τ)は１／Ｎになる。乗算器９１ｄ及びローパスフィル
タ９１ｆは１チップ周期遅延したPN系列Ａ′と受信拡散
データ列Ｂの相関を演算する機能を備え、PN系列Ａ′と
受信拡散データ列Ｂの位相が一致していれば最大になり
図１８（ｂ）に示す相関値Ｒ(τ)を出力し、位相が１チ
ップ周期以上ずれると相関値Ｒ(τ)は１／Ｎになる。加
算器９１は乗算器９１ｃの出力と乗算器９１ｄの出力の
符号を反転したものを加算することにより、位相差τに
対して図１８（ｃ）に示すＳカーブ特性を有する信号を
ローパスフィルタ９１ｆを介して出力する。
はPN系列Ａと受信拡散データ列Ｂの相関を演算する機能
を備え、PN系列Ａと受信拡散データ列Ｂの位相が一致し
ていれば最大になり図１８（ａ）に示すように１シンボ
ル（＝Ｎチップ）毎に１チップ周期幅の相関値Ｒ(τ)＝
１を出力し、位相が１チップ周期以上ずれると相関値Ｒ
(τ)は１／Ｎになる。乗算器９１ｄ及びローパスフィル
タ９１ｆは１チップ周期遅延したPN系列Ａ′と受信拡散
データ列Ｂの相関を演算する機能を備え、PN系列Ａ′と
受信拡散データ列Ｂの位相が一致していれば最大になり
図１８（ｂ）に示す相関値Ｒ(τ)を出力し、位相が１チ
ップ周期以上ずれると相関値Ｒ(τ)は１／Ｎになる。加
算器９１は乗算器９１ｃの出力と乗算器９１ｄの出力の
符号を反転したものを加算することにより、位相差τに
対して図１８（ｃ）に示すＳカーブ特性を有する信号を
ローパスフィルタ９１ｆを介して出力する。
【００５１】電圧制御発振器９１ｇは、ローパスフィル
タ出力に基づいて位相差τが０となるようにクロック周
波数を制御する。例えば、PN系列（参照拡散符号）Ａの
位相が受信拡散符号Ｂに対して進めばクロック周波数を
小さくして位相差が０となるように制御し、又、PN系列
（参照拡散符号）Ａの位相が受信拡散符号Ｂに対して遅
れればクロック周波数を高くして位相差が０となるよう
に制御する。図１６の実施例におけるDLL回路９１とし
て図１７の点線枠内の構成を用い、PN系列Aの代わりに
遅延回路61bから出力する送信信号を用い、受信信号Bの
代わりにＡＤ変換器５１ｅから出力するフィードバック
信号を用い、フィルタ出力Ｃを遅延部８１に入力する。
以上より、図１６の実施例において、DLL回路９１をオ
フした状態で図１０、図１１で説明した方法により、遅
延時間Ｄ、遅延量Dvを算出し、これらを遅延回路５１
ｈ，６１ｂ，６１ｇ、遅延部８１に設定する。ついで、
DLL回路を作動させれば、DLL回路９１は、遅延回路６１
ｂから出力する送信信号ＡとＡＤ変換器５１ｅから出力
するフィードバック信号Ｂの位相差に対して図１８
（ｃ）に示す特性を示し、該差が零となるように位相制
御を行う。
タ出力に基づいて位相差τが０となるようにクロック周
波数を制御する。例えば、PN系列（参照拡散符号）Ａの
位相が受信拡散符号Ｂに対して進めばクロック周波数を
小さくして位相差が０となるように制御し、又、PN系列
（参照拡散符号）Ａの位相が受信拡散符号Ｂに対して遅
れればクロック周波数を高くして位相差が０となるよう
に制御する。図１６の実施例におけるDLL回路９１とし
て図１７の点線枠内の構成を用い、PN系列Aの代わりに
遅延回路61bから出力する送信信号を用い、受信信号Bの
代わりにＡＤ変換器５１ｅから出力するフィードバック
信号を用い、フィルタ出力Ｃを遅延部８１に入力する。
以上より、図１６の実施例において、DLL回路９１をオ
フした状態で図１０、図１１で説明した方法により、遅
延時間Ｄ、遅延量Dvを算出し、これらを遅延回路５１
ｈ，６１ｂ，６１ｇ、遅延部８１に設定する。ついで、
DLL回路を作動させれば、DLL回路９１は、遅延回路６１
ｂから出力する送信信号ＡとＡＤ変換器５１ｅから出力
するフィードバック信号Ｂの位相差に対して図１８
（ｃ）に示す特性を示し、該差が零となるように位相制
御を行う。
【００５２】（ｂ）第２実施例 図１９は歪補償動作中に相関出力を監視し、遅延変化に
対し追従する機能を有する歪補償装置の実施例であり、
図１と同一部分には同一符号を付している。異なる点
は、遅延時間決定部７１の構成である。遅延時間決定部
７１において、７１ａは相関器、７１ｂは制御部、７４
ａは初期動作時に決定された遅延時間Ｄを記憶する記憶
部、７４ｂは初期動作時に測定した遅延時間Ｄと歪補償
動作中に測定した遅延時間Ｄ′の差を出力する比較部、
７４ｃは初期動作時に相関器出力（相関値）を制御部７
１ｂに入力し、歪補償動作時に相関値を比較器７４ｂに
入力する切替部である。
対し追従する機能を有する歪補償装置の実施例であり、
図１と同一部分には同一符号を付している。異なる点
は、遅延時間決定部７１の構成である。遅延時間決定部
７１において、７１ａは相関器、７１ｂは制御部、７４
ａは初期動作時に決定された遅延時間Ｄを記憶する記憶
部、７４ｂは初期動作時に測定した遅延時間Ｄと歪補償
動作中に測定した遅延時間Ｄ′の差を出力する比較部、
７４ｃは初期動作時に相関器出力（相関値）を制御部７
１ｂに入力し、歪補償動作時に相関値を比較器７４ｂに
入力する切替部である。
【００５３】制御部７１ｂは、初期動作時、送信信号と
フィードバック信号の相関のうち最大相関を発生するタ
イミングに基づいて遅延時間Ｄを決定して各遅延回路51
h,61b,61gに設定する。又、制御部７１ｂは、歪補償動
作中比較器出力に基づいて初期動作時に測定した遅延時
間Ｄと歪補償動作中に測定した遅延時間Ｄ′の差が閾値
を越えたか監視し、越えれば、歪補償動作を停止し、も
しくは歪補償係数の更新動作を停止し、遅延時間の再決
定及び遅延回路への再設定を行う。歪補償動作中はサン
プリング同期で歪補償係数記憶部５１ｆにおける歪補償
係数が更新されている。フィードバック系等の遅延が経
年変化などにより変化する、隣接チャネル漏洩電力が増
える。そこで、歪補償動作中に送信信号とフィードバッ
ク信号の相関を求め、相関値のピークタイミングＤ′と
初期動作時におけるピークタイミングＤとの差がある閾
値内にあるか監視する。閾値を超えれば、歪補償係数の
更新をストップし、遅延時間の再決定を行い、決定した
遅延時間を遅延回路に再設定する。
フィードバック信号の相関のうち最大相関を発生するタ
イミングに基づいて遅延時間Ｄを決定して各遅延回路51
h,61b,61gに設定する。又、制御部７１ｂは、歪補償動
作中比較器出力に基づいて初期動作時に測定した遅延時
間Ｄと歪補償動作中に測定した遅延時間Ｄ′の差が閾値
を越えたか監視し、越えれば、歪補償動作を停止し、も
しくは歪補償係数の更新動作を停止し、遅延時間の再決
定及び遅延回路への再設定を行う。歪補償動作中はサン
プリング同期で歪補償係数記憶部５１ｆにおける歪補償
係数が更新されている。フィードバック系等の遅延が経
年変化などにより変化する、隣接チャネル漏洩電力が増
える。そこで、歪補償動作中に送信信号とフィードバッ
ク信号の相関を求め、相関値のピークタイミングＤ′と
初期動作時におけるピークタイミングＤとの差がある閾
値内にあるか監視する。閾値を超えれば、歪補償係数の
更新をストップし、遅延時間の再決定を行い、決定した
遅延時間を遅延回路に再設定する。
【００５４】（ｃ）第３実施例 図２０は歪補償動作中に歪補償装置の減算器６１ａの出
力を監視し、誤差がある閾値を超えた場合に遅延の再調
整を行う歪補償装置の実施例であり、図１と同一部分に
は同一符号を付している。異なる点は、遅延時間決定部
７１の構成である。遅延時間決定部７１において、７１
ａは相関器、７１ｂは制御部、７５ａは歪補償装置の減
算器６１ａから出力する誤差ｅと閾値ｅTHを比較する比
較器、７５ｂは初期動作時に相関器出力（相関値）を制
御部７１ｂに入力するスイッチである。
力を監視し、誤差がある閾値を超えた場合に遅延の再調
整を行う歪補償装置の実施例であり、図１と同一部分に
は同一符号を付している。異なる点は、遅延時間決定部
７１の構成である。遅延時間決定部７１において、７１
ａは相関器、７１ｂは制御部、７５ａは歪補償装置の減
算器６１ａから出力する誤差ｅと閾値ｅTHを比較する比
較器、７５ｂは初期動作時に相関器出力（相関値）を制
御部７１ｂに入力するスイッチである。
【００５５】制御部７１ｂは、初期動作時、送信信号と
フィードバック信号の相関のうち最大相関を発生するタ
イミングに基づいて遅延時間を決定して各遅延回路51h,
61b,61gに設定する。又、歪補償動作中、比較部７５ａ
は減算器６１ａから出力する誤差ｅと閾値ｅTHを比較
し、比較結果を制御部７１ｂに入力する。制御部７１ｂ
はｅ＞ｅTHとなれば歪補償動作を停止し、もしくは歪補
償係数の更新動作を停止し、遅延時間の再決定及び遅延
回路への再設定を行う。すなわち、設定した遅延時間に
変化がなければ、歪補償係数はある値に収束し、減算器
６１ａから出力する誤差ｅは小さくなる。しかし、送信
電力増幅器やフィードバックループで生じる遅延に変化
があると、減算器６１ａから出力する誤差ｅが増大す
る。そこで、この誤差ｅがある閾値ｅTH以上になったと
き、歪補償係数の更新を一時停止し、遅延の再調整／再
設定を行った後に歪補償装置を動作させる。
フィードバック信号の相関のうち最大相関を発生するタ
イミングに基づいて遅延時間を決定して各遅延回路51h,
61b,61gに設定する。又、歪補償動作中、比較部７５ａ
は減算器６１ａから出力する誤差ｅと閾値ｅTHを比較
し、比較結果を制御部７１ｂに入力する。制御部７１ｂ
はｅ＞ｅTHとなれば歪補償動作を停止し、もしくは歪補
償係数の更新動作を停止し、遅延時間の再決定及び遅延
回路への再設定を行う。すなわち、設定した遅延時間に
変化がなければ、歪補償係数はある値に収束し、減算器
６１ａから出力する誤差ｅは小さくなる。しかし、送信
電力増幅器やフィードバックループで生じる遅延に変化
があると、減算器６１ａから出力する誤差ｅが増大す
る。そこで、この誤差ｅがある閾値ｅTH以上になったと
き、歪補償係数の更新を一時停止し、遅延の再調整／再
設定を行った後に歪補償装置を動作させる。
【００５６】（Ｇ）相関演算に際して所定の参照信号を
使用する実施例 （ａ）第１実施例 図２１は電源投入時にトレーニングデータｒ(t)を用い
て遅延調整を行う場合の実施例であり、図１と同一部分
には同一符号を付している。異なる点は、(1)送信信号
発生部６１、トレーニングデータ発生部６２、初期動作
時にトレーニングデータｒ(t)を選択し、歪補償動作時
に送信データｘ(t)を選択するスイッチ６３、初期動作
時にオンし、歪補償動作時にオフするスイッチ６４を設
けた点、(2) 遅延時間決定部７１をマッチトフィルタ７
１ａと制御部７１とで構成し、マッチトフィルタ７１ａ
の乗算器MP0〜MPnの一方の入力端子にに既知のトレーニ
ングデータＴ0,Ｔ1,Ｔ2,．．Ｔnを固定的に入力してい
る点である。
使用する実施例 （ａ）第１実施例 図２１は電源投入時にトレーニングデータｒ(t)を用い
て遅延調整を行う場合の実施例であり、図１と同一部分
には同一符号を付している。異なる点は、(1)送信信号
発生部６１、トレーニングデータ発生部６２、初期動作
時にトレーニングデータｒ(t)を選択し、歪補償動作時
に送信データｘ(t)を選択するスイッチ６３、初期動作
時にオンし、歪補償動作時にオフするスイッチ６４を設
けた点、(2) 遅延時間決定部７１をマッチトフィルタ７
１ａと制御部７１とで構成し、マッチトフィルタ７１ａ
の乗算器MP0〜MPnの一方の入力端子にに既知のトレーニ
ングデータＴ0,Ｔ1,Ｔ2,．．Ｔnを固定的に入力してい
る点である。
【００５７】トレーニング時、トレーニングデータ発生
装置６２は既知のトレーニングデータＴ0,Ｔ1,Ｔ2,．．
Ｔnを発生し、スイッチ６３は該トレーニングデータｒ
(t)を選択して歪補償装置に入力する。又、スイッチ６
４はオンしてＡＤ変換器５１ｅから出力するフィードバ
ックデータを遅延時間決定部７１のマッチトフィルタ７
１ａに入力し、そのシフトレジスタSFRにシフトしなが
ら記憶する。マッチトフィルタ７１ａの乗算器MP0〜MPn
の一方の入力端子には既知のトレーニングデータＴ0,Ｔ
1,Ｔ2,．．Ｔnが固定的に入力しているから、マッチト
フィルタ７１ａはまずシフトレジスタSFRに記憶された
ｎ個のフィードバックデータとｎ個のトレーニングデー
タＴ0,Ｔ1,Ｔ2,．．Ｔnとの乗算を行い、乗算結果を加
算器ADDで加算して遅延時間 0・Tsの相関値を制御部７１
ｂに入力する。次のサンプリング時刻においてシフトレ
ジスタSFRの内容がシフトし、マッチトフィルタ７１ａ
はシフト後のｎ個のフィードバックデータとｎ個のトレ
ーニングデータＴ0,Ｔ1,Ｔ2,．．Ｔnとの乗算を行い、
加算器ADDで加算して遅延時間1・Tsの相関値を制御部７
１ｂに入力する。以後、同様に、遅延時間0・Ts〜(N-1)・
Tsの相関値が演算され、制御部７１ｂは相関値が最大と
なるタイミング基づいて遅延時間を決定し、各遅延回路
51h,61b,61gに設定する。トレーニング信号を用いるこ
とにより、相関器入力信号の送信信号(参照信号)を固定
することができ、装置の簡略化を図ることができる。
装置６２は既知のトレーニングデータＴ0,Ｔ1,Ｔ2,．．
Ｔnを発生し、スイッチ６３は該トレーニングデータｒ
(t)を選択して歪補償装置に入力する。又、スイッチ６
４はオンしてＡＤ変換器５１ｅから出力するフィードバ
ックデータを遅延時間決定部７１のマッチトフィルタ７
１ａに入力し、そのシフトレジスタSFRにシフトしなが
ら記憶する。マッチトフィルタ７１ａの乗算器MP0〜MPn
の一方の入力端子には既知のトレーニングデータＴ0,Ｔ
1,Ｔ2,．．Ｔnが固定的に入力しているから、マッチト
フィルタ７１ａはまずシフトレジスタSFRに記憶された
ｎ個のフィードバックデータとｎ個のトレーニングデー
タＴ0,Ｔ1,Ｔ2,．．Ｔnとの乗算を行い、乗算結果を加
算器ADDで加算して遅延時間 0・Tsの相関値を制御部７１
ｂに入力する。次のサンプリング時刻においてシフトレ
ジスタSFRの内容がシフトし、マッチトフィルタ７１ａ
はシフト後のｎ個のフィードバックデータとｎ個のトレ
ーニングデータＴ0,Ｔ1,Ｔ2,．．Ｔnとの乗算を行い、
加算器ADDで加算して遅延時間1・Tsの相関値を制御部７
１ｂに入力する。以後、同様に、遅延時間0・Ts〜(N-1)・
Tsの相関値が演算され、制御部７１ｂは相関値が最大と
なるタイミング基づいて遅延時間を決定し、各遅延回路
51h,61b,61gに設定する。トレーニング信号を用いるこ
とにより、相関器入力信号の送信信号(参照信号)を固定
することができ、装置の簡略化を図ることができる。
【００５８】（ａ）第２実施例 図２２はCDMA送信装置に歪補償装置を付加した場合にお
いて、CDMAで常時送信している信号を用いて遅延調整を
行う場合の実施例であり、図１と同一部分には同一符号
を付している。異なる点は、(1) 送信データｘ(t)を発
生する送信データ発生部６１、送信データに挿入する制
御データｃ(t)を発生する制御データ発生部６５、送信
データｘ(t)に制御データｃ(t)を合成する合成部６６を
設けた点、(2) 遅延時間決定部７１をマッチトフィルタ
７１ａと制御部７１ｂとで構成し、マッチトフィルタ７
１ａの乗算器MP0〜MPnの一方の入力端子にに既知の制御
データＣ0,Ｃ1,Ｃ2,．．Ｃnを固定的に入力している点
である。
いて、CDMAで常時送信している信号を用いて遅延調整を
行う場合の実施例であり、図１と同一部分には同一符号
を付している。異なる点は、(1) 送信データｘ(t)を発
生する送信データ発生部６１、送信データに挿入する制
御データｃ(t)を発生する制御データ発生部６５、送信
データｘ(t)に制御データｃ(t)を合成する合成部６６を
設けた点、(2) 遅延時間決定部７１をマッチトフィルタ
７１ａと制御部７１ｂとで構成し、マッチトフィルタ７
１ａの乗算器MP0〜MPnの一方の入力端子にに既知の制御
データＣ0,Ｃ1,Ｃ2,．．Ｃnを固定的に入力している点
である。
【００５９】遅延時間設定時、合成部６６は送信データ
ｘ(t)に制御データｃ(t)を合成して歪補償装置に入力す
る。又、フィードバックデータは遅延時間決定部７１の
マッチトフィルタ７１ａに入力し、マッチトフィルタ７
１ａはフィードバックデータをシフトレジスタSFRにシ
フトしながら記憶する。マッチトフィルタ７１ａの乗算
器MP0〜MPnの一方の入力端子には既知の制御データＣ0,
Ｃ1,Ｃ2,．．Ｃnが固定的に設定されているから、マッ
チトフィルタ７１ａはまずシフトレジスタSFRに記憶さ
れたｎ個のフィードバックデータとｎ個の制御データＣ
0,Ｃ1,Ｃ2,．．Ｃnとの乗算を行い、乗算結果を加算器A
DDで加算して遅延時間0・Tsの相関値を制御部７１ｂに入
力する。次のサンプリング時刻においてシフトレジスタ
SFRの内容がシフトし、マッチトフィルタ７１ａはシフ
ト後のｎ個のフィードバックデータとｎ個の制御データ
Ｃ0,Ｃ1,Ｃ2,．．Ｃnとの乗算を行い、加算器ADDで加算
して遅延時間1・Tsの相関値を制御部７１ｂに入力する。
以後、同様に、遅延時間0・Ts〜(N-1)・Tsの相関値が演算
され、制御部７１ｂは相関値が最大となるタイミング基
づいて遅延時間を決定し、各遅延回路に設定する。
ｘ(t)に制御データｃ(t)を合成して歪補償装置に入力す
る。又、フィードバックデータは遅延時間決定部７１の
マッチトフィルタ７１ａに入力し、マッチトフィルタ７
１ａはフィードバックデータをシフトレジスタSFRにシ
フトしながら記憶する。マッチトフィルタ７１ａの乗算
器MP0〜MPnの一方の入力端子には既知の制御データＣ0,
Ｃ1,Ｃ2,．．Ｃnが固定的に設定されているから、マッ
チトフィルタ７１ａはまずシフトレジスタSFRに記憶さ
れたｎ個のフィードバックデータとｎ個の制御データＣ
0,Ｃ1,Ｃ2,．．Ｃnとの乗算を行い、乗算結果を加算器A
DDで加算して遅延時間0・Tsの相関値を制御部７１ｂに入
力する。次のサンプリング時刻においてシフトレジスタ
SFRの内容がシフトし、マッチトフィルタ７１ａはシフ
ト後のｎ個のフィードバックデータとｎ個の制御データ
Ｃ0,Ｃ1,Ｃ2,．．Ｃnとの乗算を行い、加算器ADDで加算
して遅延時間1・Tsの相関値を制御部７１ｂに入力する。
以後、同様に、遅延時間0・Ts〜(N-1)・Tsの相関値が演算
され、制御部７１ｂは相関値が最大となるタイミング基
づいて遅延時間を決定し、各遅延回路に設定する。
【００６０】CDMA方式ではパイロット信号や制御信号の
様に常に送信している信号が存在する。この信号を用い
て遅延調整を行う。例えば制御信号にある一定周期で固
定パターンを組み込み、固定パターン送信タイミングに
合わせてマッチトフィルタを動作させて相関演算を行わ
せ、最大相関出力となるタイミングを遅延時間として設
定する。以上では、送信電力の増幅器の歪特性を補償す
る場合について説明したが、その他の歪デバイスの歪補
償にも適用できる。以上、本発明を実施例により説明し
たが、本発明は請求の範囲に記載した本発明の主旨に従
い種々の変形が可能であり、本発明はこれらを排除する
ものではない。
様に常に送信している信号が存在する。この信号を用い
て遅延調整を行う。例えば制御信号にある一定周期で固
定パターンを組み込み、固定パターン送信タイミングに
合わせてマッチトフィルタを動作させて相関演算を行わ
せ、最大相関出力となるタイミングを遅延時間として設
定する。以上では、送信電力の増幅器の歪特性を補償す
る場合について説明したが、その他の歪デバイスの歪補
償にも適用できる。以上、本発明を実施例により説明し
たが、本発明は請求の範囲に記載した本発明の主旨に従
い種々の変形が可能であり、本発明はこれらを排除する
ものではない。
【００６１】
【発明の効果】以上本発明によれば、歪デバイス、たと
えば送信電力増幅器とフィードバックループで生じる遅
延時間を送信信号とフィードバック信号との最大相関に
基づいて自動的に決定して遅延回路に設定することがで
きる。又、本発明によれば、送信信号がNオーバサンプ
リングされていれば、(1) 送信信号ｘ(t)とフィードバ
ック信号の位相（時間ずれ）をNサンプリング時間単位
で順次ずらし相関を求め、ついで、(2) 相関が最大の位
相近傍の送信信号とフィードバック信号の相関をサンプ
リング時間単位で位相を順次ずらして求め、(3)相関が
最大となる位相に基づいて遅延時間を決定するようにし
たから、遅延時間決定に要する時間を短縮できる。
えば送信電力増幅器とフィードバックループで生じる遅
延時間を送信信号とフィードバック信号との最大相関に
基づいて自動的に決定して遅延回路に設定することがで
きる。又、本発明によれば、送信信号がNオーバサンプ
リングされていれば、(1) 送信信号ｘ(t)とフィードバ
ック信号の位相（時間ずれ）をNサンプリング時間単位
で順次ずらし相関を求め、ついで、(2) 相関が最大の位
相近傍の送信信号とフィードバック信号の相関をサンプ
リング時間単位で位相を順次ずらして求め、(3)相関が
最大となる位相に基づいて遅延時間を決定するようにし
たから、遅延時間決定に要する時間を短縮できる。
【００６２】又、本発明によれば、相関を複数周期分演
算して記憶し、複数周期分の対応するタイミングの相関
の平均値を演算し、平均値が最大となるタイミングに基
づいて遅延時間を決定するようにしたから、高精度に遅
延時間を決定して各遅延回路に設定できる。又、本発明
によれば、相関器として、スライディング相関器または
マッチトフィルタを用い、スライディング相関器を用い
れば構成を簡単にでき、又、マッチトフィルタを用いえ
れば遅延時間を短時間で決定することができる。又、本
発明によれば、遅延時間決定部は、歪補償動作時にも送
信信号とフィードバック信号の相関を定期的に演算し、
相関が最大となる遅延時間と初期動作時に決定した遅延
時間との差が設定時間以上になったとき歪補償動作を停
止し、もしくは歪補償係数の更新動作を停止し、遅延時
間の再決定及び遅延回路への再設定を行うようにしたか
ら、フィードバック系等の遅延が経年変化などにより変
化して隣接チャネル漏洩電力が増えたとき、遅延時間の
再決定及び再設定が可能になり歪補償による効果を維持
できる。
算して記憶し、複数周期分の対応するタイミングの相関
の平均値を演算し、平均値が最大となるタイミングに基
づいて遅延時間を決定するようにしたから、高精度に遅
延時間を決定して各遅延回路に設定できる。又、本発明
によれば、相関器として、スライディング相関器または
マッチトフィルタを用い、スライディング相関器を用い
れば構成を簡単にでき、又、マッチトフィルタを用いえ
れば遅延時間を短時間で決定することができる。又、本
発明によれば、遅延時間決定部は、歪補償動作時にも送
信信号とフィードバック信号の相関を定期的に演算し、
相関が最大となる遅延時間と初期動作時に決定した遅延
時間との差が設定時間以上になったとき歪補償動作を停
止し、もしくは歪補償係数の更新動作を停止し、遅延時
間の再決定及び遅延回路への再設定を行うようにしたか
ら、フィードバック系等の遅延が経年変化などにより変
化して隣接チャネル漏洩電力が増えたとき、遅延時間の
再決定及び再設定が可能になり歪補償による効果を維持
できる。
【００６３】又、本発明によれば、遅延時間決定部は、
歪補償動作時に送信信号とフィードバック信号の差を監
視し、差がある閾値を越えたとき歪補償動作を停止し、
もしくは歪補償係数の更新動作を停止し、遅延時間の再
決定及び遅延回路への再設定を行うようにしたから、フ
ィードバックの遅延が経年変化などにより変化して隣接
チャネル漏洩電力が増えたとき、前記差が増大するから
該差を監視することで遅延時間の再決定及び再設定が可
能になり、歪補償による効果を維持できる。又、本発明
よれば、遅延時間決定部は、常時送信されている既知信
号が存在する場合、該既知信号とフィードバック信号の
相関を演算し、最大相関に基づいて遅延時間を決定する
から、相関演算における参照信号を固定でき、このため
構成が簡単で、かつ、精度の高い相関演算が可能にな
る。
歪補償動作時に送信信号とフィードバック信号の差を監
視し、差がある閾値を越えたとき歪補償動作を停止し、
もしくは歪補償係数の更新動作を停止し、遅延時間の再
決定及び遅延回路への再設定を行うようにしたから、フ
ィードバックの遅延が経年変化などにより変化して隣接
チャネル漏洩電力が増えたとき、前記差が増大するから
該差を監視することで遅延時間の再決定及び再設定が可
能になり、歪補償による効果を維持できる。又、本発明
よれば、遅延時間決定部は、常時送信されている既知信
号が存在する場合、該既知信号とフィードバック信号の
相関を演算し、最大相関に基づいて遅延時間を決定する
から、相関演算における参照信号を固定でき、このため
構成が簡単で、かつ、精度の高い相関演算が可能にな
る。
【００６４】又、本発明によれば、遅延時間決定部は、
遅延時間の決定に際して送信信号に挿入されるトレーニ
ング信号とフィードバック信号の相関を演算し、最大相
関に基づいて遅延時間を決定するようにしたから、相関
演算における参照信号を固定でき、このため構成が簡単
で、かつ、精度の高い相関演算が可能になる。又、本発
明によれば、DLL回路を用いて遅延時間一定制御をする
から、経年変化等でフィードバック系等の遅延時間が変
化してもトータルの遅延時間を一定に維持でき、歪補償
による効果を発揮することができる。又、本発明によれ
ば、(1) 送信信号のサンプリング時間より短い時間単位
でフィードバック信号の遅延量Dvを制御する遅延部をフ
ィードバックループに挿入し、(2) 遅延時間決定部は、
遅延部における遅延量を一定にした状態で、相関が最大
となるサンプリング時間単位の遅延時間を求め、つい
で、(3) 送信信号とフィードバック信号の相関が最大と
なるように遅延部の遅延量を調整するようにしたから、
高精度の遅延時間の決定及び設定が可能となる。又、遅
延部として、(1)アナログフィルタ、(2) ディジタルフ
ィルタ、(3) ＡＤ変換器のサンプリングクロック位相可
変回路等を使用できる。
遅延時間の決定に際して送信信号に挿入されるトレーニ
ング信号とフィードバック信号の相関を演算し、最大相
関に基づいて遅延時間を決定するようにしたから、相関
演算における参照信号を固定でき、このため構成が簡単
で、かつ、精度の高い相関演算が可能になる。又、本発
明によれば、DLL回路を用いて遅延時間一定制御をする
から、経年変化等でフィードバック系等の遅延時間が変
化してもトータルの遅延時間を一定に維持でき、歪補償
による効果を発揮することができる。又、本発明によれ
ば、(1) 送信信号のサンプリング時間より短い時間単位
でフィードバック信号の遅延量Dvを制御する遅延部をフ
ィードバックループに挿入し、(2) 遅延時間決定部は、
遅延部における遅延量を一定にした状態で、相関が最大
となるサンプリング時間単位の遅延時間を求め、つい
で、(3) 送信信号とフィードバック信号の相関が最大と
なるように遅延部の遅延量を調整するようにしたから、
高精度の遅延時間の決定及び設定が可能となる。又、遅
延部として、(1)アナログフィルタ、(2) ディジタルフ
ィルタ、(3) ＡＤ変換器のサンプリングクロック位相可
変回路等を使用できる。
【図１】第１の発明の概略説明図である。
【図２】第２の発明の概略説明図である。
【図３】スライディング相関器を用いた遅延時間決定部
の第１実施例構成図である。
の第１実施例構成図である。
【図４】遅延時間決定の処理フローである。
【図５】スライディング相関器を用いた遅延時間決定部
の第２実施例構成図である。
の第２実施例構成図である。
【図６】遅延時間決定の処理フローである。
【図７】マッチトフィルタを用いた遅延時間決定部の第
１実施例構成図である。
１実施例構成図である。
【図８】マッチトフィルタを用いた遅延時間決定部の第
２実施例構成図である。
２実施例構成図である。
【図９】Ｌ回の平均相関の最大値に基づいて遅延時間を
決定する遅延時間決定部の構成例である。
決定する遅延時間決定部の構成例である。
【図１０】高精度で遅延時間を決定及び設定する第１実
施例の構成図である。
施例の構成図である。
【図１１】サンプリング周期以下の高精度で遅延時間を
設定するための処理フローである。
設定するための処理フローである。
【図１２】高精度で遅延時間を決定及び設定する第２実
施例の構成図である。
施例の構成図である。
【図１３】高精度で遅延時間を決定及び設定する第３実
施例の構成図である。
施例の構成図である。
【図１４】遅延時間とタップ係数の関係説明図である。
【図１５】高精度で遅延時間を決定及び設定する第4実
施例の構成図である。
施例の構成図である。
【図１６】歪補償動作中に発生する遅延時間変動を零に
する制御を行う実施例である。
する制御を行う実施例である。
【図１７】DLL回路の原理説明図である。
【図１８】DLL回路のＳカーブ説明図である。
【図１９】歪補償動作中に相関出力を監視し、遅延変化
に対し追従する機能を有する歪補償装置の実施例であ
る。
に対し追従する機能を有する歪補償装置の実施例であ
る。
【図２０】誤差が閾値を超えた場合に遅延の再調整を行
う歪補償装置の実施例である。
う歪補償装置の実施例である。
【図２１】電源投入時にトレーニング信号を用いて遅延
調整を行う実施例である。
調整を行う実施例である。
【図２２】CDMAで常時送信している信号を用いて遅延調
整を行う場合の実施例である。
整を行う場合の実施例である。
【図２３】従来の送信装置の構成図である。
【図２４】送信電力増幅器の非直線性による問題点説明
図である。
図である。
【図２５】従来のディジタル非直線型歪補償機能を備え
た送信装置の構成図である。
た送信装置の構成図である。
【図２６】補償部の機能構成図である。
【図２７】適応LMSアルゴリズムによる歪補償処理説明
図である。
図である。
５１ａ・・プリディストーション部 ５１ｂ・・ＤＡ変換器 ５１ｃ・・送信電力増幅器 ５１ｄ・・帰還系 ５１ｅ・・ＡＤ変換器 ５１ｆ・・歪補償係数記憶部 ５１ｈ・・書き込みアドレス発生用の遅延回路 ５１ｉ・・歪補償係数演算部 ６１ａ・・減算器 ６１ｂ・・タイミングを調整する遅延回路 ６１ｇ・・タイミングを調整する遅延回路 ７１・・遅延時間決定部 ７１ａ・・相関器 ８１・・遅延部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｂ 3/04 Ｈ０４Ｂ 3/04 Ｃ ５Ｋ０６０ Ｈ０４Ｊ 13/00 Ｈ０４Ｌ 27/20 Ｚ Ｈ０４Ｌ 27/36 Ｈ０４Ｊ 13/00 Ａ 27/20 Ｈ０４Ｌ 27/00 Ｆ (72)発明者 大出 高義 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 大石 泰之 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5J090 AA01 AA41 CA21 CA98 FA17 FA19 GN03 HN03 HN04 HN16 KA00 KA15 KA26 KA32 KA33 KA34 KA41 KA42 KA55 MA11 SA14 TA01 TA02 TA03 TA07 5J091 AA01 AA41 CA21 CA98 FA17 FA19 KA00 KA15 KA26 KA32 KA33 KA34 KA41 KA42 KA55 MA11 SA14 TA01 TA02 TA03 TA07 5K004 AA05 AA08 FF05 FH03 FH08 JF04 JH02 JH05 5K022 EE01 EE21 EE33 5K046 AA09 EE06 EE52 EE55 EE59 EF02 EF23 EF36 EF37 5K060 BB05 CC04 CC11 FF06 HH06 HH31 HH34 KK06 LL24
Claims (22)
- 【請求項１】 歪補償係数を用いて入力信号に歪補償処
理を施すプリディストーション部、歪補償前の入力信号
と歪デバイスの出力側からフィードバックされるフィー
ドバック信号とに基づいて歪補償係数を演算する歪補償
係数演算部、演算された歪補償係数を入力信号に対応さ
せて記憶する歪補償係数記憶部を備えた歪補償装置にお
いて、 歪デバイスとフィードバックループで生じる遅延時間
を、前記入力信号とフィードバック信号との最大相関に
基づいて決定する遅延時間決定部、 を備えたことを特徴とする歪補償装置。 - 【請求項２】 歪補償係数を用いて送信信号に歪補償処
理を施すプリディストーション部、歪補償前の送信信号
と送信電力増幅器の出力側からフィードバックされるフ
ィードバック信号とに基づいて歪補償係数を演算する歪
補償係数演算部、演算された歪補償係数を送信信号に対
応させて記憶する歪補償係数記憶部を備えた歪補償装置
において、 送信電力増幅器とフィードバックループで生じる遅延時
間を、前記送信信号とフィードバック信号との最大相関
に基づいて決定する遅延時間決定部、を備えたことを特
徴とする歪補償装置。 - 【請求項３】 遅延時間を設定されて歪補償装置各部の
タイミング合わせを行う遅延回路を備え、 遅延時間決定部は前記決定した遅延時間を該遅延回路に
設定することを特徴とする請求項２記載の歪補償装置。 - 【請求項４】 遅延時間決定部は、歪補償動作時に送信
信号とフィードバック信号の相関を定期的に演算し、相
関が最大となる遅延時間と前記決定した遅延時間との差
が設定時間以上になったとき歪補償動作を停止し、もし
くは歪係数の更新動作を停止して遅延時間の再決定及び
遅延回路への再設定を行うことを特徴とする請求項３記
載の歪補償装置。 - 【請求項５】 遅延時間決定部は、歪補償動作時に送信
信号とフィードバック信号の差を監視し、差がある閾値
を越えたとき歪補償動作を停止し、もしくは歪係数の更
新動作を停止して遅延時間の再決定及び遅延回路への再
設定を行うことを特徴とする請求項３記載の歪補償装
置。 - 【請求項６】 遅延時間決定部は、常時送信されている
既知信号と前記フィードバック信号の相関を演算し、最
大相関に基づいて遅延時間を決定することを特徴とする
請求項３記載の歪補償装置。 - 【請求項７】 遅延時間決定部は、遅延時間の決定に際
して送信信号に挿入されるトレーニング信号と前記フィ
ードバック信号の相関を演算し、最大相関に基づいて遅
延時間を決定することを特徴とする請求項３記載の歪補
償装置。 - 【請求項８】 前記遅延回路の出力信号と前記フィード
バック信号が入力され、両信号間の位相差が零となるよ
うに動作するDLL(Delay Locked Loop)回路を備えたこと
を特徴とする請求項３記載の歪補償装置。 - 【請求項９】 遅延時間決定部は、 送信信号とフィードバック信号の時間ずれをサンプリン
グ時間単位で順次変更し、それぞれの位相において送信
信号とフィードバック信号の相関を演算する相関器、 相関が最大となる時間ずれを前記送信電力増幅器とフィ
ードバックループで生じる遅延時間とし、該遅延時間を
前記遅延回路に設定する制御部、 を備えることを特徴とする請求項３記載の歪補償装置。 - 【請求項１０】 前記遅延時間決定部は、送信信号とフ
ィードバック信号の相関をスライディング相関器を用い
て算出することを特徴とする請求項９記載の歪補償装
置。 - 【請求項１１】 遅延時間決定部は、送信信号がNオー
バサンプリングされている場合、送信信号とフィードバ
ック信号の時間ずれをNサンプリング時間単位で順次変
更して相関を求め、相関が最大の時間ずれ近傍の送信信
号とフィードバック信号の相関をサンプリング時間単位
で時間ずれを順次変更して求め、相関が最大となる時間
ずれに基づいて遅延時間を決定することを特徴とする請
求項２記載の歪補償装置。 - 【請求項１２】 前記遅延時間決定部は、送信信号とフ
ィードバック信号の相関をマッチトフィルタを用いて算
出することを特徴とする請求項９記載の歪補償装置。 - 【請求項１３】 マッチトフィルタのフィルタ長を送信
電力増幅器とフィードバックループで生じる遅延時間の
総量より短くし、フィードバック信号と送信信号の相関
タイミング窓を制御して相関の高い遅延時間を求めるこ
とを特徴とする請求項１２記載の歪補償装置。 - 【請求項１４】 遅延時間決定部は、送信信号とフィー
ドバック信号の相関をサンプリング時間単位で時間ずれ
を順次変更して演算し、送信信号の１周期分の相関を演
算して記憶すると共に、同様に相関を複数周期分演算し
て記憶し、複数周期分の対応する時間ずれにおける相関
の平均値を演算し、平均値が最大となる時間ずれに基づ
いて遅延時間を決定することを特徴とする請求項２記載
の歪補償装置。 - 【請求項１５】 歪補償係数を用いて送信信号に歪補償
処理を施すプリディストーション部、歪補償前の送信信
号と送信電力増幅器の出力側からフィードバックされる
フィードバック信号とに基づいて歪補償係数を演算する
歪補償係数演算部、演算された歪補償係数を送信信号に
対応させて記憶する歪補償係数記憶部を備えた歪補償装
置において、 送信信号のサンプリング時間より短い時間単位で前記フ
ィードバック信号の遅延量を制御する遅延部、 送信信号とフィードバック信号の時間ずれをサンプリン
グ時間単位で順次変更して両者間の相関を演算する相関
器、 相関が最大となる遅延部における遅延量とサンプリング
時間単位の時間ずれを求める制御部、 を備えたことを特徴とする歪補償装置。 - 【請求項１６】 前記制御部は、遅延部における遅延量
を一定にした状態で、相関が最大となるサンプリング時
間単位の時間ずれを遅延時間として求め、ついで、相関
器における送信信号とフィードバック信号の時間ずれを
該遅延時間に固定した状態で、相関が最大となるように
前記遅延部の遅延量を調整することを特徴とする請求項
１５記載の歪補償装置。 - 【請求項１７】 遅延時間を設定されて歪補償装置各部
のタイミング合わせを行う遅延回路を備え、 遅延時間決定部は、前記決定した遅延時間を該遅延回路
に設定してタイミング合わせを行うことを特徴とする請
求項１６記載の歪補償装置。 - 【請求項１８】 遅延時間を設定されて歪補償装置各部
のタイミング合わせを行う遅延回路を備え、 前記制御部は、遅延部における遅延量を一定にした状態
で、相関が最大となるサンプリング時間単位の時間ずれ
を遅延時間として求めて前記遅延回路に設定し、つい
で、相関器における送信信号とフィードバック信号の時
間ずれを０に固定し、相関が最大となるように前記遅延
部の遅延量を調整することを特徴とする請求項１５記載
の歪補償装置。 - 【請求項１９】 前記遅延部は、アナログ遅延器である
ことを特徴とする請求項１５記載の歪補償装置。 - 【請求項２０】 前記遅延部は、アナログフィルタであ
ることを特徴とする請求項１５記載の歪補償装置。 - 【請求項２１】 前記遅延部は、ディジタルフィルタで
あることを特徴とする請求項１５記載の歪補償装置。 - 【請求項２２】 前記遅延部は、フィードバック系に挿
入されているＡＤ変換器のサンプリングクロックの位相
を可変するサンプリングクロック位相可変回路であるこ
とを特徴とする請求項１５記載の歪補償装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37288499A JP4014343B2 (ja) | 1999-12-28 | 1999-12-28 | 歪補償装置 |
| US09/745,948 US6836517B2 (en) | 1999-12-28 | 2000-12-22 | Distortion compensating apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37288499A JP4014343B2 (ja) | 1999-12-28 | 1999-12-28 | 歪補償装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001189685A true JP2001189685A (ja) | 2001-07-10 |
| JP4014343B2 JP4014343B2 (ja) | 2007-11-28 |
Family
ID=18501205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37288499A Expired - Fee Related JP4014343B2 (ja) | 1999-12-28 | 1999-12-28 | 歪補償装置 |
Country Status (2)
| Country | Link |
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| US (1) | US6836517B2 (ja) |
| JP (1) | JP4014343B2 (ja) |
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| US11394350B2 (en) | 2012-07-23 | 2022-07-19 | Dali Systems Co. Ltd. | Method and system for aligning signals widely spaced in frequency for wideband digital predistortion in wireless communication systems |
| JP2017118426A (ja) * | 2015-12-25 | 2017-06-29 | アイコム株式会社 | 送信機および歪補正方法 |
| JP2021132253A (ja) * | 2020-02-18 | 2021-09-09 | 富士通株式会社 | 無線通信装置及び係数更新方法 |
| US11196537B2 (en) | 2020-02-18 | 2021-12-07 | Fujitsu Limited | Wireless communication apparatus and coefficient update method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4014343B2 (ja) | 2007-11-28 |
| US20010005402A1 (en) | 2001-06-28 |
| US6836517B2 (en) | 2004-12-28 |
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Legal Events
| Date | Code | Title | Description |
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