JP4694362B2

JP4694362B2 - 遅延補償回路

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Publication number: JP4694362B2
Application number: JP2005362612A
Authority: JP
Inventors: 倫一濱田; 正道三木
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2005-12-16
Filing date: 2005-12-16
Publication date: 2011-06-08
Anticipated expiration: 2025-12-16
Also published as: JP2007166445A

Description

この発明は、例えば無線送信機内の電力増幅器（ＨＰＡ：High Power Amplifier）に対するアダプティブデジタルプリディストーション付加型歪み補償回路等に適用される、信号遅延補償を精度良く行う遅延補償回路に関する。

デジタル信号処理回路における遅延調整手法として、下記特許文献１の図１Ｂ等に示されているような、ＦＩＦＯ（First In First Out）メモリを利用する方法が存在する。また、アナログ的に信号を遅延させる場合には、所定の遅延量を有する伝送線路（遅延線路）を用いるのが一般的である。

ＦＩＦＯメモリを用いた遅延調整方法は、回路の集積化が可能な上に、大きな遅延時間を確保することが可能である。また、遅延時間を制御することも容易である。しかし、ＦＩＦＯメモリを用いた遅延調整方法には、制御可能な遅延時間の最小値がサンプリングクロック周期に制限されてしまうという難点がある。

特に、位相同期回路や電力増幅器に対するアダプティブデジタルプリディストーション（以下ＡＤＰＤ）型歪み補償回路のように、変調されたアナログ信号相互の振幅と位相とを比較する処理を行う場合には、比較する信号の遅延時間差をＦＩＦＯメモリのサンプリングクロック周期未満の時間精度で補償する必要が頻繁に生じる。

そこで、高精度な信号遅延補償を行う回路においては、ＦＩＦＯメモリによる遅延補償と、遅延線路等の他の遅延補償部による遅延補償とを併用することが考えられる。サンプリングクロック周期未満の遅延補償は、遅延線路の有する遅延量により得ることができるからである。ただし、遅延線路による遅延補償は、信号レベルの減衰を伴う上、遅延量が固定しているので遅延時間の制御を電気的に行うことは困難である。

下記特許文献２は、遅延線路による遅延補償に伴う上記問題を、遅延線路に相当する“遅延部８１”における遅延量を可変とすることで、解決している（図２参照）。すなわち、遅延量を可変とすれば遅延時間の制御を電気的に行うことができ、また、少ない遅延量にすれば信号レベルの減衰を抑制することができる。

特開平９−２６１０７０号公報特開２００１-１８９６８５号公報

しかし、上記特許文献２に記載の高精度な信号遅延補償技術であっても、充分に制御性の高い遅延補償が得られていたわけではない。

上記特許文献２に記載の技術によれば、ＦＩＦＯメモリのサンプリングクロック周期未満の遅延補償は、遅延線路の遅延量を用いてサンプリングクロックを遅延させることにより行うことができる。しかし、遅延線路の遅延量の取りうる範囲は、最大でサンプリングクロック周期と同じ値に実質的に制限される。

なぜなら、たとえサンプリングクロック周期以上の遅延量を遅延線路が有していたとしても、サンプリングクロック周期の整数倍の遅延量についてはＦＩＦＯメモリが制御することとなるため、遅延線路の有する遅延量からサンプリングクロック周期の整数倍分の値を差し引いたものが、遅延線路における制御可能な遅延量に相当するからである。

この発明は、上記のような問題点を解消するためになされたもので、遅延線路等の遅延補償部を用いてメモリのサンプリングクロック周期よりも短い時間の遅延補償が可能であり、かつ、遅延線路等の遅延補償部における制御可能な遅延量を拡大することの可能な遅延補償回路を実現することを目的とする。

本発明は、第１デジタル信号に処理を施し、第２デジタル信号として出力するデジタル信号処理部と、所定のサンプリングクロック信号に基づいて前記第１デジタル信号を遅延させることにより第３デジタル信号を生成し、前記第３デジタル信号を前記デジタル信号処理部に与えるメモリと、前記第２デジタル信号をアナログ信号に変換するＤＡコンバータと、前記アナログ信号を第４デジタル信号に変換し、前記第４デジタル信号を前記デジタル信号処理部に与えるＡＤコンバータと、前記サンプリングクロック信号の周期未満の複数の遅延量のうちのいずれか１つを、前記ＡＤコンバータにおけるクロック信号に補償する第１遅延補償部と、前記サンプリングクロック信号の周期未満の複数の遅延量のうちのいずれか１つを、前記ＤＡコンバータにおけるクロック信号に補償する第２遅延補償部とを備え、前記デジタル信号処理部は、遅延制御回路を含み、前記遅延制御回路は、前記メモリ並びに前記第１及び第２遅延補償部を制御することにより、前記第３デジタル信号と前記第４デジタル信号との間の位相差を減少させる遅延補償回路である。

本発明によれば、第１遅延補償部が、サンプリングクロック信号の周期未満の遅延量をＡＤコンバータにおけるクロック信号に補償し、第２遅延補償部が、サンプリングクロック信号の周期未満の遅延量をＤＡコンバータにおけるクロック信号に補償する。よって、第４デジタル信号には、ＤＡコンバータにて補償された遅延量と、ＡＤコンバータにて補償された遅延量とが含まれていることとなり、第１及び第２遅延補償部における制御可能な遅延量を実質的に拡大することができる。すなわち、遅延補償部を用いてメモリのサンプリングクロック周期よりも短い時間の遅延補償が可能であり、かつ、遅延補償部における制御可能な遅延量を拡大することの可能な遅延補償回路を実現することができる。

＜実施の形態１＞
本実施の形態は、ＦＩＦＯメモリのサンプリングクロック信号の周期未満の遅延量をＡＤコンバータにおけるクロック信号に補償する第１遅延補償部と、ＦＩＦＯメモリのサンプリングクロック信号の周期未満の遅延量をＤＡコンバータにおけるクロック信号に補償する第２遅延補償部と、を有する遅延補償回路である。

図１は、本実施の形態に係る遅延補償回路が適用される、ＡＤＰＤ型歪み補償回路の一例を示す図である。図１に示すように、この歪み補償回路は、送信ＩＦ（Intermediate Frequency）アナログ信号Ｓ０を受けてデジタル信号Ｓ０ａに変換するＡＤコンバータ１と、デジタル信号Ｓ０ａに処理を施し、デジタル信号Ｓ０ｂとして出力するデジタル信号処理部３と、サンプリングクロック信号Ｓ１を生成するサンプリングクロック信号生成発振器５と、サンプリングクロック信号Ｓ１に基づいてデジタル信号Ｓ０ａを遅延させることによりデジタル信号Ｓ０ｉを生成し、デジタル信号Ｓ０ｉをデジタル信号処理部３に与えるＦＩＦＯメモリ２とを含んでいる。

またさらに、図１の歪み補償回路は、デジタル信号Ｓ０ｂをアナログ信号Ｓ０ｃに変換するＤＡコンバータ４と、アナログ信号Ｓ０ｃをＲＦ（Radio Frequency）アナログ信号Ｓ０ｄに変換するアップコンバータ５１と、ＲＦアナログ信号Ｓ０ｄを電力増幅してアナログ信号Ｓ０ｅとして出力する電力増幅器５２と、アナログ信号Ｓ０ｅをフィルタリングしてアナログ信号Ｓ０ｆとして出力する出力フィルタ５３と、アナログ信号Ｓ０ｅをＩＦアナログ信号Ｓ０ｇに変換するダウンコンバータ５４と、ＩＦアナログ信号Ｓ０ｇをデジタル信号Ｓ０ｈに変換し、デジタル信号Ｓ０ｈをデジタル信号処理部３に与えるＡＤコンバータ１１と、サンプリングクロック信号Ｓ１の周期未満の遅延量を、ＡＤコンバータ１１におけるクロック信号に補償する第１遅延補償部たる、信号取出しタップ付遅延線路６および遅延タップ選択部７と、サンプリングクロック信号Ｓ１の周期未満の遅延量を、ＤＡコンバータ４におけるクロック信号に補償する第２遅延補償部たる、信号取出しタップ付遅延線路８および遅延タップ選択部９と、を含んでいる。

ここで、デジタル信号処理部３は、アダプティブデジタルプリディストーション付加型の歪み補償を行う回路であり、プリディストーション付加部３１、プリディストーションテーブル３２、テーブル更新制御部３３、比較回路３４および遅延制御回路３５を備える。

以下に、図１の歪み補償回路の動作について説明する。まず、送信ＩＦアナログ信号Ｓ０は、ＡＤコンバータ１にてデジタル信号Ｓ０ａに変換され、デジタル信号Ｓ０ａはデジタル信号処理部３に与えられる。

デジタル信号処理部３においては、プリディストーション付加部３１が、電力増幅器５２における歪み特性を相殺するような振幅補正・位相補正をデジタル信号Ｓ０ａに行い、デジタル信号Ｓ０ｂとして出力する。デジタル信号Ｓ０ｂは、ＤＡコンバータ４にて再度、アナログ信号Ｓ０ｃに変換され、アナログ信号Ｓ０ｃは、アップコンバータ５１にて所望の周波数のＲＦアナログ信号Ｓ０ｄに変換される。ＲＦアナログ信号Ｓ０ｄは、電力増幅器５２で所望の電力に増幅され、アナログ信号Ｓ０ｅとして出力される。アナログ信号Ｓ０ｅは、出力フィルタ５３を介してアナログ信号Ｓ０ｆとして送信される。

ここで、電力増幅器５２の歪み特性を相殺する為の振幅補正量・位相補正量の情報は、プリディストーションテーブル３２から信号Ｓａ２として与えられる。また、プリディストーションテーブル３２の記憶内容は、テーブル更新制御部３３によって信号Ｓａ１を介して逐次、更新・補正される。

電力増幅器５２から出力されるアナログ信号Ｓ０ｅの一部は、フィードバック信号として抽出され、ダウンコンバータ５４にてＩＦ周波数に戻されて、ＩＦアナログ信号Ｓ０ｇに変換される。ＩＦアナログ信号Ｓ０ｇは、ＡＤコンバータ１１にてデジタル信号Ｓ０ｈに変換される。そして、デジタル信号Ｓ０ｈはデジタル信号処理部３に与えられる。

デジタル信号処理部３内では、デジタル信号Ｓ０ａのＦＩＦＯメモリ２を介した信号たるデジタル信号Ｓ０ｉと、フィードバック信号たるデジタル信号Ｓ０ｈとを、比較回路３４にて比較する。そして、比較回路３４での比較結果たる、振幅の差分および位相の差分の情報Ｓａ０に基づいて、テーブル更新制御部３３がプリディストーションテーブル３２の記憶内容を補正する。

テーブル更新制御部３３がプリディストーションテーブル３２の記憶内容を正確に補正するためには、比較回路３４が、送信ＩＦアナログ信号Ｓ０の量子化信号たるデジタル信号Ｓ０ａと、量子化フィードバック信号たるデジタル信号Ｓ０ｈとを、時間差なく比較する必要がある。そこで、遅延制御回路３５は、制御信号Ｓｃ１〜Ｓｃ３により、ＦＩＦＯメモリ２並びに第１遅延補償部たる遅延タップ選択部７及び第２遅延補償部たる遅延タップ選択部９を制御することにより、デジタル信号Ｓ０ｉとデジタル信号Ｓ０ｈとの間の位相差を減少させる。

すなわち、ＦＩＦＯメモリ２において、サンプリングクロック信号Ｓ１に基づいてデジタル信号Ｓ０ａを、プリディストーション付加部３１、ＤＡコンバータ４、アップコンバータ５１、電力増幅器５２、ダウンコンバータ５４およびＡＤコンバータ１１の区間で発生する遅延時間と同じ時間だけ遅延させ、デジタル信号Ｓ０ｉを生成する。

このとき、ＦＩＦＯメモリ２にて付加することが可能な遅延量は、サンプリングクロック信号Ｓ１の周期の整数倍の値となってしまう。そのため、アップコンバータ５１からダウンコンバータ５４の区間までのアナログ回路で生じる、サンプリングクロック信号Ｓ１の周期未満の遅延については、補正することができない。

この遅延を補正するため、第１遅延補償部たる信号取出しタップ付遅延線路６および遅延タップ選択部７は、ＩＦアナログ信号Ｓ０ｇを量子化するためのＡＤコンバータ１１におけるクロック信号Ｓ２に、サンプリングクロック信号Ｓ１の周期未満の遅延量を補償する。すなわち、サンプリングクロック信号を受け、遅延量の異なる複数の信号取出しタップを有する信号取出しタップ付遅延線路６の信号取出しタップの一つを、遅延タップ選択部７が遅延制御回路３５からの制御信号Ｓｃ２に基づいて選択し、選択されたタップにおけるクロック信号Ｓ２を遅延タップ選択部７はＡＤコンバータ１１に出力する。

また、同じくサンプリングクロック信号Ｓ１の周期未満の遅延を補正するため、第２遅延補償部たる信号取出しタップ付遅延線路８および遅延タップ選択部９は、デジタル信号Ｓ０ｂを復号化するためのＤＡコンバータ４におけるクロック信号Ｓ３に、サンプリングクロック信号Ｓ１の周期未満の遅延量を補償する。すなわち、サンプリングクロック信号を受け、遅延量の異なる複数の信号取出しタップを有する信号取出しタップ付遅延線路８の信号取出しタップの一つを、遅延タップ選択部９が遅延制御回路３５からの制御信号Ｓｃ３に基づいて選択し、選択されたタップにおけるクロック信号Ｓ３を遅延タップ選択部９はＤＡコンバータ４に出力する。

サンプリングクロック信号Ｓ１の周期未満の短い遅延時間は、アナログ回路の温度特性や、回路の組み合わせ変更に伴って変動する可能性がある。このため、比較回路３４は、無線信号の変調情報等から、常に比較する両信号の遅延差を検出し、比較結果の情報を信号Ｓｄとして遅延制御回路３５に出力する。遅延制御回路３５は、この比較結果の情報に基づき、常に最適な遅延タップを選択するよう、遅延タップ選択部７，９を制御する。

本発明によって、サンプリングクロック周期Ｓ１よりも短い時間の遅延が設定できる原理を図２および図３を用いて説明する。

図２において１，２，３，…，１９は、サンプリングクロック信号Ｓ１とクロック信号Ｓ２，Ｓ３とが同一タイミング（遅延なし）である場合に、各信号Ｓ０，Ｓ０ｇ，Ｓ０ｂをＡＤコンバータ１，１１およびＤＡコンバータ４がそれぞれ量子化および復号化するタイミングを示している。

また、図２において１’，２’，３’，…，１９’は例えばサンプリングクロック信号Ｓ１とクロック信号Ｓ２とが時間差Ｄ１（遅延量Ｄ１）を有している場合に、アナログ信号Ｓ０，Ｓ０ｇを各ＡＤコンバータ１，１１がそれぞれ量子化するタイミングを示している。さらに、図２において１”，２”，３”，…，１９”は例えばクロック信号Ｓ２とクロック信号Ｓ３とが時間差Ｄ２（遅延量Ｄ２）を有している場合に、アナログ信号Ｓ０およびデジタル信号Ｓ０ｂをＡＤコンバータ１１およびＤＡコンバータ４がそれぞれ量子化および復号化するタイミングを示している。

図３は、送信ＩＦアナログ信号Ｓ０の量子化タイミングを、デジタル信号処理部３の内部処理タイミング（＝サンプリングクロック信号Ｓ１の周期）で表現したものである（縦方向の破線がサンプリングクロック信号Ｓ１の周期を表す）。

図３に示すとおり、ＡＤコンバータ１のサンプリングタイミングを、デジタル信号処理部３のクロックタイミングよりもＡＤコンバータ１１における遅延時間Ｄ１だけ遅延させてやることにより、等価的にアナログ波形を時間Ｄ１だけ遅延させることが可能である。また、さらにＤＡコンバータ４における遅延時間Ｄ２だけ遅延させてやることにより、等価的にアナログ波形を時間Ｄ１＋Ｄ２だけ遅延させることが可能である。

ここで、デジタル信号処理部３の構成によっては、クロック信号Ｓ２とサンプリングクロック信号Ｓ１との時間差がサンプリングクロック信号Ｓ１の周期を越えると、クロックの周期性の影響で、デジタル信号Ｓ０ｈにデジタル信号Ｓ０ａから見た遅延を与えることができない場合がある。しかし、このような場合であっても、信号取出しタップ付遅延線路６および遅延タップ選択部７に加えて、信号取出しタップ付遅延線路８および遅延タップ選択部９を用いてＤＡコンバータ４のクロックも遅延させることにより、サンプリングクロック信号Ｓ１の周期を超える遅延を補償することが可能である。

これによりテーブル更新制御部３３は、比較する両信号の遅延差による誤差を含まない、正確な補正データを生成することが可能になる。

本実施の形態に係る遅延補償回路によれば、第１遅延補償部たる信号取出しタップ付遅延線路６および遅延タップ選択部７が、サンプリングクロック信号Ｓ１の周期未満の遅延量をＡＤコンバータ１１におけるクロック信号Ｓ２に補償し、第２遅延補償部たる信号取出しタップ付遅延線路８および遅延タップ選択部９が、サンプリングクロック信号Ｓ１の周期未満の遅延量をＤＡコンバータ４におけるクロック信号Ｓ３に補償する。よって、デジタル信号Ｓ０ｈには、ＤＡコンバータ４にて補償された遅延量と、ＡＤコンバータ１１にて補償された遅延量とが含まれていることとなり、第１及び第２遅延補償部における制御可能な遅延量を実質的に拡大することができる。すなわち、遅延補償部を用いてメモリのサンプリングクロック周期よりも短い時間の遅延補償が可能であり、かつ、遅延補償部における制御可能な遅延量を拡大することの可能な遅延補償回路を実現することができる。

また、本実施の形態に係る遅延補償回路によれば、第１遅延補償部は信号取出しタップ付遅延線路６および遅延タップ選択部７を有し、第２遅延補償部は信号取出しタップ付遅延線路８および遅延タップ選択部９を有する。よって、第１及び第２遅延補償部を簡単な回路構成で実現することができる。

また、本実施の形態に係る遅延補償回路によれば、デジタル信号処理部３は、プリディストーション付加型の歪み補償を行う。よって、変調されたアナログ信号の歪みを高精度に補償することが可能となる。

なお、一般にデジタル信号処理部３における信号遅延の定義は、内部処理タイミング（または比較する両信号）との相対値で論じられるため、ＡＤコンバータ１のサンプリングクロック信号Ｓ１をＡＤコンバータ１１のクロック信号Ｓ２やＤＡコンバータ４のクロック信号Ｓ３よりも時間Ｄ１やＤ２だけ遅延させた場合、デジタル信号処理部３の処理構成によって、量子化したアナログ信号や復号化デジタル信号に与えられる遅延は、時間Ｄ１やＤ２の遅れになる場合と、時間Ｄ１やＤ２の進みになる場合があるが、どちらを適用しても良い。

＜実施の形態２＞
本実施の形態は、実施の形態１に係る遅延補償回路の変形例であって、実施の形態１における第１および第２遅延補償部をアナログ移相器で構成したものである。

図４は、本実施の形態に係る遅延補償回路が適用される、ＡＤＰＤ型歪み補償回路の一例を示す図である。図４に示すように、この歪み補償回路は、実施の形態１における信号取出しタップ付遅延線路６および遅延タップ選択部７に代わって、遅延制御回路３５の制御信号Ｓｃ２に基づいてサンプリングクロック信号Ｓ１の移相を行い、ＡＤコンバータ１１に出力する第１アナログ移相器１０ａを備えている。また、この歪み補償回路は、実施の形態１における信号取出しタップ付遅延線路８および遅延タップ選択部９に代わって、遅延制御回路３５の制御信号Ｓｃ３に基づいてサンプリングクロック信号Ｓ１の移相を行い、ＤＡコンバータ４に出力する第２アナログ移相器１０ｂを備えている。

第１および第２アナログ移相器１０ａ，１０ｂには、直交変調器やハイブリッドカプラを用いた反射型移相回路が適用可能である。そして、第１および第２アナログ移相器１０ａ，１０ｂは、任意の入力信号波形の位相を移動させることができる。よって、第１および第２アナログ移相器１０ａ，１０ｂへの各入力信号たるアナログ信号Ｓ０ｇおよびデジタル信号Ｓ０ｂの遅延時間を、無段階制御することができる。

その他の点については、実施の形態１に係る遅延補償回路と同様のため、説明を省略する。

本実施の形態に係る遅延補償回路によれば、第１遅延補償部は第１アナログ移相器１０ａであり、第２遅延補償部は第２アナログ移相器１０ｂである。サンプリングクロック信号Ｓ１に対しての移相により遅延量制御を行うので、遅延量を無段階に制御することができる。

＜実施の形態３＞
本実施の形態も、実施の形態１に係る遅延補償回路の変形例であって、実施の形態１における第１および第２遅延補償部をともに、周波数変換器たる逓倍器と、逓倍器の生成するクロック信号の出力タイミングを司る初期値設定部とで構成したものである。

図５は、本実施の形態に係る遅延補償回路が適用される、ＡＤＰＤ型歪み補償回路の一例を示す図である。図５に示すように、この歪み補償回路は、実施の形態１における信号取出しタップ付遅延線路６および遅延タップ選択部７に代わって、サンプリングクロック信号Ｓ１を受けて、サンプリングクロック信号Ｓ１の周期未満の周期のクロック信号Ｓ２ａを生成する、第１周波数変換器たる逓倍器１４ａと、クロック信号Ｓ２ａの計数を行い、遅延制御回路３５の制御信号Ｓｃ２に基づいてクロック信号Ｓ２をＡＤコンバータ１１に出力するタイミングを司る第１初期値設定部（カウンタ）１３ａとを備えている。

また、この歪み補償回路は、実施の形態１における信号取出しタップ付遅延線路８および遅延タップ選択部９に代わって、サンプリングクロック信号Ｓ１を受けて、サンプリングクロック信号Ｓ１の周期未満の周期のクロック信号Ｓ３ａを生成する、第２周波数変換器たる逓倍器１４ｂと、クロック信号Ｓ３ａの計数を行い、遅延制御回路３５の制御信号Ｓｃ３に基づいてクロック信号Ｓ３をＤＡコンバータ４に出力するタイミングを司る第２初期値設定部（カウンタ）１３ｂとを備えている。さらに、この歪み補償回路は、ＦＩＦＯメモリ２に与えられるサンプリングクロック信号Ｓ１を分周する分周器１２ａおよびデジタル信号処理部３に与えられるサンプリングクロック信号Ｓ１を分周する分周器１２ｂを備えている。

逓倍器１４ａ，１４ｂはそれぞれ、サンプリングクロック信号生成発振器５で生成されるサンプリングクロック信号Ｓ１の発振周波数よりも高い値の発振周波数を有するクロック信号Ｓ２ａ，Ｓ３ａを生成する。そして、逓倍器１４ａ，１４ｂの生成するクロック信号Ｓ２ａ，Ｓ３ａを、第１および第２初期値設定部１３ａ，１３ｂはそれぞれ計数し、遅延制御回路３５の制御に基づいてクロック信号Ｓ２ａ，Ｓ３ａが所定回数、発振した時点でクロック信号Ｓ２，Ｓ３をＡＤコンバータ１１およびＤＡコンバータ４に出力する。これにより、逓倍出力の位相を制御することが可能である。

なお、ＦＩＦＯメモリ２に与えられるサンプリングクロック信号Ｓ１を分周する分周器１２ａおよびデジタル信号処理部３に与えられるサンプリングクロック信号Ｓ１を分周する分周器１２ｂにおける初期値については固定値として、遅延量を一定値にしておけばよい。一方、逓倍器１４ａ，１４ｂについては、第１および第２初期値設定部１３ａ，１３ｂにおける初期値を遅延制御回路３５の制御に基づいて変更することができるので、分周器１２ａ，１２ｂと逓倍器１４ａ，１４ｂとの間で相対的な位相制御を行うことができる。

本実施の形態に係る遅延補償回路によれば、第１遅延補償部は周波数変換器たる逓倍器１４ａと第１初期値設定部１３ａとを有し、第２遅延補償部は周波数変換器たる逓倍器１４ｂと第２初期値設定部１３ｂとを有する。よって、第１及び第２遅延補償部を簡単な回路構成で実現することができる。

実施の形態１に係る遅延補償回路が適用される、高周波電力増幅器のＡＤＰＤ型歪み補償回路の一例を示す図である。本発明によって、サンプリングクロック周期よりも短い時間の遅延が設定できる原理を示す図である。本発明によって、サンプリングクロック周期よりも短い時間の遅延が設定できる原理を示す図である。実施の形態２に係る遅延補償回路が適用される、高周波電力増幅器のＡＤＰＤ型歪み補償回路の一例を示す図である。実施の形態３に係る遅延補償回路が適用される、高周波電力増幅器のＡＤＰＤ型歪み補償回路の一例を示す図である。

符号の説明

３デジタル信号処理部、４ＤＡコンバータ、５サンプリングクロック信号生成発振器、６信号取出しタップ付遅延線路、７遅延タップ選択部、８信号取出しタップ付遅延線路、９遅延タップ選択部、１０ａ，１０ｂアナログ移相器、１３ａ，１３ｂ初期値設定部、１４ａ，１４ｂ分周器。

Claims

第１デジタル信号に処理を施し、第２デジタル信号として出力するデジタル信号処理部と、
所定のサンプリングクロック信号に基づいて前記第１デジタル信号を遅延させることにより第３デジタル信号を生成し、前記第３デジタル信号を前記デジタル信号処理部に与えるメモリと、
前記第２デジタル信号をアナログ信号に変換するＤＡコンバータと、
前記アナログ信号を第４デジタル信号に変換し、前記第４デジタル信号を前記デジタル信号処理部に与えるＡＤコンバータと、
前記サンプリングクロック信号の周期未満の複数の遅延量のうちのいずれか１つを、前記ＡＤコンバータにおけるクロック信号に補償する第１遅延補償部と、
前記サンプリングクロック信号の周期未満の複数の遅延量のうちのいずれか１つを、前記ＤＡコンバータにおけるクロック信号に補償する第２遅延補償部と
を備え、
前記デジタル信号処理部は、遅延制御回路を含み、
前記遅延制御回路は、前記メモリ並びに前記第１及び第２遅延補償部を制御することにより、前記第３デジタル信号と前記第４デジタル信号との間の位相差を減少させる
遅延補償回路。
請求項１に記載の遅延補償回路であって、
前記第１遅延補償部は、
前記サンプリングクロック信号を受け、遅延量の異なる複数の第１信号取出しタップを有する第１遅延線路と、
前記遅延制御回路の制御に基づいて前記複数の第１信号取出しタップの一つを選択し、選択されたタップにおけるクロック信号を前記ＡＤコンバータに出力する第１遅延タップ選択部と
を有し、
前記第２遅延補償部は、
前記サンプリングクロック信号を受け、遅延量の異なる複数の第２信号取出しタップを有する第２遅延線路と、
前記遅延制御回路の制御に基づいて前記複数の第２信号取出しタップの一つを選択し、選択されたタップにおけるクロック信号を前記ＤＡコンバータに出力する第２遅延タップ選択部と
を有する
遅延補償回路。
請求項１に記載の遅延補償回路であって、
前記第１遅延補償部は、前記遅延制御回路の制御に基づいて前記サンプリングクロック信号の移相を行い、前記ＡＤコンバータに出力する第１アナログ移相器であり、
前記第２遅延補償部は、前記遅延制御回路の制御に基づいて前記サンプリングクロック信号の移相を行い、前記ＤＡコンバータに出力する第２アナログ移相器である
遅延補償回路。
請求項１に記載の遅延補償回路であって、
前記第１遅延補償部は、
前記サンプリングクロック信号を受けて、前記サンプリングクロック信号の周期未満の周期の第１クロック信号を生成する第１周波数変換器と、
前記第１クロック信号の計数を行い、前記遅延制御回路の制御に基づいて前記第１クロック信号を前記ＡＤコンバータに出力するタイミングを司る第１初期値設定部と
を有し、
前記第２遅延補償部は、
前記サンプリングクロック信号を受けて、前記サンプリングクロック信号の周期未満の周期の第２クロック信号を生成する第２周波数変換器と、
前記第２クロック信号の計数を行い、前記遅延制御回路の制御に基づいて前記第２クロック信号を前記ＤＡコンバータに出力するタイミングを司る第２初期値設定部と
を有する
遅延補償回路。
請求項１に記載の遅延補償回路であって、
前記デジタル信号処理部は、プリディストーション付加型の歪み補償を行う
遅延補償回路。