JP4323968B2 - 無線通信装置のタイミング調整方法 - Google Patents

Description

本発明は、閉ループのフィードバック制御によって送信信号のタイミングを調整する機能を備える送受信機に関し、特に、ＥＥＲ方式を採用し、ｒ（振幅）成分とθ（位相）成分の送信タイミングを調整する送受信機に関する。

携帯電話を始めとする無線通信システムの基地局及び端末に搭載される送信機では、送信信号を２系統に分離し、それぞれに処理を行ったあと、再び合成して送信出力とする方法が開発されている。このような方法としては、例えば、送信信号をＩ信号とＱ信号に分離して処理する方法や、ｒ（振幅）成分とθ（位相）成分に分離して処理するＥＥＲ（Ｅｎｖｅｌｏｐｅ Ｅｌｉｍｉｎａｔｉｏｎ ａｎｄ Ｒｅｓｔｏｒａｔｉｏｎ）方式が知られている。

しかし、このような信号を２系統に分離して処理する場合、処理回路の配置上、各処理系統の信号経路長に差があると信号伝搬遅延時間に差が生じる。また、分離された各信号の処理回路が異なると信号処理時間に差が生じる。これにより、信号を再び合成するときのタイミングがずれ、信号品質が劣化する。

特に、ＥＥＲ方式は、ｒ信号については電源電圧変調を行い、θ信号については周波数変換を行った後、効率の高い飽和型の電力増幅器（パワーアンプ）で再び合成する（非特許文献１）。通信装置全体の消費電力の中で、送信信号を増幅するパワーアンプの消費電力が占める割合が非常に大きいため、パワーアンプを高効率化することが技術課題となっているが、ＥＥＲ方式は、効率の高い飽和型のパワーアンプを使用するため、この課題を解決し、通信装置の小型・低コスト・低電力化を実現することができると考えられる。

しかし、ＥＥＲ方式は、遅延量に差が生じやすいという問題があった。ｒ成分側の電源電圧変調回路が、例えば、直流−直流変換器（ＤＣ−ＤＣコンバータ）等によって構成されるのに対して、θ信号側の周波数変換回路が、例えば、ミキサ等によって構成され、それぞれに使用されている回路素子が大きく異なるため、信号処理の過程で生じる遅延によって、信号を再び合成するときのタイミングがずれ、信号品質が著しく劣化する。

図７は、ＥＥＲ方式においてｒ信号とθ信号の遅延が送信信号品質を劣化させる原理を示す波形図である。

ＥＥＲ方式の送信機に正弦波を入力すると、振幅成分ｒ（θ）１０１は、正弦波をｘ軸沿いに折り返した波形となり、位相成分ｐ（θ）１０２は方形波となる。本来、ｒ（θ）１０１の折り返しタイミングとｐ（θ）１０２の位相反転タイミングとは同期するはずであるが、ｐ（θ）１０２のタイミングがτだけ遅れた場合を考える。このとき両者を再合成した信号Ｓ（θ）１０３は、τ間だけ位相が不連続に反転し、エラー信号ｕ（θ）１０４に鋭いピークを生ずる。このエラー信号成分が出力スプリアス（ノイズ）となって信号品質を劣化させるため、所望の信号品質を得るには、何らかの方法でｒ信号とθ信号との遅延差を調整し、両者のタイミングを合わせる必要がある。

図８は、ＥＥＲ方式の送受信機における従来のタイミング調整方法を説明するブロック図である。図８において、ｒ信号パス２０１とθ信号パス２０２のうち、回路素子による遅延が少ない方（ここではΔｄｒ＞Δｄθと仮定し、θ側）のパスに遅延差Δｄｒ−Δｄθに相当する遅延Δｄｄを挿入し、両パスの遅延量を揃えている。図８においては、Δｄｄはデジタル領域で挿入されており、Δｄｄがクロック周期の整数倍であれば、シフトレジスタ回路２０３等を用いて単純にｎクロックだけ遅らせることで調整することができる。

しかし、通常、遅延は１クロック未満の細かい単位でも発生し、温度変化等の外的要因によって時間的に変動する。非特許文献１には、送信信号を線形補間するデジタルフィルタによって１／２クロック精度で遅延を調整する方法が提案されている。この構成では、図８に示すように、両パスのデジタル／アナログ変換器（ＤＡＣ）２０４及び２０５は、単一のマスタークロック源２０６（周波数固定）によって駆動される。

次に、ＥＥＲ以外の方式の送受信機におけるフィードバック（Ｆｂ）回路を用いたタイミング調整方法の例を説明する。

図９は、プリディストーション（歪補償）方式の送信機において、送信信号とフィードバック信号のタイミングを調整する方法を示すブロック図である（特許文献１参照）。

図９において、フィードバック回路３０１は、パワーアンプ（ＰＡ）３０２で増幅された後の信号を受信し、もとの送信信号と比較することによって、パワーアンプ３０２を含む送信信号パス３０３で生じる非線形歪の量を測定する。そして、歪補償係数演算部３０４は、その非線形歪を打ち消すような逆特性の歪を与えるための係数を求め、プリディストーション部３０５に設定する。プリディストーション部３０５は、設定された係数に合わせて送信信号に非線形歪を与え、ＤＡＣ３０６を通して周波数変換回路３０７へ送る。

一方、遅延時間決定部３０８は、送信信号とフィードバック信号を比較する際のタイミングを合わせるため、両者の遅延差を検出し、シフトレジスタ回路３０９（Δｄ１）及び可変遅延素子３１０（Δｄ２）の遅延量を決定する。Δｄ１３０９は、送信信号のタイミングをクロック周期の整数倍分だけ遅らせ、Δｄ２３１０は、フィードバック信号をデジタル信号に変換するアナログ／デジタル変換器（ＡＤＣ）３１１のクロック位相を１／ｎクロック単位で遅らせる。なお、この構成において、ＤＡＣ３０６は、ＡＤＣ３１１を駆動しているものと同じマスタークロック源によって駆動され、そのクロック位相は固定である。
Ｊｅ−Ｋｕａｎ Ｊａｕ，"Ｌｉｎｅａｒ Ｉｎｔｅｒｐｏｌａｔｉｏｎ Ｓｃｈｅｍｅ ｆｏｒ Ｃｏｍｐｅｎｓａｔｉｏｎ ｏｆ Ｐａｔｈ−Ｄｅｌａｙ Ｄｉｆｆｅｒｅｎｃｅ ｉｎ ａｎ Ｅｎｖｅｌｏｐｅ Ｅｌｉｍｉｎａｔｉｏｎ ａｎｄ Ｒｅｓｔｏｒａｔｉｏｎ Ｔｒａｎｓｍｉｔｔｅｒ"，ｐｐ１０７２−１０７５， Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ＡＰＭＣ２００１ 特開２００１−１８９６８５号公報

図８に示す方法を用いれば、１クロック未満の単位で発生する遅延も調整可能であるが、調整量が連続的でないことから、調整量に量子化誤差が残る上、フィルタの群遅延特性の影響で遅延量が周波数によってばらつき、信号品質が劣化するという問題がある。Δｄｄをアナログ領域で遅延線によって挿入することも可能であるが、遅延量を正確に発生させるのは困難で、温度変化等の外的要因によるアナログ素子の特性ばらつきが大きいため、性能は良くない。また、挿入する遅延量を不連続に変化させると、その瞬間に送信信号波形に不連続な変化が生じ、送信信号の出力スプリアス特性の悪化が懸念される。

図９に示す方法では、図８に示す方法と同様、遅延量に量子化誤差が残る。また、これは、送信信号とフィードバック信号のタイミングを合わせるための機能であって、送信信号の２つの成分の間の遅延差を調整する機能は持たないため、上記のＥＥＲ方式の課題を解決することはできない。

本発明は、上記の問題点に鑑みてなされたものであり、ＥＥＲ方式の送受信機において、ｒ信号とθ信号の遅延差を、簡易な回路で、かつ高精度に調整する方法を提供することを目的とする。また、ＥＥＲ方式以外の送受信機においても、Ｉ信号とＱ信号のように、異なる遅延量を持つ経路を通って変調された後、再び合成される２つの信号パスの遅延差を調整する方法を提供することを目的とする。

本発明は、入力されたデジタル信号を分離することによって取得された二つのデジタル信号又は分離されて入力された二つのデジタル信号を、各々アナログ信号に変換する二つのＤＡ変換回路と、前記二つのＤＡ変換回路で変換された二つの前記アナログ信号を合成する合成回路と、前記合成された信号の一部をフィードバック信号として取り出す分配回路と、前記フィードバック信号をデジタル信号に変換するＡＤ変換回路と、前記二つのＤＡ変換回路及び前記ＡＤ変換回路に動作クロック信号を供給する三つの発振回路と、前記ＡＤ変換回路で変換されたフィードバック信号を二つの信号に分離する第１分離回路と、前記入力されたデジタル信号を分離することによって取得された二つのデジタル信号の少なくとも一つ、又は、前記分離されて入力された二つのデジタル信号の少なくとも一つと、前記第１分離回路で分離されたフィードバック信号とを比較することによって、前記比較された信号のタイミング差を判定する比較回路と、を有し、前記三つの発振回路は、前記比較回路による比較結果に基づいて、前記タイミング差が少なくなるように、出力する前記クロック信号を制御することを特徴とする。

本発明によると、従来の方法のようにｒ信号とθ信号の遅延差を直接測定する代わりに、送信信号とフィードバック信号のタイミングの相対関係（遅れ／進み）を判断するため、比較手段を簡素な構成で実現することができる。

また、クロック信号発生手段をＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）とすることで、遅延量の変化に連続的に追従できるため、従来の方法と比べて送信信号の出力スプリアス特性を改善できる。

その結果、ＥＥＲ方式の送受信機の出力信号品質を改善し、パワーアンプの高効率化を実現する。また、ＥＥＲ方式以外の送受信機においても、制御回路の面積や消費電力を低く抑えつつ、出力信号品質を改善することができる。

図１は、無線基地局の送受信機の一般的な構成を示すブロック図である。

送受信機は、公衆交換電話網又はパケット交換データ網と接続されるインタフェース部４０１、デジタル変復調処理を行うベースバンド部４０２、送信信号をデジタル信号からアナログ信号に変換し、ベースバンド帯域から高周波（ＲＦ）帯域へ周波数変換し、出力電力を増幅するＲＦ送信部４０３、フィルタとデュプレクサ等によって構成されるフロントエンド部４０４、アンテナ４０５、及び、ＲＦ帯域からベースバンド帯域へ周波数変換し、フィルタで帯域外ノイズ成分を除去した後デジタル信号に変換するＲＦ受信部４０６によって構成される。本発明は、特に、ＲＦ送信部４０３の構成に関する。

図２は、本発明の第１の実施の形態によるＲＦ送信部４０３の構成を示すブロック図である。

ベースバンド部４０２から入力される送信信号は、ｒθ分離回路５０１でｒ（振幅）成分とθ（位相）成分とに分離され、それぞれがデジタル／アナログ変換器（ＤＡＣ）５０２、５０３でアナログ信号に変換される。ｒ信号は、電源電圧制御回路５０４でパワーアンプ（ＰＡ）５０５の電源電圧を制御する信号に変換され、パワーアンプ５０５の電源端子に入力される。その結果、パワーアンプ５０５の出力信号の包絡線は、ｒ信号の相似形となる。θ信号は、周波数変換・増幅回路５０６でＲＦ帯域に周波数変換（アップコンバート）され、電力を増幅された後、パワーアンプ５０５の信号入力端子に入力される。

パワーアンプ５０５の出力の一部は、分配器（カップラー等、図示省略）によって、フィードバック回路５０７に分配される。フィードバック回路５０７では、周波数変換・減衰回路５０８で電力が弱められた後、ベースバンド帯域に周波数変換（ダウンコンバート）され、アナログ／デジタル変換器（ＡＤＣ）５０９によってデジタル信号に変換される。その後、フィードバック信号は、再びｒθ分離回路５１０でｒ（振幅）成分とθ（位相）成分に分離され、ｒ成分はｒ信号用ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路５１１において送信信号のｒ成分と比較され、θ成分はθ信号用ＤＬＬ回路５１２において送信信号のθ成分と比較される。

ＤＬＬ回路５１１及び５１２は、後述する回路構成によって、送信信号の位相とフィードバック信号の位相のどちらが進んでいるか（又は、遅れているか）を判定し、ｒ信号用ＤＡＣ５０２にクロック信号を供給する発振器（ＶＣＯ）５１３及びθ信号用ＤＡＣ５０３にクロック信号を供給する発振器（ＶＣＯ）５１４の出力位相を、上記判定結果が収束する（送信信号とフィードバック信号とのタイミングが一致する）方向に制御する。また、フィードバック信号用ＡＤＣ５０９のクロックは、出力周波数が固定された発振器（マスタークロック源）５１６から供給される。

なお、ｒ信号の経路とθ信号の経路の遅延差が１クロック以上ある場合、その整数部分（図２の例では、Δｄｒ＞Δｄθと仮定し、Δｄｒ−Δｄθをクロック周期で除算したときの商に相当）はシフトレジスタ回路５１５で調整し、上記ＶＣＯ５１３及び５１４を制御してΔｄｒ−Δｄθの余剰部分を調整する。このため、ＶＣＯ５１３及び５１４の位相（周波数）の制御範囲を広げる必要がなく、ＶＣＯの出力信号特性（例えば、Ｃ／Ｎ）を向上させることができる。

また、ＤＡＣ５０２及び５０３は、それぞれの入力信号が変化するタイミングと無関係に、ＶＣＯ５１３及び５１４によって生成されたクロック信号で動作するため、入力信号が変化するタイミングでその入力信号を取り込むことがある。このとき、入力信号の各ビットが同時に変化するとは限らず、取り込むタイミングによっては誤ったデータを取り込むことがある。これを防ぐため、ｒ信号パスとθ信号パスのＤＡＣ５０２及び５０３の入力側には、サンプル・ホールド回路（Ｓ／Ｈ）５１７及び５１８を設け、サンプル・ホールド回路５１７及び５１８でデータを保持することによって、ＤＡＣ５０２及び５０３に入力されるクロックタイミングが変化しても、ＤＡＣ５０２及び５０３に入力されるデータが抜けないようにしている。

図３は、本発明において使用するＤＬＬ回路５１１及び５１２の構成を示すブロック図である。この回路構成は、例えば、特開２００３−２７３６６３号公報に開示されている。

ＤＬＬ回路５１１では、入力１が送信信号のｒ成分、入力２がフィードバック信号のｒ成分に相当し、ＶＣＯ制御信号出力はＶＣＯ５１３に接続される。ＤＬＬ回路５１２では、入力１が送信信号のθ成分、入力２がフィードバック信号のθ成分に相当し、ＶＣＯ制御信号出力はＶＣＯ５１４に接続される。

ＤＬＬ回路では、マスタークロック源５１６に同期して動作するシフトレジスタ６０１及び６０２を用いて入力信号を遅延させる。相関器６０３では、入力１の（ｎ−１）番目のサンプル（図４の７０１）と入力２のｎ番目のサンプル（図４の７０２）の電力値を乗算し、その結果を所定の区間にわたって積分する。相関器６０４では、入力１の（ｎ−１）番目のサンプル（図４の７０１）と入力２の（ｎ−２）番目のサンプル（図４の７０３）の電力値を乗算し、その結果を所定の区間にわたって積分する。その後、加減算器６０５でそれぞれの積分結果の差を求め、ＤＡＣ６０６でその差をアナログ信号に変換し、ループフィルタ６０７を通してＶＣＯ５１３又は５１４に入力する。

図４は、入力１及び入力２の信号電力の時間変化の例を示す波形図である。

加減算器６０５でそれぞれの積分結果の差を求めると、サンプル７０１の値は両者に共通で、サンプル７０２と７０３とを比較すると７０２の値の方が大きいことから、相関器６０３の演算結果の方が大きくなり、加減算器６０５の出力は正の値になる。これは、図４に示すように、入力１の送信タイミングが入力２の送信タイミングに比べて遅れていることを意味する。このため、ＤＬＬ回路５１１、５１２の出力電圧（ＶＣＯ制御信号の電圧）を上げて、ＶＣＯ５１３及び５１４の出力周波数を高くする。これによって、ＤＡＣ５０２、５０３が入力１（送信信号のｒ信号、θ信号）を取り込むタイミングを早め、入力２（フィードバック信号のｒ信号、θ信号）のタイミングに近づける方向に制御することができる。

第１の実施の形態によれば、ｒ信号の送信タイミングとθ信号の送信タイミングが２つのＶＣＯの出力位相によって独立に制御されるため、互いの安定性に影響を及ぼしにくい。その一方で、同一のフィードバック信号のタイミングを制御目標にするため、結果的に両者のタイミングを合わせることができる。

また、従来の遅延量を予め設定する方法に比べ、温度変化、経年変化による変化があっても遅延量を合わせることができる。

図５は、本発明の第２の実施の形態によるＲＦ送信部４０３の構成を示すブロック図である。

本実施の形態においては、θ信号の送信タイミングを基準にフィードバック信号のタイミングを調整し、そのフィードバック信号のタイミングを基準にｒ信号のタイミングを調整する。本実施の形態のＲＦ送信部４０３のタイミング調整回路以外の基本構成は、前述した第１の実施の形態（図２）と共通である。本実施の形態のうち、第１の実施の形態と共通する部分については、詳細な説明を省略する。

本実施の形態では、θ信号用ＤＡＣ５０３のクロック信号をマスタークロック源５１６から供給し、ｒ信号用ＤＡＣ５０２及びフィードバック信号用ＡＤＣ５０９のクロック信号を各々ＶＣＯ５１３、ＶＣＯ８０１から供給する。フィードバック信号は、ＡＤＣ５０９でサンプリングしデジタル化した後、サンプル・ホールド回路８０２で値を保持し、マスタークロックで動作するｒθ分離回路５１０が誤った値を取り込まないようにする。

その後、ｒθ分離回路５１０でｒ（振幅）成分とθ（位相）成分に分けられ、ｒ成分はｒ信号用ＤＬＬ回路５１１において送信信号のｒ成分と比較され、θ成分はフィードバック信号用ＤＬＬ回路８０３において送信信号のθ成分と比較される。

ＤＬＬ回路５１１及び８０３は、前述の回路構成によって、送信信号の位相とフィードバック信号の位相のどちらが進んでいるか（又は、遅れているか）を判定し、ｒ信号用ＤＡＣ５０２にクロック信号を供給するＶＣＯ５１３及びフィードバック信号用ＡＤＣ５０９にクロック信号を供給するＶＣＯ８０１の出力位相を、上記判定結果が収束する（送信信号とフィードバック信号とのタイミングが一致する）方向に制御する。また、θ信号用ＤＡＣ５０３のクロックは、出力周波数が固定されたマスタークロック源５１６から供給される。

なお、第１の実施の形態と同様に、ｒ信号の経路とθ信号の経路の遅延差が１クロック以上ある場合、その整数部分（図５の例では、Δｄｒ＞Δｄθと仮定し、Δｄｒ−Δｄθをクロック周期で除算したときの商に相当）はシフトレジスタ回路５１５で調整し、上記ＶＣＯ５１３及び８０１を制御してΔｄｒ−Δｄθの余剰部分を調整する。このため、ＶＣＯ５１３及び８０１の位相（周波数）の制御範囲を広げる必要がなく、ＶＣＯの出力信号特性（例えば、Ｃ／Ｎ）を向上させることができる。

ＤＬＬ回路５１１及び８０３の構成は、第１の実施の形態と同様である（図３参照）。ここで、ＤＬＬ回路５１１では、入力１が送信信号のｒ成分、入力２がフィードバック信号のｒ成分に相当し、ＶＣＯ制御信号出力はＶＣＯ５１３に接続される。ＤＬＬ回路８０３では、入力１が送信信号のθ成分、入力２がフィードバック信号のθ成分に相当し、ＶＣＯ制御信号出力はＶＣＯ８０１に接続される。

なお、本実施の形態は、θ信号用ＤＡＣ５０３のクロックをマスタークロック源５１６から供給し、ｒ信号用ＤＡＣ５０２のクロックをＶＣＯ５１３から供給する構成としたが、ｒ信号用ＤＡＣ５０２のクロックをマスタークロック源５１６から供給し、θ信号用ＤＡＣ５０３のクロックをＶＣＯ５１３から供給する構成としてもよい。しかし、一般にｒ成分の変動量よりθ成分の変動量の方が小さいことから、図５に示す構成の方がこの変形例より高い安定度を得ることができる。この場合、ＤＬＬ５１１には、送信信号から分離したθ信号と、フィードバック信号から分離したθ信号を入力し、ＤＬＬ８０３には、送信信号から分離したｒ信号と、フィードバック信号から分離したｒ信号を入力する。

本実施の形態によれば、変動量の小さいθ成分を基準としてフィードバック信号のタイミングを調整することで、フィードバック信号の復調精度が向上する。また、送信信号の一方（好ましくは変動量の小さいθ信号）にマスタークロックを供給するため、安定度が高くなる。

図６は、本発明の第３の実施の形態によるＲＦ送信部４０３の構成を示すブロック図である。

本実施の形態は、ＥＥＲ方式以外の送受信機において、Ｉ信号とＱ信号が異なる遅延量を持つ経路を通って変調される場合に、２つの信号パスの遅延差を調整する方法の一つであり、本発明がＥＥＲ方式以外の送信機にも適用することができることを示す。本実施の形態のＲＦ送信部４０３以外の部分の構成は、第１の実施の形態と共通である（図１参照）。本実施の形態のうち、第１の実施の形態と共通する部分については、詳細な説明を省略する。

ベースバンド部４０２から受け取ったＩ信号とＱ信号は、ＤＡＣ９０１及び９０２でアナログ信号に変換され、フィルタ９０３及び９０４を通して直交変調器９０５で直交変調されＩ信号とＱ信号とが合成され、及び周波数変換され、パワーアンプ９０６の信号入力端子に入力される。パワーアンプ９０６の出力の一部は、分配器（カップラー等、図示省略）によって、フィードバック回路９０７に分配される。フィードバック回路９０７では、周波数変換・減衰回路９０８で電力を弱められた後、ベースバンド帯域に周波数変換（ダウンコンバート）され、ＡＤＣ９０９でデジタル信号に変換される。このフィードバック信号は、再びＩＱ分離回路９１０で直交復調され、Ｉ成分は、Ｉ信号用ＤＬＬ回路９１１において送信信号のＩ成分と比較され、Ｑ成分は、Ｑ信号用ＤＬＬ回路９１２において送信信号のＱ成分と比較される。

ＤＬＬ回路９１１及び９１２は、前述の回路構成によって、送信信号とフィードバック信号のどちらが進んでいるか（又は遅れているか）を判定し、Ｉ信号用ＤＡＣ９０１にクロック信号を供給する発振器（ＶＣＯ）９１３及びＱ信号用ＤＡＣ９０２にクロック信号を供給するＶＣＯ９１４の出力位相を、上記判定結果が収束する（送信信号とフィードバック信号とのタイミングが一致する）方向に制御する。また、フィードバック信号用ＡＤＣ９０９のクロックは、出力周波数が固定された発振器（マスタークロック源）５１６から供給される。

また、ＤＡＣ９０１及び９０２の入力側には、それぞれの入力信号を保持するサンプル・ホールド（Ｓ／Ｈ）回路が設けられる。

ＤＬＬ回路９１１及び９１２の構成は、第１の実施の形態と同様である（図３参照）。ここで、ＤＬＬ回路９１１では、入力１が送信信号のＩ成分、入力２がフィードバック信号のＩ成分に相当し、ＶＣＯ制御信号出力はＶＣＯ９１３に接続される。ＤＬＬ回路９１２では、入力１が送信信号のＱ成分、入力２がフィードバック信号のＱ成分に相当し、ＶＣＯ制御信号出力はＶＣＯ９１４に接続される。

一般に、Ｉ成分とＱ成分との遅延差は、ＥＥＲ方式におけるｒ信号とθ信号の遅延差に比べると小さく、無線通信システムによっては問題にならない場合も多い。しかし、近年、ブロードバンド化に伴い、６４ＱＡＭ（Ｑｕａｄｒａｔｕｒｅ Ａｍｐｌｉｔｕｄｅ Ｍｏｄｕｌａｔｉｏｎ）を始めとする多値変調が多く用いられるようになると、ＩＱ変調方式においても一層線形性を高める必要が生じ、本実施の形態の重要性が増すと考えられる。

本発明は、携帯電話を始めとする無線通信システムの基地局又は端末の送受信機に利用することができ、出力信号の波形品質（線形性）向上に寄与する。信号の品質向上に伴い、効率の高いＥＥＲ方式又は飽和性の高いパワーアンプの採用が可能となるため、消費電力の低減に寄与する。

無線通信システムに使用される送受信機の一般的なシステム構成を示すブロック図である。 本発明の第１の実施の形態によるＲＦ送信部４０３の構成を示すブロック図である。 本発明において使用するＤＬＬ回路５１１及び５１２の構成を示すブロック図である。 ＤＬＬ回路の入力１及び入力２の信号電力の時間変化の例を示す波形図である。 本発明の第２の実施の形態によるＲＦ送信部４０３の構成を示すブロック図である。 本発明の第３の実施の形態によるＲＦ送信部４０３の構成を示すブロック図である。 ＥＥＲ方式においてｒ信号とθ信号の遅延差が送信信号品質を劣化させる原理を示す波形図である。 従来のＥＥＲ方式の送受信機の構成を示するブロック図である。 従来のプリディストーション方式の送信機の構成を示すブロック図である。

符号の説明

１０１ 振幅波形
１０２ 位相波形
１０３ 出力波形（合成後）
１０４ エラー信号
２０１ ｒ信号パス
２０２ θ信号パス
２０３、３０９、５１５、６０１、６０２ シフトレジスタ回路
２０４、２０５、３０６、５０２、５０３、６０６、９０１、９０２ デジタル／アナログ変換器（ＤＡＣ）
２０６、５１６ マスタークロック源
３０１、５０７、９０７ フィードバック回路
３０２、５０５、９０６ パワーアンプ（ＰＡ）
３０３ 送信信号パス
３０４ 歪補償係数演算部
３０５ プリディストーション部
３０７、５０６ 周波数変換・増幅回路
３０８ 遅延時間決定部
３１０ 可変遅延素子
４０１ インタフェース部
４０２ ベースバンド部
４０３ ＲＦ送信部
４０４ フロントエンド部
４０５ アンテナ
４０６ ＲＦ受信部
５０１、５１０ ｒθ分離回路
５０４ 電源電圧制御回路
５０８、９０８ 周波数変換・減衰回路
５０９、９０９ アナログ／デジタル変換器（ＡＤＣ）
５１１、５１２、８０３、９１１、９１２ ＤＬＬ回路
５１３、５１４、８０１、９１３、９１４ ＶＣＯ
５１７、５１８、８０２ サンプル・ホールド（Ｓ／Ｈ）回路
６０３、６０４ 相関器
６０５ 加減算器
６０７ ループフィルタ
７０１、７０２、７０３ 比較対象となるサンプル
９０３、９０４ フィルタ
９０５ 直交変調器
９１０ ＩＱ分離回路

Claims (12)

1. 入力されたデジタル信号を分離することによって取得された二つのデジタル信号又は分離されて入力された二つのデジタル信号を、各々アナログ信号に変換する二つのＤＡ変換回路と、
   前記二つのＤＡ変換回路で変換された二つの前記アナログ信号を合成する合成回路と、
   前記合成された信号の一部をフィードバック信号として取り出す分配回路と、
   前記フィードバック信号をデジタル信号に変換するＡＤ変換回路と、
   前記二つのＤＡ変換回路及び前記ＡＤ変換回路に動作クロック信号を供給する三つの発振回路と、
   前記ＡＤ変換回路で変換されたフィードバック信号を二つの信号に分離する第１分離回路と、
   前記入力されたデジタル信号を分離することによって取得された二つのデジタル信号の少なくとも一つ、又は、前記分離されて入力された二つのデジタル信号の少なくとも一つと、前記第１分離回路で分離されたフィードバック信号とを比較することによって、前記比較された信号のタイミング差を判定する比較回路と、を有し、
   前記三つの発振回路は、前記比較回路による比較結果に基づいて、前記タイミング差が少なくなるように、出力する前記クロック信号を制御することを特徴とする送信回路。
2. 入力されたデジタル信号を前記二つのデジタル信号に分離する第２分離回路を有し；
   前記二つのＤＡ変換回路は、第１ＤＡ変換回路と第２ＤＡ変換回路とによって構成され；
   前記比較回路は、前記第２分離回路で分離されたデジタル信号と、前記第１分離回路で分離されたフィードバック信号とを比較し、両信号のタイミング差を判定し；
   前記三つの発振回路は、
   前記第１ＤＡ変換回路、前記第２ＤＡ変換回路及び前記ＡＤ変換回路にクロック信号を供給し、
   前記第１ＤＡ変換回路、前記第２ＤＡ変換回路及び前記ＡＤ変換回路のいずれか一つに供給されるクロック信号を基準として、他の二つに供給されるクロック信号を、前記タイミング差が少なくなるように制御することを特徴とする請求項１に記載の送信回路。
3. 前記第２分離回路は、前記入力されたデジタル信号の振幅成分と位相成分とを前記二つのデジタル信号として分離し；
   前記第１ＤＡ変換回路は、前記振幅成分をアナログ信号に変換し；
   前記第２ＤＡ変換回路は、前記位相成分をアナログ信号に変換し；
   前記合成回路は、前記アナログ信号に変換された振幅成分と、前記アナログ信号に変換された位相成分とを合成する増幅回路によって構成され；
   前記第１分離回路は、前記フィードバック信号の振幅成分と位相成分とを前記二つの信号として分離し；
   前記比較回路は、
   前記第２分離回路で分離された入力信号の振幅成分と、前記第１分離回路で分離されたフィードバック信号の振幅成分とを比較し、両信号のタイミング差を判定する第１比較器と、
   前記第２分離回路で分離された入力信号の位相成分と、前記第１分離回路で分離されたフィードバック信号の位相成分とを比較し、両信号のタイミング差を判定する第２比較器と、によって構成され；
   前記三つの発振回路は、
   前記ＡＤ変換回路にクロック信号を供給する基準発振回路と、
   前記第１ＤＡ変換回路にクロック信号を供給する第１可変発振回路と、
   前記第２ＤＡ変換回路にクロック信号を供給する第２可変発振回路と、によって構成され、
   前記第１可変発振回路の出力は、前記第１比較器の比較結果に基づいて制御され、前記第２可変発振回路の出力は、前記第２比較器の比較結果に基づいて制御されることによって、前記増幅回路に入力される振幅成分と位相成分とのタイミングを整合させることを特徴とする請求項２に記載の送信回路。
4. 前記第２分離回路は、前記入力されたデジタル信号の振幅成分と位相成分とを前記二つのデジタル信号として分離し；
   前記第１ＤＡ変換回路は、前記振幅成分をアナログ信号に変換し；
   前記第２ＤＡ変換回路は、前記位相成分をアナログ信号に変換し；
   前記合成回路は、前記アナログ信号に変換された振幅成分と、前記アナログ信号に変換された位相成分とを合成する増幅回路によって構成され；
   前記第１分離回路は、前記フィードバック信号の振幅成分と位相成分とを前記二つの信号として分離し；
   前記比較回路は、
   前記第２分離回路で分離された入力信号の振幅成分と、前記第１分離回路で分離されたフィードバック信号の振幅成分とを比較し、両信号のタイミング差を判定する第１比較器と、
   前記第２分離回路で分離された入力信号の位相成分と、前記第１分離回路で分離されたフィードバック信号の位相成分とを比較し、両信号のタイミング差を判定する第２比較器と、によって構成され；
   前記三つの発振回路は、
   前記ＡＤ変換回路にクロック信号を供給する第２可変発振回路と、
   前記第１ＤＡ変換回路にクロック信号を供給する第１可変発振回路と、
   前記第２ＤＡ変換回路にクロック信号を供給する基準発振回路と、によって構成され、
   前記第１可変発振回路の出力は、前記第１比較器の比較結果に基づいて制御され、
   前記第２可変発振回路の出力は、前記第２比較器の比較結果に基づいて制御されることによって、前記増幅回路に入力される振幅成分と位相成分とのタイミングを整合させることを特徴とする請求項２に記載の送信回路。
5. 前記二つのＤＡ変換回路は、
   前記二つのデジタル信号の一つとして入力されたデジタル信号のＩ成分をアナログ信号に変換する第１ＤＡ変換回路と、
   前記二つのデジタル信号の別の一つとして入力されたデジタル信号のＱ成分をアナログ信号に変換する第２ＤＡ変換回路と、によって構成され；
   前記合成回路は、前記アナログ信号に変換されたＩ成分と、前記アナログ信号に変換されたＱ成分とを用いて直交変調をする変調回路によって構成され；
   前記第１分離回路は、前記フィードバック信号のＩ成分とＱ成分とを前記二つの信号として分離し；
   前記比較回路は、
   前記ＡＤ変換回路で変換されたフィードバック信号のＩ成分と、前記入力信号のＩ成分とを比較し、各信号のタイミング差を判定する第１比較器と、
   前記ＡＤ変換回路で変換されたフィードバック信号のＱ成分と、前記入力信号のＱ成分とを比較し、各信号のタイミング差を判定する第２比較器と、によって構成され；
   前記三つの発振回路は、
   前記ＡＤ変換回路にクロック信号を供給する基準発振回路と、
   前記第１ＤＡ変換回路にクロック信号を供給する第１可変発振回路と、
   前記第２ＤＡ変換回路にクロック信号を供給する第２可変発振回路とによって構成され；
   前記第１可変発振回路の出力は、前記第１比較器の比較結果に基づいて制御され、
   前記第２可変発振回路の出力は、前記第２比較器の比較結果に基づいて制御されることによって、前記変調回路に入力されるＩ成分とＱ成分とのタイミングを整合させることを特徴とする請求項１に記載の送信回路。
6. 前記第１可変発振回路又は第２可変発振回路からクロック信号が供給される前記ＤＡ変換回路及び／又は前記ＡＤ変換回路に入出力されるデジタル信号を保持するデータ保持回路を備えることを特徴とする請求項１から５のいずれか一つに記載の送信回路。
7. 請求項１から６のいずれか一つに記載の送信回路を備えることを特徴とする無線通信装置。
8. 入力されたデジタル信号を分離することによって取得された二つのデジタル信号又は分離されて入力された二つのデジタル信号を、各々アナログ信号に変換する第１ステップと、
   前記第１ステップで変換された前記アナログ信号を合成する第２ステップと、
   前記第２ステップで合成された信号の一部をフィードバック信号として取り出す第３ステップと、
   前記第３ステップで取り出されたフィードバック信号をデジタル信号に変換する第４ステップと、
   前記第４ステップでデジタル信号に変換されたフィードバック信号を二つの信号に分離する第５ステップと、
   前記入力されたデジタル信号を分離することによって取得された二つのデジタル信号の少なくとも一つ、又は、前記分離されて入力された二つのデジタル信号の少なくとも一つと、前記第５ステップで分離されたフィードバック信号とを比較することによって、前記比較された信号のタイミング差を判定する第６ステップと、
   前記第６ステップにおける比較結果に基づいて、前記タイミング差が少なくなるように、前記第１ステップにおける二つのデジタル信号のデジタル・アナログ変換、及び、前記第４ステップにおけるアナログ・デジタル変換の少なくとも一つのクロック信号を制御する第７ステップと、を有することを特徴とする送信回路のタイミング調整方法。
9. 入力されたデジタル信号を前記二つのデジタル信号に分離する第８ステップを有し、
   前記第６ステップは、前記第８ステップで分離されたデジタル信号と、前記第５ステップで分離されたフィードバック信号とを比較し、前記比較された信号のタイミング差を判定し、
   前記第７ステップは、前記第６ステップにおける比較結果に基づいて、前記タイミング差が少なくなるように、前記第１ステップにおける二つのデジタル信号のデジタル・アナログ変換及び前記第４ステップにおけるアナログ・デジタル変換のクロック信号のうちいずれか一つを基準として、他の二つを制御することを特徴とする請求項８に記載の送信回路のタイミング調整方法。
10. 前記第８ステップは、前記入力されたデジタル信号の振幅成分と位相成分とを前記二つのデジタル信号として分離し；
    前記第１ステップは、前記振幅成分をアナログ信号に変換すると共に、前記位相成分をアナログ信号に変換し；
    前記第２ステップは、前記アナログ信号に変換された振幅成分と、前記アナログ信号に変換された位相成分とを増幅回路にて合成し；
    前記第５ステップは、前記フィードバック信号の振幅成分と位相成分とを前記二つの信号として分離し；
    前記第６ステップは、
    前記第８ステップで分離された入力信号の振幅成分と、前記第５ステップで分離されたフィードバック信号の振幅成分とを比較し、両信号のタイミング差を判定すると共に、
    前記第８ステップで分離された入力信号の位相成分と、前記第５ステップで分離されたフィードバック信号の位相成分とを比較し、両信号のタイミング差を判定し；
    前記第７ステップは、
    前記第６ステップの振幅成分の比較結果に基づいて、前記第２ステップにおける前記振幅成分をアナログ信号に変換する際に用いられるクロック信号を制御し、
    前記第６ステップの位相成分の比較結果に基づいて、前記第２ステップにおける前記位相成分をアナログ信号に変換する際に用いられるクロック信号を制御することによって、前記増幅回路に入力される振幅成分と位相成分とのタイミングを整合させることを特徴とする請求項９に記載の送信回路のタイミング調整方法。
11. 前記第８ステップは、前記入力されたデジタル信号の振幅成分と位相成分とを前記二つのデジタル信号として分離し；
    前記第１ステップは、前記振幅成分をアナログ信号に変換すると共に、前記位相成分をアナログ信号に変換し；
    前記第２ステップは、前記アナログ信号に変換された振幅成分と、前記アナログ信号に変換された位相成分とを増幅回路にて合成し；
    前記第５ステップは、前記フィードバック信号の振幅成分と位相成分とを前記二つの信号として分離し；
    前記第６ステップは、
    前記第８ステップで分離された入力信号の振幅成分と、前記第５ステップで分離されたフィードバック信号の振幅成分とを比較し、両信号のタイミング差を判定すると共に、
    前記第８ステップで分離された入力信号の位相成分と、前記第５ステップで分離されたフィードバック信号の位相成分とを比較し、両信号のタイミング差を判定し；
    前記第７ステップは、
    前記第６ステップの振幅成分の比較結果に基づいて、前記第２ステップにおける前記振幅成分をアナログ信号に変換する際に用いられるクロック信号を制御し、
    前記第６ステップの位相成分の比較結果に基づいて、前記第４ステップにおけるフィードバック信号をデジタル信号に変換する際に用いられるクロック信号を制御することによって、前記増幅回路に入力される振幅成分と位相成分とのタイミングを整合させることを特徴とする請求項９に記載の送信回路のタイミング調整方法。
12. 前記第１ステップは、
    前記二つのデジタル信号の一つとして入力されたデジタル信号のＩ成分をアナログ信号に変換すると共に、前記二つのデジタル信号の別の一つとして入力されたデジタル信号のＱ成分をアナログ信号に変換し；
    前記第２ステップは、前記アナログ信号に変換されたＩ成分と、前記アナログ信号に変換されたＱ成分とを直交変調回路によって合成し；
    前記第５ステップは、前記フィードバック信号のＩ成分とＱ成分とを前記二つの信号として分離し；
    前記第６ステップは、
    前記第４ステップで変換されたフィードバック信号のＩ成分と、前記入力信号のＩ成分とを比較し、各信号のタイミング差を判定すると共に、
    前記第４ステップで変換されたフィードバック信号のＱ成分と、前記入力信号のＱ成分とを比較し、各信号のタイミング差を判定し；
    前記第７ステップは、
    前記第６ステップのＩ成分の比較結果に基づいて、前記第２ステップにおける前記Ｉ成分をアナログ信号に変換する際に用いられるクロック信号を制御し、
    前記第６ステップのＱ成分の比較結果に基づいて、前記第２ステップにおける前記Ｑ成分をアナログ信号に変換する際に用いられるクロック信号を制御することによって、前記変調回路に入力されるＩ成分とＱ成分とのタイミングを整合させることを特徴とする請求項８に記載の送信回路のタイミング調整方法。

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