JP4064770B2 - 歪補償増幅装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、バースト波の無線信号に対して歪補償を行うバーストエッジ検出回路及び歪補償増幅装置に係り、特にバースト波のエッジを検出してエッジレベルに対応して歪補償を行うことのできるバーストエッジ検出回路及び歪補償増幅装置に関する。
【0002】
【従来の技術】
近年、移動体通信システムの基地局装置で用いられる無線増幅装置には、消費電力の低減、無線送信回路の高効率化及び高度の線形性が要求されている。移動体通信システムで用いられる無線増幅装置では、複数の移動局間の通信を行うために多種類の周波数の信号を同時に増幅する必要があるが、この増幅を行うと相互変調歪が発生し、増幅された信号に混入される。
【0003】
このため移動体通信システムでは、無線増幅装置として、信号の増幅の際に発生する歪の補償を行う歪補償増幅装置が一般的に用いられている。歪補償増幅装置としては、増幅の際に発生する歪を相殺するための歪補償制御を送信信号に対して増幅前に行うアダプティブプリディストーション方式(以下、APD方式)と、増幅後の送信信号から歪成分を抽出し、抽出した歪成分と増幅後の送信信号における歪成分を相殺して送信信号の増幅結果を出力するフィードフォワード方式(以下、FF方式)とが知られている。
【0004】
まず、APD方式の歪補償増幅装置について、図12を用いて説明する。図12は、従来のAPD方式の歪補償増幅装置の構成ブロック図である。図12のAPD方式の歪補償増幅装置は、送信対象のデータを直接入力するベースバンド入力方式となっている。
図12において、送信対象であるデジタルの入力信号は、同相成分(図ではI)と直交成分(図ではQ)とに分かれて、それぞれ遅延部61、62に入力される。遅延部61及び62に入力された入力信号の各成分は、一定時間遅延された後、それぞれD/A変換器(図ではD/A)63、64に出力され、アナログの信号に変換される。遅延部61及び62は、D/A変換器63への出力タイミングへの同期を図る目的で設けられている。
【0005】
アナログ変換された入力信号の各成分は、直交変調部65に入力される。直交変調部65は、入力信号の両成分を用いて直交変調を行い、変調結果を結合部66に出力する。
図12の歪補償増幅装置では、遅延部61及び62、D/A変換器63及び64、直交変調部65の組はキャリアの周波数毎にn組(n>1)設けられており、各組において上記動作が行われることで、異なるキャリア周波数による入力信号の直交変調が行われる。
【0006】
結合部66は、各組における直交変調部65−1〜65−nから出力された変調結果を合成し、送信信号として歪補償部67及びログアンプ(図ではLOGAMP)69に出力する。
【0007】
ログアンプ69は、結合部66から出力された送信信号のレベルを対数変換し、変換結果をレベルの特性値として、A/D変換器(図ではA/D)70に出力する。A/D変換器70はレベルの特性値をデジタル変換し、制御部71に出力する。
【0008】
制御部71は、入力されたレベルの特性値に基づいて、歪補償制御及びバイアス制御を行う。制御部71には、レベルの特性値と、歪補償制御及びバイアス制御のパラメータとが対応付けられて記憶されたテーブルが内蔵されており、入力されたレベルの特性値に基づいて、内蔵されているテーブルを参照して対応するパラメータを読み出し、パラメータに基づいた制御信号をA/D変換器72でデジタル変換し、歪補償部67又は増幅器(図ではAMP)68に出力する。制御部71は、歪補償部67に対しては位相制御及び振幅制御、増幅器68に対しては、バイアス制御に関しての制御信号を出力する。
【0009】
歪補償部67は、A/D変換器72から制御信号が出力されると、当該制御信号に基づいて、結合部66から出力された送信信号の歪補償を行う。歪補償部67には、位相可変器及び減衰器とが内蔵されており、当該制御信号に基づいて、送信信号に対し位相制御及び振幅制御を行って、歪補償を行う。歪補償が行われることで、送信信号には、増幅器68での増幅の際に発生する歪成分の逆特性が与えられる。歪補償部67は、歪補償の行われた送信信号を増幅器68に出力する。
【0010】
増幅器68は、当該送信信号の増幅を行うが、増幅の際に発生する歪成分は、送信信号に含まれる歪成分の逆特性と相殺されるため、増幅器68からは、送信信号の本来の周波数である基本波の増幅結果が出力される。
また、増幅器68は、A/D変換器72から出力されるバイアス制御の制御信号に基づいて、不要なバイアス電流及び雑音を制限する処理を行う。
【0011】
図12の歪補償増幅装置は、増幅前の送信信号のレベルに基づいて、増幅前の入力信号の位相及び振幅を調整することで、歪補償を行っている。上述した動作によって図12の歪補償増幅装置は、入力信号に歪の逆特性を予め与えることで増幅の際に発生する歪成分を相殺させ、送信信号の基本波のみを所望の増幅度で増幅し、出力する。
【0012】
次に、FF方式の歪補償増幅装置について、図13を用いて説明する。図13は、従来のFF方式の歪補償増幅装置の構成ブロック図である。また図13では、歪補償増幅器を構成する各素子におけるスペクトラム波形を合わせて示している。
【0013】
図13の歪補償増幅装置は機能上、入力信号を分岐して一方の入力信号を増幅し、増幅入力信号と他方の入力信号とを逆位相で合成させて歪成分を出力する歪検出ループと、歪成分と増幅入力信号とを合成して歪成分を除去した結果を出力する歪補償ループとに大別できる。図13において、分配器81から方向性結合器85までが歪検出ループ、方向性結合器85から方向性結合器89までが歪補償ループに相当する。
【0014】
直交変調済みのマルチキャリアの入力信号は、分配器81に入力されると、歪検出ループにおいて、それぞれ主増幅器(図では主AMP)83のルートと、遅延器84のルートとに分配される。
主増幅器83のルートでは、入力信号はまず、ベクトル調整器82によって位相及び振幅の調整が行われ、さらに主増幅器83によって増幅され、方向性結合器84に出力される。主増幅器83における増幅によって、入力信号は本来の周波数である基本波成分の他に、基本波成分の近傍に周波数をもつ歪成分が生成される。
また、ベクトル調整器82は、後述する制御部93から出力される制御信号に基づいて、入力信号の位相及び振幅の調整を行う。
【0015】
一方、遅延器84のルートに入力された入力信号は、遅延器84において遅延された後、方向性結合器47に入力される。
歪検出ループでは、後述する歪成分の検出のために、主増幅器83のルートと遅延器84のルートにおける入力信号の位相及び振幅を合わせておく必要がある。このため歪検出ループでは、遅延器84が設けられている。
【0016】
方向性結合器85では入力された両ルートの入力信号に基づいて二つの出力がなされる。一方の出力は主増幅器83で増幅された入力信号がそのまま遅延器86に出力され、他方の出力は主増幅器83で増幅された入力信号と、遅延器84で遅延された入力信号とが逆位相で合成され、結果として歪成分が補助増幅器(図では補助AMP)88に出力される。
【0017】
方向性結合器85から出力された、増幅された入力信号は、遅延器86で遅延され、方向性結合器89に入力される。また歪成分はベクトル調整器87によって位相及び振幅の調整が行われた後、補助増幅器88で遅延器86における入力信号と同レベルに増幅され、方向性結合器51に入力される。歪補償ループにおいても、歪補償のために両ルートにおける入力信号の位相を合わせておく必要があり、このため遅延器86が設けられている。
また、ベクトル調整器87は、後述する制御部93から出力される制御信号に基づいて、歪成分の位相及び振幅の調整を行う。
【0018】
方向性結合器89では、増幅された入力信号と増幅された歪成分とが逆位相で合成されることで入力信号中の歪成分が相殺され、結果として増幅された基本波成分、すなわち送信信号を出力する。尚、方向性結合器89の他方の出力端子には、終端器(図示せず)が設置されており、ここからの出力は行われない。
【0019】
また、方向性結合器89から出力された送信信号は、結合器90を経由してログアンプ(図ではLOGAMP)91にも出力される。ログアンプ91は、図12の歪補償増幅装置と同様、送信信号のレベルを対数変換し、変換結果をレベルの特性値として、A/D変換器(図ではA/D)92に出力する。A/D変換器92はレベルの特性値をデジタル変換し、制御部93に出力する。
【0020】
制御部93は、入力されたレベルの特性値に基づいて、歪補償制御を行う。制御部93には、レベルの特性値と、歪制御のパラメータとが対応付けられて記憶されたテーブルが内蔵されており、入力されたレベルの特性値に基づいて、内蔵されているテーブルを参照して対応するパラメータを読み出し、ベクトル調整器82及び87に対し、パラメータに基づいた制御信号を出力する。すなわち制御部93は、位相制御及び振幅制御に関する制御信号をD/A変換器94及び95でデジタル変換し、ベクトル調整器82及び87に出力する。
ベクトル調整器82は、D/A変換器94から出力される制御信号に基づいて、送信信号又は歪成分の位相及び振幅の調整を行う。
ベクトル調整器87は、D/A変換器95から出力される制御信号に基づいて、送信信号又は歪成分の位相及び振幅の調整を行う。
【0021】
図13の歪補償増幅装置は、送信信号中に歪成分が残っている場合、方向性結合器89において歪成分が相殺されるよう、増幅された送信信号のレベルに基づき入力信号の位相及び振幅を調整することで、歪補償を行っている。上述した動作によって図13の歪補償増幅装置は、増幅された入力信号中の歪成分を除去し、基本波に対して所望の増幅度で増幅された送信信号を出力する。
【0022】
携帯電話によるデータ通信では、様々な利用者ニーズへの対応すべく、モバイル環境下での高速インターネット環境の実現等が期待されている。しかしながら通信の高速化を実現するにあたっては、増大する消費電力をいかに低減させるかが問題となる。
このため無線増幅装置では従来から、電力制御により消費電力を下げる方式が採用されており、最近では無線信号としてバースト波を用いて消費電力を下げる方式が取り上げられている。バースト波による無線通信では、通信データの未送信時には無線信号のレベルが抑えられ、送信時にはレベルが急激に変化することによって、通信時における消費電力を低減することができる。
【0023】
バースト波を用いた無線通信の代表的な方式として、HDR(High Data Rate)では、基地局からの距離が常に変動する端末に対し、下り回線の電力制御は行われず、送信電力を一定にして、代わりにデータスピードの制御が行われる。
すなわちHDRは、基地局装置からの下り信号に直接拡散方式のCDMA(Code Division Multiple Access)を採用せず、TDMA(Time Division Multiple Access)を採用している。HDRを採用している基地局装置は、受信状態のよい移動局に対し優先的にデータ通信速度を高速化するようにシンボルレートを設定し、当該レートのタイムスロットを各端末に割り当て、信号にはバースト波を採用している。HDRの下り信号では、パケット長は1024〜4096bit、送信時間は1パケット当たり1.67〜26.67ms間で可変な仕様としている。
また、バースト波は、HDRだけではなく、他のデータ通信にも用いられている。
【0024】
しかしながら、先述した従来のAPD方式及びFF方式の歪補償増幅装置は、制御部において入力信号のレベルをサンプルタイミングにしたがって定期的に読み込んで、レベルに応じた歪補償制御を行うため、バースト波の急峻なレベルの変化に追従できず、一時的に特性劣化に至ることがあった。
【0025】
従来の歪補償増幅装置におけるサンプルタイミングと、バースト波との関係について、図14を用いて説明する。図14は、バースト波のエッジトリガタイミングを表した説明図である。図14では、バースト波の波形の種類別にそれぞれ図14(i)(ii)(iii)とに分けて説明している。
また、図14の各図において、バースト波内に示されている上向きの矢印は、バースト波の立ち上がりを表し、下向きの矢印は、バースト波の立ち下がりを表している。また、バースト波の下に示されている複数の特定間隔の矢印は、従来の歪補償増幅装置におけるレベル読み込みのサンプルタイミングを表している。また、図14の各図において、時間は左から右へ進行している。
【0026】
図14(i)では、最も左に示されている最先のサンプルタイミングと、次のサンプルタイミングの間に最初のバースト波が立ち上がっている。従来の歪補償増幅装置では、サンプルタイミングにおける入力信号のレベルを読み込んでおり、サンプルタイミング以外のタイミングでは、レベルの読み込みは行われない。
このため、従来の歪補償増幅装置では、バースト波の立ち上がりが発生するエッジトリガタイミングにおける入力信号のレベルを読み込むことができず、次のサンプルタイミングが来るまでレベルを読み込むことができない。立ち下がりの場合も同様の理由で、次のサンプルタイミングが来るまで、レベルを読み込むことができない。
【0027】
したがって、従来の歪補償増幅装置は、エッジトリガタイミングに同期して入力信号のレベルを読み込むことができないため、バースト波の立ち上がり及び立ち下がりのレベル(以下、エッジレベル)に対応して歪補償を行うことができず、歪の含まれたまま無線送信が行われる場合があり、送信信号の品質が劣化し、漏洩電力の規格を満足できない。
【0028】
特に、図14(ii)に示すように、バースト波の発生時間がサンプルタイミングより短い場合や、図14(iii)に示すように、バースト波のレベルが段階別に変化する場合には、バースト波のエッジレベルに対応した歪補償を行うことはより困難となり、送信信号の劣化はより顕著となる。
HDR等ではバースト波のレベルは、基地局と端末との距離が近い場合には低くなり、逆に距離が遠い場合には高くなる傾向がある。移動通信システムではバースト波のレベルは頻繁に変化するため、バースト波のレベルに対応して歪補償を行う歪補償増幅装置が切望されている。
【0029】
また、バースト波に対応して歪補償を行う従来技術としては、平成6年8月19日公開の特開平6−232665号「送信出力制御方式」(出願人:株式会社日立製作所、発明者:下釜精弘)が提案されている。
当該発明では、電力増幅器で増幅された高周波信号に対して、出力電力が一定となるよう減衰制御を行ってから検波し、当該検波結果である包絡線信号と、ベースバンド帯域における基準包絡線信号の差電圧を検出し、電力増幅器の前段に設けられた可変利得増幅器に当該差電圧を印加し、当該可変利得増幅器から出力される高周波信号のレベルを調整している。これにより、バースト波のエッジ部分が緩やかな基準包絡線信号と比較して差電圧を検出し、当該差電圧に基づいて高周波信号の電圧を制御できるため、バースト波に対応して歪補償を行うことができる。
【0030】
【発明が解決しようとする課題】
しかしながら、上記従来の歪補償増幅装置では、上述したように、多様な形態のバースト波について、エッジレベルに対応した歪補償を行うことができず、歪の含まれたまま無線送信が行われる場合があり、送信信号の品質が劣化するという問題点があった。
【0031】
また、特開平6−232665号の発明は、バースト波における振幅歪みに対応して歪補償を行うものであり、位相歪みに対しては歪補償を行うものでないため、バースト波についてエッジレベルに対応して正確な歪補償ができないという問題点があった。また基準包絡線信号を生成するための手段が必要となるため、回路構成が複雑となるという種々の問題点がある。
【0032】
本発明は上記実情に鑑みて為されたもので、多様な形態のバースト波について、エッジレベルに対応して正確に歪補償を行うことができ、且つ回路構成を簡易にできるバーストエッジ検出回路及び歪補償増幅装置を提供することを目的とする。
【0033】
【課題を解決するための手段】
上記従来例の問題点を解決するための本発明は、バースト波の入力信号を増幅する増幅器と、入力信号を増幅する際に発生する歪を相殺するための歪補償を当該入力信号の増幅前に行う歪補償部と、歪補償部における移相量及び減衰量を制御する制御部とを備えたアダプティブプリディストーション方式の歪補償増幅装置であって、各々異なる基準電圧が供給される複数の比較器を有し、各比較器が、バースト波の入力信号のレベルと各基準電圧とを比較し、入力信号のレベルが基準電圧以上であるとバースト波が立ち上がった状態を示すエッジ検出信号を各々出力し、バースト波が立ち上がった状態で、入力信号のレベルが基準電圧未満になるとバースト波が立ち下がった状態を示すエッジ検出信号を各々出力するバーストエッジ検出部を備え、制御部が、各エッジ検出信号に基づいてバースト波の立ち上がりを認知すると、立ち上がりの際のバースト波のレベルを検出して、レベルに応じて入力信号に対する移相量及び減衰量を特定し、歪補償部が、移相量及び減衰量に基づいて入力信号の位相調整及び振幅調整を行って入力信号の歪補償を行うと共に、制御部が、各エッジ検出信号に基づいてバースト波の立ち下がりを認知すると、立ち下がりの際のバースト波のレベルを検出して、当該レベルが設定されている規定値以下であれば増幅器のバイアス制御を行う歪補償増幅装置であり、多様な形態のバースト波について、エッジレベルに対応して正確に歪補償を行うことができ、且つ回路構成を簡易にできる。
【0035】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら説明する。
本発明の実施の形態に係る歪補償増幅装置は、バースト波のエッジを検出するための基準値を複数備え、バースト波を含む入力信号のレベルがエッジの基準電圧以上又は基準電圧以下になったか否かをリアルタイムで検出するバーストエッジ検出部を設け、バーストエッジ検出部における検出結果に応じて、入力信号のレベルに対応した移相及び減衰の制御による歪補償を行うものであり、これにより多様な形態のバースト波について、エッジレベルに対応して正確に歪補償を行うことができ、且つ回路構成を簡易にすることができる。
尚、請求項におけるバーストエッジ検出回路は図のバーストエッジ検出部に相当する。
【0036】
本発明の第1の実施の形態の歪補償増幅装置(以下、第1の装置)の構成について、図1及び図2を用いて説明する。図1は、第1の装置の構成ブロック図である。第1の装置は、APD方式の歪補償増幅装置であり、送信対象のデータを直接入力するベースバンド入力方式となっている。
第1の装置は、遅延部11及び12と、D/A変換器(図ではD/A)13及び14と、直交変調部15と、結合部16と、歪補償部17と、増幅器(図ではAMP)18と、ログアンプ(図ではLOGAMP)19と、バーストエッジ検出部20と、A/D変換器(図ではA/D)21と、制御部22と、D/A変換器(図ではD/A)23とから構成される。
また、第1の装置において、遅延部11及び12、D/A変換器13及び14、直交変調部15の組は、キャリアの周波数毎にn組(n>1)設けられている。
【0037】
次に、第1の装置の各部の構成について説明する。
遅延部11は、送信対象であるデジタルの入力信号の同相成分(図ではI)を一定時間遅延させて、D/A変換器13へ出力する。また、遅延部12は、送信対象であるデジタルの入力信号の直交成分(図ではQ)を一定時間遅延させて、D/A変換器14へ出力する。
遅延部11及び12は、対応するD/A変換器13及び14への出力タイミングの同期を図る目的で設けられている。
【0038】
D/A変換器13は、遅延部11から出力された入力信号をアナログ変換し、アナログの入力信号を直交変調部15に出力する。D/A変換器14は、遅延部12から出力された入力信号をアナログ変換し、アナログの入力信号を直交変調部15に出力する。
直交変調部15は、D/A変換器13及び14から出力されたアナログの入力信号の各成分を用いて直交変調を行い、変調結果を結合部16に出力する。直交変調部15は、各組において異なるキャリア周波数を用いて、直交変調を行い、結合部16へ出力する。
【0039】
結合器16は、直交変調部15-1〜15-nから出力される直交変調結果を合成し、送信信号として歪補償部17及びログアンプ19へ出力する。
歪補償部17は、後述する制御部22から出力される制御信号に基づいて、入力される送信信号に対して歪補償を行って、増幅器18に出力する。歪補償部17は、可変移相器及び可変減衰器(いずれも図示せず)を内蔵しており、制御部22からの制御信号に基づいて送信信号の位相及び振幅を調整することで、歪補償を行う。
【0040】
増幅器18は、送信信号の電力増幅を行い、増幅された送信信号を出力する。また増幅器18は、制御部22から出力される制御信号に基づいてバイアス制御を行い、不要な電流及び雑音の出力を制限する。
ログアンプ19は、結合部16から出力された送信信号のレベルを対数変換し、変換結果をレベルの特性値として、バーストエッジ検出部20及びA/D変換器21に出力する。
【0041】
バーストエッジ検出部20は、本発明の特徴部分であり、ログアンプ19から出力されたレベルの特性値に基づいてバースト波の立ち上がり及び立ち下がり(エッジ)を検出し、検出結果に基づいたエッジ検出信号を制御部22に出力する。バーストエッジ検出部20の詳細な構成については、後述する。
【0042】
A/D変換器21はレベルの特性値をデジタル変換し、変換結果を制御部22に出力する。
制御部22は、バーストエッジ検出部20から出力されるエッジ検出信号と、A/D変換器21から出力されるレベルの特性値とに基づいて、歪補償部17に行わせる歪補償の制御量を特定し、当該制御量の情報を含んだ制御信号をD/A変換器23に出力する。
また、制御部22は、エッジ検出信号と、レベルの特定値に基づいて、増幅器18のバイアス制御量を特定し、当該制御量の情報を含んだ制御信号をD/A変換器23に出力する。
また、制御部22は、サンプルタイミング毎にレベルの特性値に基づいて、歪補償部17に行わせる歪補償の制御量を特定し、当該制御量の情報を含んだ制御信号をD/A変換器23に出力する。
制御部22の詳細な構成については、後述する。
【0043】
D/A変換器23は、制御部22から出力された歪補償の制御信号をアナログ変換し、歪補償部17に出力する。また、D/A変換器23は、制御部22から出力されたバイアス制御の制御信号をアナログ変換し、増幅部18に出力する。
【0044】
次に、第1の装置の動作について、図1を用いて説明する。
図1において、送信しようとするデジタルの入力信号は、同相成分と直交成分とに分かれて、それぞれ遅延部11及び12に入力される。第1の装置では、遅延部11及び12、D/A変換器13及び14、直交変調器15の組がキャリア周波数毎に設けられている。
【0045】
遅延部11-1及び12-1に入力された、入力信号の各成分は、一定時間遅延され、それぞれD/A変換器13-1及び13-2に出力される。D/A変換器13-1及び13-2において、入力信号の各成分はデジタル変換され、直交変調部15-1に出力される。
直交変調部15-1は、入力信号の両成分を用いて、規定のキャリア周波数による直交変調を行い、変調結果を結合部16に出力する。上記一連の動作によって、入力信号は特定のキャリア周波数によって直交変調される。
他の遅延部11-2〜11-n、12-2〜12-nに入力された入力信号も、同様の動作によって、直交変調部15-2〜15-nでそれぞれ異なるキャリア周波数に変調されて結合部16に出力される。
【0046】
直交変調部15-1〜15-nで直交変調された入力信号は、結合部16において合成され、合成結果は送信信号として、歪補償部17及びログアンプ19に出力される。以下、第1の装置において、歪補償部17から増幅器18までの一連の経路を「本線系」と、ログアンプ19から制御部22までの一連の経路を「制御系」と称する。
【0047】
制御系に出力された送信信号は、まずログアンプ19に入力されると、レベルの対数変換処理が行われる。対数変換結果はレベルの特性値として、バーストエッジ検出部20及びA/D変換器21に出力される。
バーストエッジ検出部20は、レベルの特性値に基づいて、バースト波のエッジを検出し、検出結果に基づいてエッジ検出信号を生成し、制御部22に出力する。バーストエッジ検出部20の詳細な動作については、後述する。
【0048】
A/D変換器21に出力されたレベルの特性値は、デジタル変換された後、制御部22に出力される。
制御部22は、バーストエッジ検出部20から出力されたエッジ検出信号と、A/D変換器21から出力されたレベルの特性値に基づいて、歪補償部17に行わせる歪補償の制御量を特定し、当該制御量の情報を含んだ制御信号をD/A変換器23に出力する。
制御部22は、歪補償の制御量の特定として具体的に、歪補償部17で行わせる位相制御における移相量と、振幅制御における減衰量とを特定し、特定された移相量及び減衰量の情報が含まれた制御信号をD/A変換器23に出力する。D/A変換器23に出力された制御信号は、アナログ変換されて歪補償部17に出力される。
【0049】
また、制御部22は、エッジ検出信号と、レベルの特定値に基づいて、増幅器18のバイアス制御を特定し、当該制御の情報を含んだ制御信号を増幅器18に出力する。制御部22は、バイアス制御の特定として具体的に、増幅器18におけるバイアス電流の値を特定し、特定された情報が含まれた制御信号をD/A変換器23に出力する。D/A変換器23に出力された制御信号は、アナログ変換されて増幅部18に出力される。
増幅器18のバイアス制御は、送信信号にバースト波の出力がない場合に、増幅器18から余分な出力を行わせないためのものである。また、第1の装置において、D/A変換器23は、複数の入力ポートと出力ポートを有し、データの入力先と出力先とが対応づけられている構成とすることが望ましい。
【0050】
本線系において、歪補償部17は、結合部16から出力された送信信号の歪補償を行い、歪補償の行われた送信信号を増幅器18に出力する。
歪補償部17では、制御部22から出力される制御信号に基づいて、可変移相器による移相調整及び可変減衰器による振幅調整が行われることにより、歪補償が行われる。歪補償が行われることで、送信信号には、増幅器18での増幅の際に発生する歪成分の逆特性が与えられる。
【0051】
増幅器18は、歪補償の行われた送信信号を増幅して出力する。既述したように、歪補償の行われた送信信号には、増幅器18での増幅の際に発生する歪成分の逆特性が与えられているため、増幅の際に発生する歪成分は、送信信号に含まれる歪成分の逆特性と相殺され、増幅器68からは、送信信号の本来の周波数である基本波の増幅結果が出力される。
また、増幅器18は、制御部22から出力されるバイアス制御の制御信号に基づいて、不要な電流及び雑音の出力を制限する処理を行う。
【0052】
次に、第1の装置における制御系の詳細な構成及び動作について、図2を用いて説明する。図2は、第1の装置における制御系の構成ブロック図である。尚、図1と同一の構成を有するものについては、同一の符号を付して説明する。
図2において、バーストエッジ検出部20は、比較器201と、抵抗202及び203とから構成されている。バーストエッジ検出部20には、検出対象とするバースト波のエッジの基準電圧であるエッジ基準電圧毎に、比較器201と、抵抗202及び203の組が設けられている。図2において、比較器201と、抵抗202及び203は、全部でn組(n>=1)設けられている。
バーストエッジ検出部20において、各比較器201の非反転入力端子(+)には、ログアンプ19からレベルの特性値が入力される。また、各抵抗202は、一端が電源Vtに接続され、他端が対応する比較器201の反転入力端子(−)に接続されている。また、各抵抗203は、対応する抵抗202に並列に接続され、接地されている。
【0053】
また、制御部22は、CPU(Central Processing Unit)221と、メモリ222とから構成されている。図2において、ログアンプ19、A/D変換器20及びD/A変換器23は、図1と同一の構成であるため、説明は省略する。
【0054】
バーストエッジ検出部20において、比較器201は、ログアンプ19から出力されるレベルの特性値と、抵抗202から出力されるレベル基準電圧とを比較して、比較結果に基づいて、出力信号の電圧を特定し、出力信号をエッジ検出信号として制御部22に出力する。比較器201において、レベルの特性値は非反転入力端子に、基準電圧は反転入力端子にそれぞれ入力される。
比較器201から出力されるエッジ検出信号は、二種類の規定の電圧値をとるものであり、比較器201は特性値とレベル基準電圧値の大小関係によって、いずれかの電圧値に変更してエッジ検出信号を出力する。
【0055】
抵抗202及び203は、分圧器を構成するものであり、抵抗202の一端は基準電圧Vtを供給する電源に接続され、また他端は対応する比較器201の反転入力端子に接続されている。また抵抗203は、一端が接地され、他端が抵抗202に並列に接続されている。
抵抗202-1及び203-1、202-2及び203-2、…202-n及び203-nはそれぞれ、基準電圧Vtから異なるエッジ基準電圧V1、V2、…Vnを分圧して、比較器201に供給するよう設定されている。つまり、各抵抗202及び203は、バースト波における立ち上がり又は立ち下がりを検出するためのエッジ基準電圧をそれぞれ異なる値となるよう設定し、比較器201に供給することで、多様な形態のバースト波のエッジの検出を可能としている。
エッジ基準電圧は、具体的には、抵抗202又は203の抵抗値を変える等の方法によって設定できる。
【0056】
制御部22において、CPU221は、A/D変換器21から出力されるレベルの特性値をデータポート(図ではDATA)で受ける。CPU221は、サンプルタイミングで当該特性値を検出して、メモリ222から当該特性値に対応した移相量及び減衰量を検索して読み出し、これらの情報を含んだ制御信号をD/A変換器23を介して歪補償部17へ出力する。
【0057】
また、CPU221は、バーストエッジ検出部20から出力されるエッジ検出信号を割り込みポート(図ではINT1〜INTn)で受ける。割り込みポートの数は、バーストエッジ検出部20の比較器201の数に対応している。
CPU221は、割り込みポートに入力されるエッジ検出信号の電圧が変化したとき、電圧の変化を検知して割り込み処理を行う。割り込み処理ではCPU221は、変化の際のレベルの特性値を検出し、当該特性値がバースト波の基準の電圧値を超えていれば、メモリ222から当該特性値に対応した移相量及び減衰量を検索して読み出し、これらの情報を含んだ制御信号をD/A変換器23を介して歪補償器17へ出力する。
また、制御部22は、特性値を検出し、当該特性値がバースト波の基準の電圧値以下であれば、メモリ222から当該特性値に対応したバイアス電流値を検索して読み出し、当該情報を含んだ制御信号をD/A変換器23を介して増幅器18に出力する。
割り込み処理の詳細については、後述する。
【0058】
メモリ222には、歪補償部17において行われる位相調整の移相量、振幅調整の減衰量及び増幅器18において行われるバイアス電流値とが、レベルの特性値と関連づけられたテーブル形式で格納されている。CPU221はメモリ222へのアクセスによって、検知された特性値に基づいて、対応する移相量、減衰量及びバイアス電流値を検索し、読み出すことができる。
【0059】
第1の装置における制御系の歪補償制御の動作について、図2〜図5を用いて説明する。図3は、バースト波とエッジ基準電圧との関係を示した説明図であり、図4は、エッジ基準電圧が複数ある場合の第1の装置における歪補償のタイミングを示した説明図であり、図5は、制御部22におけるサンプルタイミングでのレベル検出による歪補償のフローチャートであり、図6は、制御部22におけるエッジトリガタイミングでのレベル検出による歪補償のフローチャートである。
【0060】
まず、サンプルタイミングでのレベル検出による歪補償の動作について説明する。
図2において、ログアンプ19からA/D変換器21を介して出力されるレベルの特性値は、制御部22におけるCPU221のデータポートに常時入力される。図5のフローチャートに示すように、CPU22は、サンプルタイミング毎に特性値を検出し(S1)、検出結果に基づいて、メモリ222から対応する移相量、減衰量を検索して読み込み、読み込んだ情報を含んだ制御信号を歪補償部17に出力して、歪補償制御を行う(S2)。
【0061】
次に、エッジトリガタイミングでのレベル検出による歪補償の動作について説明する。
図2において、ログアンプ19から出力されるレベルの特性値は、バーストエッジ検出部20における比較器201-1〜201-nの非反転入力端子に入力される。比較器201-1〜201-nの反転入力端子には、基準電圧Vtから分圧されたエッジ基準電圧V1、V2…Vnが、対応する抵抗202-1〜202-nから供給される。エッジ基準電圧は、バースト波のエッジを検出するためのものであり、抵抗202-1〜202-nからはそれぞれ異なるエッジ基準電圧が供給される。
【0062】
比較器201-1〜201-nでは、特性値とエッジ基準電圧との比較を行い、比較結果に基づいて出力信号の電圧を特定し、エッジ検出信号として制御部22に出力する。
比較器201-1〜201-nは、比較結果に基づいて、エッジ検出信号の電圧を、二種類の規定の電圧値のうちいずれかに設定する。例えば比較器201-1〜201-nは、特性値がエッジ基準電圧よりも大きい場合には、出力電圧として+Vを、逆の場合には出力電圧として−Vを設定し、設定された出力電圧でエッジ検出信号を出力する。
【0063】
既述したように、各比較器には異なるエッジ基準電圧が供給されるため、比較器201-1〜201-nから出力されるエッジ検出信号の電圧値(+V又は−V)の組み合わせによって、現在のバースト波の状態を表すことができる。また、いずれかの比較器201-1〜201-nにおけるエッジ検出信号の電圧値が変化することで、バースト波が立ち上がったか又は立ち下がったことを表すことができる。
【0064】
比較器201-1〜201-nから出力されるエッジ検出信号は、制御部22において、CPU221の対応する割り込みポートに入力される。CPU221は、割り込みポートに入力されるエッジ検出信号の電圧の状態を監視することができる。
CPU221は通常は、サンプルタイミング毎に特性値を検出して、当該特性値に対応した歪補償制御を行うが、いずれかの割り込みポートに入力されるエッジ検出信号の電圧値が変化した場合、CPU221はバースト波の立ち上がり又は立ち下がりが発生したと認知して、割り込み処理を開始する。
【0065】
割り込み処理におけるCPU221の動作について、図6のフローチャートを用いて説明する。割り込み処理を開始すると、CPU221はまず、全ての割り込みポートによる割り込み処理を禁止する(S11)。すなわち、処理S11では、割り込み処理が開始された後に、他の割り込みポートにおいて電圧の変化が発生した場合においても、CPU221は、割り込み処理が終了するまでは他の割り込み処理を行わない。
【0066】
次に、CPU221は、データポートに入力される特性値のうち、割り込み処理開始時点の特性値、すなわちバーストレベルを検出する(S12)。CPU221は通常、サンプルタイミング毎に特性値の検出を行うが、割り込み処理においては、割り込みが発生した時点で強制的に特性値の検出を行う。
【0067】
処理S12におけるバーストレベルの検出結果が規定値以上である場合(S13のYesの場合)、CPU221は、検出結果に基づいて、メモリ222に格納されているテーブルから、対応する移相量及び減衰量を検索して読み出し、これらの情報を含んだ制御信号をD/A変換器23を介して歪補償部17へ出力することで、歪補償制御を行う(S14)。
【0068】
処理S13において、特性値が規定値未満である場合(S13のNoの場合)、CPU221は、検出結果に基づいて、メモリ222に格納されているテーブルから、対応するバイアス電流値を検索して読み出し、当該情報を含んだ制御信号をD/A変換器23を介して増幅器18へ出力することで、増幅器18の出力を制限するようバイアス制御を行う。CPU221は、バースト波と認識する最低電圧値を規定値に設定しており、当該規定値より大であればバースト波が入力されたので歪補償制御を行い、規定値以下であればバイアス制御を行い、増幅器18における消費電力を低減させる。
【0069】
歪補償制御又はバイアス制御が終了すると、CPU221は、割り込みポートへの割り込み禁止を解除し(S16)、割り込み処理を終了する。割り込み処理が終了することで、CPU221は、再び割り込み処理を受け入れる状態に戻り、エッジ検出信号の電圧値に変化が発生すると、再び割り込み処理を開始する。
【0070】
次に、第1の装置における歪補償のタイミングについて、図3及び図4を用いて説明する。図3では、バースト波の波形の種類別にそれぞれ図3(i)(ii)(iii)とに分けて説明している。また、図3における矢印及び時間の進行方向は、図14と同一である。
また、図3において、(a)〜(e)は各バースト波における立ち上がり及び立ち下がりを検出するためのエッジ基準電圧を表している。また、バーストエッジ検出部20で要する比較器の数は、バースト波形が図3(i)(ii)の場合では1個、図3(iii)の場合は3個となり、各比較器にはそれぞれ(a)〜(e)のエッジ基準電圧が供給される。
【0071】
図3(i)で示すバースト波に対して、まず特性値がエッジ基準電圧(a)を超えた時点、すなわちバースト波の立ち上がり時点で、バーストエッジ検出部20において、エッジ基準電圧(a)が供給される比較器は、エッジ検出信号の電圧値を変更する。エッジ検出信号の電圧値の変更が発生すると、制御部22のCPU221は、割り込み処理を開始し、割り込み時点での特性値を検出する。CPU221には、バースト波の電圧の規定値としてエッジ基準電圧(a)が設定されているため、当該特性値に基づく歪補償制御を行い、歪補償部17に歪補償を行わせる。
【0072】
また、特性値がバースト波のピーク電圧からエッジ基準電圧(a)以下となった時点、すなわちバースト波の立ち下がり時点でも、バーストエッジ検出部20において、エッジ基準電圧(a)が供給される比較器は、エッジ検出信号の電圧値を変更する。
【0073】
そして制御部22のCPU221は、上述した割り込み処理を行って特性値を検出する。この場合、特性値はエッジ基準電圧(a)以下となるため、CPU221はバイアス制御を行い、増幅部18に出力の低減を行わせる。
バースト波の立ち上がり又は立ち下がりがない場合には、CPU221はサンプルタイミング毎に特性値を検出して歪補償制御を行う。
バースト波形が図3(ii)の場合も、第1の装置は、エッジ基準電圧(b)を基準として図3(i)と同様の制御で歪補償又はバイアス制御を行う。
【0074】
バースト波形が図3(iii)のようにレベルが多段階で変化する場合には、バーストエッジ検出部20では、比較器を複数個設け、段階毎の立ち上がり及び立ち下がりを検出できるようにする必要がある。図3(iii)では、3段階レベルが変化するため、バーストエッジ検出部20には、レベル基準電圧(c)(d)(e)がそれぞれ供給される比較器を設けて、段階毎の立ち上がり及び立ち下がりの検出に対応している。図3(iii)の場合、CPU221において、バースト波の電圧の規定値はレベル基準電圧(e)と設定されている。
【0075】
第1の装置において、図3(i)〜(iii)のバースト波形に対応できるよう、バーストエッジ検出部20は、レベル基準電圧(a)〜(e)がそれぞれ供給される比較器を備える構成にしてもよい。このような構成とすることで、バーストエッジ検出部20は、単体で多様な波形のバースト波に対応してエッジを検出できるため、多様なバースト波形を含む入力信号を扱う第1の装置の回路規模を縮小でき、製造コストを削減できる。
また、各バースト波におけるレベル基準電圧が同一であれば、例えばレベル基準電圧(a)〜(e)のいずれかが同一であれば、バーストエッジ検出部20は、比較器を共用する構成としてもよい。
【0076】
図3(iii)に示すバースト波形に対する歪補償制御及び歪補償のタイミングについて、図4を用いて詳細に説明する。図4のうち、図4(i)は第1の装置における歪補償制御のタイムチャートを表したものである。図4(i)において、エッジトリガタイミング(C-1)でバースト波の第1段階の立ち上がりが発生すると、バーストエッジ検出部20でエッジ検出信号の電圧の変化が発生し、制御部22のCPU221では、タイミング(A-1)において割り込み発生時の特性値に基づいた歪補償制御を行い、D/A変換器23を介して歪補償部17に対して制御信号を出力する。
図4(ii)は、第1の装置における歪補償のタイムチャートを表したものであり、制御信号を受けた歪補償部17は、タイミング(B-1)において送信信号に対し歪補償を行う。
【0077】
図4(i)において、エッジトリガタイミング(C-2)において一度にバースト波の第2、3段階の立ち上がりが発生すると、バーストエッジ検出部20はエッジ検出信号の電圧を変化させ、CPU221は、タイミング(A-2)において割り込み発生時の特性値に基づいた歪補償制御を行い、D/A変換器23を介して歪補償部17に対して制御信号を出力する。
【0078】
既述したように、割り込み処理が終了するまではCPU221は他の割り込みを禁止するため、CPU221は、エッジトリガタイミング(C-2)とほぼ同時に起きるエッジトリガタイミング(C-3)においての割り込み処理を行わない。よってCPU221はエッジトリガタイミング(C-2)における特性値として、エッジ基準電圧(c)を超えたレベルの特性値に基づいた歪補償制御をタイミング(A-2)に行うことになる。これを受けた歪補償部17は、図4(ii)のタイミング(B-2)において歪補償を行う。
【0079】
さらに図4(i)において、エッジトリガタイミング(C-4)において一度にバースト波の第3、2段階の立ち下がりが発生すると、バーストエッジ検出部20でエッジ検出信号の電圧の変化が発生し、CPU221は、タイミング(A-3)において割り込み発生時の特性値に基づいた歪補償制御を行い、D/A変換器23を介して歪補償部17に対して制御信号を出力する。
【0080】
ここでもCPU221は、エッジトリガタイミング(C-4)とほぼ同時に起きるエッジトリガタイミング(C-5)においての割り込み処理は行わず、エッジトリガタイミング(C-4)における特性値として、エッジ基準電圧(d)以下のレベルの特性値に基づいた歪補償制御をタイミング(A-3)に行うことになる。これを受けた歪補償部17は、図4(ii)のタイミング(B-3)において歪補償を行う。
【0081】
そして図4(i)において、エッジトリガタイミング(C-6)において一度にバースト波の第1段階の立ち下がりが発生すると、バーストエッジ検出部20でエッジ検出信号の電圧の変化が発生する。このとき特性値はエッジ基準電圧(e)以下となるため、CPU221は、タイミング(A-4)において割り込み発生時の特性値に基づいたバイアス制御を行い、D/A変換器23を介して増幅部18に対して制御信号を出力する。これによって増幅部18は、タイミング(B-4)において出力の低減を行う。
【0082】
また、バースト波の立ち上がり又は立ち下がりがない場合には、CPU221はサンプルタイミング毎に特性値を検出して歪補償制御を行う。サンプルタイミング毎の特性値による歪補償制御を兼ねて行うことによって、第1の装置は、バースト波の立ち上がりから立ち下がりまでの間のレベルに対応して、歪補償制御を行うことができる。
【0083】
第1の装置によれば、バーストエッジ検出部20を設けることでバースト波のエッジトリガタイミングに同期してバースト波のエッジレベルを検出できるため、当該エッジレベルに対応した歪補償制御又はバイアス制御を行うことができ、バースト波について、エッジレベルに対応して正確に歪補償を行うことができ、且つ回路構成を容易にすることができる。
【0084】
特に、バースト波が多段階で立ち上がり及び立ち下がる場合には、バーストエッジ検出部20において立ち上がり及び立ち下がりの基準電圧と、バースト波のレベルを比較できる比較器を段階数分設けることによって、段階毎にバースト波のエッジトリガタイミングに同期してバースト波のエッジレベルを検出できるため、多様な形態のバースト波についても、エッジレベルに対応して正確に歪補償を行うことができる。
【0085】
次に、本発明の第2の実施の形態に係る歪補償増幅装置(以下、第2の装置)について、第1の装置との相違点を中心に図7〜図9を用いて説明する。図7は、第2の装置の構成ブロック図であり、図8は、第2の装置における補償対象信号出力部10の構成ブロック図であり、図9は、第2の装置におけるエッジ検出対象信号出力部30の構成ブロック図である。尚、第1の装置と同一の構成を有する部分については、同一の符号を付して説明する。
【0086】
図7の第2の装置において、補償対象信号出力部10は、図8に示す通り、第1の装置における遅延部11及び12、D/A変換器13及び14と直交変調器15の組をn組と、結合器16とを備えた構成となっており、結合器16から出力される結合結果は、歪補償部17にのみ出力される。
【0087】
また、エッジ検出対象信号出力部30の構成は、図9に示す通り、D/A変換器31及び32と、直交変調器33の組をn組と、結合部34とを備えた構成となっている。結合部34から出力される出力結果は、ログアンプ19に出力される。
【0088】
尚、D/A変換器31及び32、直交変調器33と、結合部34は、第1の装置におけるD/A変換器13及び14、直交変調器15と、結合部16の構成とそれぞれ同一であるため、説明は省略する。また、D/A変換器31-1〜31-n、32-1〜32-nに入力される入力信号は、補償対象信号出力部10における遅延部11-1〜11-n、12-1〜12-nに入力される入力信号と同一であり、直交変調部33-1〜33-nにおいて用いられるキャリア周波数は、補償対象信号出力部10における直交変調部15-1〜15-nと同一である。
【0089】
第2の装置では、送信対象であるデジタルの入力信号は、補償対象信号出力部10及びエッジ検出対象信号出力部30に入力される。補償対象信号出力部10においてキャリア周波数毎に直交変調され合成された入力信号は、送信信号として歪補償部17に出力され、歪補償が行われる。また、エッジ検出対象信号出力部30においてキャリア周波数毎に直交変調され合成された入力信号は、エッジ検出対象信号として、ログアンプ19に出力され、エッジレベルの検出及び歪補償制御に用いられる。
【0090】
また、第2の装置は、バースト波のエッジトリガタイミングと、歪補償までのタイミングの遅延差を解消できるものとなっている。
図4で示したように、エッジトリガタイミング(C-1)と、歪補償のタイミング(B-1)における遅延差は、エッジトリガタイミング(C-1)から歪補償制御のタイミング(A-1)と、歪補償制御のタイミング(A-1)から歪補償のタイミング(B-1)とに分けられる。特にエッジトリガタイミング(C-1)から歪補償制御のタイミング(A-1)については、CPU221において数十ステップの処理と数百ナノ秒という長い期間を要するため、この間に不要な歪みが増幅部18から出力されてしまう。
【0091】
エッジトリガタイミング(C-1)と、歪補償のタイミング(B-1)における遅延差を解消するため、第2の装置は、補償対象信号出力部10における遅延部11及び12によって送信信号を当該遅延差分だけ遅延させている。このような構成とすることで、第2の装置は、送信信号について適正なタイミングで歪補償を行うことができ、遅延時間において発生する歪を低減することができる。
【0092】
第1及び第2の装置は、入力方式としてベースバンド入力方式を採用しているが、IF(Intermediate Frequency)を入力方式としてもよい。この場合、直交変調器15及び33には、あらかじめIF用の変調周波数を格納しておき、入力対象の切り替えによって用いる変調周波数を切り替えるようにしてもよい。
【0093】
次に、本発明の第3の実施の形態に係る歪補償増幅装置(以下、第3の装置)の構成について、図10を用いて説明する。図10は、第3の装置の構成ブロック図である。第3の装置は、バースト波の入力信号に対して増幅を行い、増幅後の入力信号のレベルに基づいて入力信号及び歪成分信号の歪補償を行うFF方式の歪補償増幅装置である。
【0094】
第3の装置は、分配器41と、ベクトル調整器42及び47と、主増幅器(図では主AMP)43と、遅延器44及び46と、方向性結合器45及び49と、補助増幅器(図では補助AMP)48と、結合器50と、ログアンプ(図ではLOGAMP)51と、バーストエッジ検出部52と、A/D変換器(図ではA/D)53と、制御部54と、D/A変換器(図ではD/A)55及び56とから構成されている。
【0095】
また、第3の装置は機能上、入力信号を分岐して一方の入力信号を増幅し、増幅入力信号と他方の入力信号とを逆位相で合成させて歪成分を出力する歪検出ループと、歪成分と増幅入力信号とを合成して歪成分を除去した結果を出力する歪補償ループとに大別できる。図10において、分配器41から方向性結合器45までが歪検出ループ、方向性結合器45から方向性結合器49までが歪補償ループに相当する。
【0096】
次に、第3の装置の各部について説明する。
分配器41は、アナログデータである直交変調済みのマルチキャリアの入力信号を、ベクトル調整器42及び遅延器44とに分配して出力する。
ベクトル調整器42は、分配器41から出力された入力信号に対して、位相及び振幅の調整を行うことで歪補償を行って、主増幅器43に出力する。またベクトル調整器42は、制御部54から出力される制御信号に基づいて、歪補償を行う。
ベクトル調整器42は、可変移相器及び可変減衰器(いずれも図示せず)を内蔵しており、制御部54からの制御信号に基づいて入力信号の位相及び振幅を調整することで、歪補償を行う。
【0097】
主増幅器43は、ベクトル調整器42から出力される入力信号の電力増幅を行い、増幅結果を方向性結合器45に出力する。
遅延器44は、分配器41から分配して出力された入力信号を一定時間遅延させ、方向性結合器45に出力する。遅延器44は、主増幅器43における入力信号の増幅で入力信号が遅延されるため、方向性結合器45における入力信号の同期を図る目的で設けられている。
【0098】
方向性結合器45は、主増幅器43で増幅された入力信号をそのまま遅延器46に出力する。また方向性結合器45は、主増幅器43で増幅された入力信号及び遅延器44で遅延された入力信号とを逆位相で合成し、合成結果である歪成分信号をベクトル調整器47に出力する。
【0099】
遅延器46は、方向性結合器45から出力された増幅済みの入力信号を遅延させ、方向性結合器49に出力する。遅延器46は、補助増幅器48における歪成分信号の増幅で遅延された歪成分信号と入力信号とを同期させるため設けられている。
ベクトル調整器47は、方向性結合器45から出力された歪成分信号に対して、位相及び振幅の調整を行うことで歪補償を行って、補助増幅器43に出力する。またベクトル調整器47は、制御部54から出力される制御信号に基づいて、歪補償を行う。
ベクトル調整器47は、可変移相器及び可変減衰器(いずれも図示せず)を内蔵しており、制御部54からの制御信号に基づいて歪成分信号の位相及び振幅を調整することで、歪補償を行う。
【0100】
補助増幅器48は、方向性結合器47から出力された歪成分信号を増幅し、方向性結合器49に出力する。
方向性結合器49は、遅延器46から出力された増幅済みの入力信号及び補助増幅器16で増幅された歪成分信号とを逆位相で合成し、合成結果である送信信号を出力する。方向性結合器49において、出力端子の一方は終端抵抗が接続されている。
結合器50は、方向性結合器49における合成によって得られた増幅信号をログアンプ51に出力する。
【0101】
ログアンプ51、バーストエッジ検出部52、A/D変換器53、制御部54は、第1及び第2の装置に対応する部分と同一の構成であるため、説明は省略する。
但し、制御部54におけるメモリには、増幅信号のレベルの特性値と、ベクトル調整器42及び47で調整する移相量及び減衰量とが対応付けられたテーブルが格納されており、制御部54におけるCPUは、ログアンプ51から出力されるレベルの特性値に基づいてこれらの制御量を検索して読み出し、該当するベクトル調整器に出力する。また、制御部54は、主増幅器43及び補助増幅器48のバイアス制御は行わない。
【0102】
具体的に制御部54は、CPUにおいてバーストエッジ検出部52から出力されるエッジ検出信号を割り込みポートで受け、割り込みポートに入力されるエッジ検出信号の電圧が変化したとき、電圧の変化を検知して割り込み処理を行う。割り込み処理ではCPU221は、変化の際のレベルの特性値を検出し、当該特性値がバースト波の基準の電圧値を超えていれば、メモリから当該特性値に対応したベクトル調整器42及び47で調整する移相量及び減衰量を検索して読み出し、これらの情報を含んだ制御信号をD/A変換器55及び56を介してベクトル調整器42及び47へ出力する
【0103】
また、制御部54は、CPUにおいて、サンプルタイミングでログアンプ51から出力される特性値を検出して、メモリから当該特性値に対応したベクトル調整器42及び47で調整する移相量及び減衰量を検索して読み出し、これらの情報を含んだ制御信号をD/A変換器55及び56を介してベクトル調整器42及び43へ出力する。
【0104】
D/A変換器55は、制御部54から出力された制御信号をアナログ変換し、ベクトル調整器42に出力する。
D/A変換器56は、制御部54から出力された制御信号をアナログ変換し、ベクトル調整器47に出力する。
【0105】
次に、第3の装置の動作について説明する。
直交変調済みのマルチキャリアの入力信号(アナログデータ)は、図10の歪補償増幅器において、まず歪検出ループの分配器41に入力される。分配器41は入力信号をそれぞれベクトル調整器及び遅延器44に分配して出力する。
【0106】
主増幅器43のルート、すなわちベクトル調整器42に出力された入力信号は、D/A変換器55を介して制御部54から出力される歪補償の制御信号に基づいて、入力信号の位相調整及び減衰調整を行う。
ベクトル調整器42から出力された入力信号は、主増幅器13によって歪成分と共に増幅され、方向性結合器14に出力される。
また、遅延器44のルート、すなわち遅延器44に出力された入力信号は、一定時間遅延された後、方向性結合器14に出力される。
【0107】
主増幅器43から出力された増幅された入力信号と、遅延器44から出力された入力信号及び歪成分信号は、同期して方向性結合器45に入力される。これらの信号は、方向性結合器45において逆位相で合成され、入力信号中の基本波が除去され、歪成分信号が歪補償ループのベクトル調整器47に出力される。また方向性結合器45から、主増幅器43で増幅された入力信号がそのまま歪補償ループの遅延器46に出力される。
【0108】
歪補償ループにおいて、遅延器46に出力された入力信号は、遅延化された後、方向性結合器49に出力される。またベクトル調整器47に出力された歪成分信号は、D/A変換器55を介して制御部54から出力される歪補償の制御信号に基づいて、歪成分信号の位相調整及び減衰調整を行う。
さらに歪成分信号は、補助増幅器16に出力され、遅延器46の入力信号と同レベルに増幅され、方向性結合器49に出力される。
方向性結合器49では、遅延器46から出力された入力信号と、補助増幅器48から出力された増幅された歪成分信号とが同期して入力され、さらに逆位相で合成されることで歪成分が相殺され、入力信号中の基本波のみを増幅した送信信号が出力される。
【0109】
方向性結合器49から出力された送信信号は、結合器50を介してログアンプ51に出力される。ログアンプ51は、入力された送信信号のレベルを対数変換し、変換結果をレベルの特性値として、バーストエッジ検出部52及びA/D変換器53に出力する。
【0110】
バーストエッジ検出部52は、ログアンプ51から出力されたレベルの特性値に基づいて、バースト波のエッジを検出し、検出結果に基づいてエッジ検出信号を生成し、制御部54に出力する。バーストエッジ検出部52における動作の詳細は、第1の装置と同様であるため、説明は省略する。
【0111】
A/D変換器53に出力されたレベルの特性値は、デジタル変換された後、制御部54に出力される。
制御部54は、バーストエッジ検出部52から出力されたエッジ検出信号と、A/D変換器53から出力されたレベルの特性値に基づいて、ベクトル調整器42及び47に行わせる入力信号又は歪成分信号の制御量を特定し、当該制御量の情報を含んだ制御信号をD/A変換器55及び56に出力する。
【0112】
制御部54は、歪補償の制御量の特定として具体的に、ベクトル調整器42で行わせる位相制御における移相量と、振幅制御における減衰量とを特定し、特定された移相量及び減衰量の情報が含まれた制御信号をD/A変換器55に出力する。
また、制御部54は、ベクトル調整器47で行わせる位相制御における移相量と、振幅制御における減衰量とを特定し、特定された移相量及び減衰量の情報が含まれた制御信号をD/A変換器56に出力する。
【0113】
D/A変換器55に出力された制御信号は、アナログ変換されてベクトル調整器42に出力され、入力信号の移相制御及び振幅制御が行われる。また、D/A変換器56に出力された制御信号は、アナログ変換されてベクトル調整器47に出力され、歪成分信号の移相制御及び振幅制御が行われる。
【0114】
また、制御部54は、A/D変換器53から出力される特性値をサンプルタイミング毎に検出し、検出された特性値に基づいて、ベクトル調整器42及び47で行わせる位相制御における移相量と、振幅制御における減衰量とを特定し、特定された移相量及び減衰量の情報が含まれた制御信号をD/A変換器55及び56に出力する。以後、第3の装置は、上述したように、ベクトル調整器42及び47における歪補償を行う。
制御部54における動作の詳細は、第1の装置の場合と同様であるため、説明は省略する。
【0115】
第3の装置は、送信信号中に歪成分が残っている場合、方向性結合器49において歪成分が相殺されるよう、増幅された入力信号のレベルに基づき入力信号と歪成分信号の位相及び振幅を調整することで、歪補償を行っている。上述した動作によって第3の装置は、増幅された入力信号中の歪成分を除去し、基本波に対して所望の増幅度で増幅された送信信号を出力する。
【0116】
第3の装置によれば、FF方式の歪補償増幅装置においても、バーストエッジ検出部52を設けることで、増幅後のバースト波の入力信号のエッジトリガタイミングに同期してバースト波のエッジレベルを検出できるため、当該エッジレベルに対応した歪補償制御を行うことができ、バースト波について、エッジレベルに対応して正確に歪補償を行うことができ、且つ回路構成を容易にすることができる。
【0117】
また、増幅信号が多段階で立ち上がり及び立ち下がる場合にも、第1及び第2の装置と同様に、段階毎にバースト波のエッジトリガタイミングに同期してバースト波のエッジレベルを検出できるため、多様な形態のバースト波についてエッジレベルに対応して正確に歪補償を行うことができる。
【0118】
次に、本発明の第4の実施の形態に係る歪補償増幅装置(以下、第4の装置)について、第3の装置との相違点を中心に図11を用いて説明する。図11は、第4の装置の構成ブロック図である。
【0119】
第4の装置は、バースト波の入力信号に対して増幅を行い、増幅前の入力信号のレベルに基づいて入力信号及び歪成分信号の歪補償を行うFF方式の歪補償増幅装置であり、第4の装置における制御系は、入力信号のレベルに基づいて、ベクトル調整器42及び47において制御させる移相量及び減衰量を特定して制御信号として出力して、歪補償制御を行っている。
【0120】
第4の装置では、分配器41の前段に結合器57及び遅延器58とが設けられている。結合器57は、アナログデータである直交変調済みのマルチキャリアの入力信号を抽出し、ログアンプ51に出力する。
また、遅延器58は、入力信号を一定時間遅延させて、分配器41に出力する。遅延器58は、バースト波のエッジトリガタイミングと、歪補償までのタイミングの遅延差を解消するため設けられている。したがって第4の装置は、バースト波のエッジ検出直後に、入力信号及び歪成分信号に対して適正なタイミングで歪補償を行うことができ、遅延時間において発生する歪を低減することができる。
【0121】
本発明の歪補償増幅装置は、バースト波の入力信号の歪補償を行うものであるが、従来のような連続波の入力信号にも対応して歪補償を行うようにしてもよい。具体的には、制御部においてバースト波及び連続波の場合における移相量及び減衰量の両方をテーブルに格納しておき、通信方式によっていずれのパラメータを用いるかを切り替えることによって実現できる。
【0122】
上述したように、本発明の実施の形態の歪補償増幅装置によれば、バースト波のエッジを検出するための電圧基準値を複数揃え、当該電圧基準値との大小を比較することで、バースト波のエッジレベルの変化をリアルタイムで検出するバーストエッジ検出部を設け、バーストエッジ検出部における検出結果に応じて、入力信号のレベルに対応した移相及び減衰の制御を行うことで歪補償を行うため、エッジレベルに対応して正確に歪補償を行うことができ、且つ回路構成を簡易にできる効果がある。
【0123】
【発明の効果】
本発明によれば、各々異なる基準電圧が供給される複数の比較器を有し、各比較器が、バースト波の入力信号のレベルと各基準電圧とを比較し、入力信号のレベルが基準電圧以上であるとバースト波が立ち上がった状態を示すエッジ検出信号を各々出力し、バースト波が立ち上がった状態で、入力信号のレベルが基準電圧未満になるとバースト波が立ち下がった状態を示すエッジ検出信号を各々出力するバーストエッジ検出部を備え、制御部が、各エッジ検出信号に基づいてバースト波の立ち上がりを認知すると、立ち上がりの際のバースト波のレベルを検出して、レベルに応じて入力信号に対する移相量及び減衰量を特定し、歪補償部が、移相量及び減衰量に基づいて入力信号の位相調整及び振幅調整を行って入力信号の歪補償を行うと共に、制御部が、各エッジ検出信号に基づいてバースト波の立ち下がりを認知すると、立ち下がりの際のバースト波のレベルを検出して、当該レベルが設定されている規定値以下であれば増幅器のバイアス制御を行う歪補償増幅装置であり、多様な形態のバースト波について、エッジレベルに対応して正確に歪補償を行うことができ、且つ回路構成を簡易にできる効果がある。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態に係る歪補償増幅装置の構成ブロック図である。
【図2】本発明の第1の実施の形態に係る歪補償増幅装置における制御系の構成ブロック図である。
【図3】バースト波とエッジ基準電圧との関係を示した説明図である。
【図4】エッジ基準電圧が複数ある場合の第1の実施の形態に係る歪補償増幅装置における歪補償のタイミングを示した説明図である。
【図5】制御部22におけるサンプルタイミングでのレベル検出による歪補償のフローチャートである。
【図6】制御部22におけるエッジトリガタイミングでのレベル検出による歪補償のフローチャートである。
【図7】本発明の第2の実施の形態に係る歪補償増幅装置の構成ブロック図である。
【図8】本発明の第2の実施の形態に係る歪補償増幅装置における補償対象信号出力部10の構成ブロック図である
【図9】本発明の第2の実施の形態に係る歪補償増幅装置におけるエッジ検出対象信号出力部30の構成ブロック図である
【図10】本発明の第3の実施の形態に係る歪補償増幅装置の構成ブロック図である。
【図11】本発明の第4の実施の形態に係る歪補償増幅装置の構成ブロック図である。
【図12】従来のAPD方式の歪補償増幅装置の構成ブロック図である。
【図13】従来のFF方式の歪補償増幅装置の構成ブロック図である。
【図14】バースト波のエッジトリガタイミングを表した説明図である。
【符号の説明】
10…補償対象信号出力部、 11,12,61,62…遅延部、 13,14,23,31,32,55,56,63,64,72,94,95…D/A変換器、 15,33,65…直交変調部、 16,34,66…結合部、 17,67…歪補償部、 18,43,68,83…主増幅器、 19,51,69,91…ログアンプ、 20,52…バーストエッジ検出部、 21,53,70,92…A/D変換器、 22,54,71,93…制御部、 30…エッジ検出対象信号出力部、 41,81…分配器、 42,47,82,87…ベクトル調整器、 44,46,58,84,86…遅延器、 45,49,85,89…方向性結合器、 48,88…補助増幅器、 50,57,90…結合器、
Claims (1)
- バースト波の入力信号を増幅する増幅器と、
前記入力信号を増幅する際に発生する歪を相殺するための歪補償を当該入力信号の増幅前に行う歪補償部と、
前記歪補償部における移相量及び減衰量を制御する制御部とを備えたアダプティブプリディストーション方式の歪補償増幅装置であって、
各々異なる基準電圧が供給される複数の比較器を有し、前記各比較器が、バースト波の入力信号のレベルと前記各基準電圧とを比較し、前記入力信号のレベルが前記基準電圧以上であるとバースト波が立ち上がった状態を示すエッジ検出信号を各々出力し、バースト波が立ち上がった状態で、前記入力信号のレベルが前記基準電圧未満になるとバースト波が立ち下がった状態を示すエッジ検出信号を各々出力するバーストエッジ検出部を備え、
前記制御部が、前記各エッジ検出信号に基づいてバースト波の立ち上がりを認知すると、前記立ち上がりの際のバースト波のレベルを検出して、前記レベルに応じて前記入力信号に対する移相量及び減衰量を特定し、前記歪補償部が、前記移相量及び減衰量に基づいて前記入力信号の位相調整及び振幅調整を行って前記入力信号の歪補償を行うと共に、
前記制御部が、前記各エッジ検出信号に基づいてバースト波の立ち下がりを認知すると、前記立ち下がりの際のバースト波のレベルを検出して、当該レベルが設定されている規定値以下であれば前記増幅器のバイアス制御を行うことを特徴とする歪補償増幅装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002271060A JP4064770B2 (ja) | 2002-09-18 | 2002-09-18 | 歪補償増幅装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002271060A JP4064770B2 (ja) | 2002-09-18 | 2002-09-18 | 歪補償増幅装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004112252A JP2004112252A (ja) | 2004-04-08 |
JP4064770B2 true JP4064770B2 (ja) | 2008-03-19 |
Family
ID=32268490
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002271060A Expired - Fee Related JP4064770B2 (ja) | 2002-09-18 | 2002-09-18 | 歪補償増幅装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4064770B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPWO2007049474A1 (ja) * | 2005-10-24 | 2009-04-30 | 株式会社日立国際電気 | プリディストーション方式歪補償増幅装置 |
KR101098134B1 (ko) * | 2007-03-28 | 2011-12-26 | 후지쯔 가부시끼가이샤 | 왜곡 보정 제어 장치 및 왜곡 보정 제어 방법 |
EP2131490B1 (en) * | 2007-03-28 | 2017-08-16 | Fujitsu Limited | Distortion correction control apparatus and distortion correction control method |
JP6056956B2 (ja) * | 2013-03-15 | 2017-01-11 | 日本電気株式会社 | 通信装置及びその歪み抑制方法 |
-
2002
- 2002-09-18 JP JP2002271060A patent/JP4064770B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2004112252A (ja) | 2004-04-08 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070706 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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