JP2000124963A - ベースバンド信号処理回路 - Google Patents
ベースバンド信号処理回路Info
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- Signal Processing (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】
【課題】 第一のベースバンド信号であるアナログＩ信
号Ａ／Ｉと第二のベースバンド信号であるアナログＱ信
号Ａ／Ｑとの位相差を正確に９０度になるように設定可
能とする。 【解決手段】 ディジタル信号をアナログ信号化する第
一のクロック信号の立ち上がり時刻または立ち下がり時
刻とディジタル信号をアナログ信号化する第二のクロッ
ク信号の立ち上がり時刻または立ち下がり時刻との間の
時間間隔を変えられるようにした。
号Ａ／Ｉと第二のベースバンド信号であるアナログＱ信
号Ａ／Ｑとの位相差を正確に９０度になるように設定可
能とする。 【解決手段】 ディジタル信号をアナログ信号化する第
一のクロック信号の立ち上がり時刻または立ち下がり時
刻とディジタル信号をアナログ信号化する第二のクロッ
ク信号の立ち上がり時刻または立ち下がり時刻との間の
時間間隔を変えられるようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、搬送波をディジタ
ル変調するためのバースバンド信号を処理するベースバ
ンド信号処理回路に関する。
ル変調するためのバースバンド信号を処理するベースバ
ンド信号処理回路に関する。
【０００２】
【従来の技術】ＣＤＭＡ方式の携帯電話における送信で
は音声信号や各種の制御信号を拡散信号によってディジ
タル信号化し、このディジタル信号をアナログ信号に変
換処理して搬送波をディジタル変調（ＱＰＳＫ変調）し
ている。
は音声信号や各種の制御信号を拡散信号によってディジ
タル信号化し、このディジタル信号をアナログ信号に変
換処理して搬送波をディジタル変調（ＱＰＳＫ変調）し
ている。
【０００３】図４に従って従来のベースバンド信号処理
回路を説明する。先ず、音声信号等はディジタル処理回
路３１においてディジタル信号Ｄに変換されて出力さ
れ、第一のＤ／Ａ変換器３２と第二のＤ／Ａ変換器３３
とに入力される。ディジタル信号Ｄは８ビットで構成さ
れている。
回路を説明する。先ず、音声信号等はディジタル処理回
路３１においてディジタル信号Ｄに変換されて出力さ
れ、第一のＤ／Ａ変換器３２と第二のＤ／Ａ変換器３３
とに入力される。ディジタル信号Ｄは８ビットで構成さ
れている。
【０００４】また、ディジタル処理回路３１は第一のク
ロック信号Ｃ／Ｉと第二のクロック信号Ｃ／Ｑを出力
し、第一のクロック信号Ｃ／Ｉは第一のＤ／Ａ変換器３
２に入力され、第二のクロック信号Ｃ／Ｑは第二のＤ／
Ａ変換器３３に入力される。第一のクロック信号Ｃ／Ｉ
と第二のクロック信号とはディジタル信号Ｄをアナログ
信号に変換するためのものであり、デューティ比が共に
５０％になっており、互いに同期するとともに逆位相の
関係になっている。
ロック信号Ｃ／Ｉと第二のクロック信号Ｃ／Ｑを出力
し、第一のクロック信号Ｃ／Ｉは第一のＤ／Ａ変換器３
２に入力され、第二のクロック信号Ｃ／Ｑは第二のＤ／
Ａ変換器３３に入力される。第一のクロック信号Ｃ／Ｉ
と第二のクロック信号とはディジタル信号Ｄをアナログ
信号に変換するためのものであり、デューティ比が共に
５０％になっており、互いに同期するとともに逆位相の
関係になっている。
【０００５】第一のＤ／Ａ変換器３２においてはディジ
タル信号Ｄが第一のクロック信号Ｃ／Ｉの立ち上がりで
アナログ信号化される。また、第二のＤ／Ａ変換器３３
においてはディジタル信号Ｄが第二のクロック信号Ｃ／
Ｑの立ち上がりでアナログ信号化される。この結果、第
一のＤ／Ａ変換器３２は第一のベースバンド信号となる
アナログＩ信号Ａ／Ｉを出力し、第二のＤ／Ａ変換器３
３は第二のベースバンド信号となるアナログＱ信号Ａ／
Ｑを出力する。そして、アナログＩ信号Ａ／Ｉの位相と
アナログＱ信号Ａ／Ｑとの位相は互いに９０度異なるよ
うになる。
タル信号Ｄが第一のクロック信号Ｃ／Ｉの立ち上がりで
アナログ信号化される。また、第二のＤ／Ａ変換器３３
においてはディジタル信号Ｄが第二のクロック信号Ｃ／
Ｑの立ち上がりでアナログ信号化される。この結果、第
一のＤ／Ａ変換器３２は第一のベースバンド信号となる
アナログＩ信号Ａ／Ｉを出力し、第二のＤ／Ａ変換器３
３は第二のベースバンド信号となるアナログＱ信号Ａ／
Ｑを出力する。そして、アナログＩ信号Ａ／Ｉの位相と
アナログＱ信号Ａ／Ｑとの位相は互いに９０度異なるよ
うになる。
【０００６】アナログＩ信号Ａ／ＩとアナログＱ信号Ａ
／Ｑとはほぼ６３０ＫＨｚの周波数帯域を有しており、
それ以上の周波数のノイズをカットするためにそれぞれ
第一のローパスフィルタ３４と第二のローパスフィルタ
３５とに入力される。第一のローパスフィルタ３４およ
び第二のローパスフィルタ３５は携帯電話機の小型化の
ために、ＩＣ化が可能なアクティブローパスフィルタで
構成されている。６３０ＫＨｚ以上のノイズがカットさ
れたアナログＩ信号Ａ／Ｉは第一のベースバンド信号増
幅器３６によって増幅された後第一の変調器３８に入力
され、同様に、６３０ＫＨｚ以上のノイズがカットされ
たアナログＱ信号Ａ／Ｑは第二のベースバンド信号増幅
器３７によって増幅された後第二の変調器３９に入力さ
れる。第一および第二のベースバンド信号増幅器３６、
３７はオペアンプで構成される。
／Ｑとはほぼ６３０ＫＨｚの周波数帯域を有しており、
それ以上の周波数のノイズをカットするためにそれぞれ
第一のローパスフィルタ３４と第二のローパスフィルタ
３５とに入力される。第一のローパスフィルタ３４およ
び第二のローパスフィルタ３５は携帯電話機の小型化の
ために、ＩＣ化が可能なアクティブローパスフィルタで
構成されている。６３０ＫＨｚ以上のノイズがカットさ
れたアナログＩ信号Ａ／Ｉは第一のベースバンド信号増
幅器３６によって増幅された後第一の変調器３８に入力
され、同様に、６３０ＫＨｚ以上のノイズがカットされ
たアナログＱ信号Ａ／Ｑは第二のベースバンド信号増幅
器３７によって増幅された後第二の変調器３９に入力さ
れる。第一および第二のベースバンド信号増幅器３６、
３７はオペアンプで構成される。
【０００７】なお、第一の変調器３８に入力されるアナ
ログＩ信号Ａ／Ｉのレベルと第二の変調器３９に入力さ
れるアナログＱ信号Ａ／Ｑのレベルとを所定のレベル
（例えば１ボルト）に設定するために、第一のベースバ
ンド信号増幅器３６と第二のベースバンド信号増幅器３
７とのそれぞれの増幅度が変えられるようになってい
る。
ログＩ信号Ａ／Ｉのレベルと第二の変調器３９に入力さ
れるアナログＱ信号Ａ／Ｑのレベルとを所定のレベル
（例えば１ボルト）に設定するために、第一のベースバ
ンド信号増幅器３６と第二のベースバンド信号増幅器３
７とのそれぞれの増幅度が変えられるようになってい
る。
【０００８】第一の変調器３８には第一の搬送波Φ／Ｉ
が入力され、第二の変調器３９には第二の搬送波Φ／Ｑ
が入力される。第一の搬送波Φ／Ｉと第二の搬送波Φ／
Ｑとは位相が互いに９０度異なっており、搬送波発振器
４０から出力された原搬送波（周波数はおよそ１３０Ｍ
Ｈｚ）を基にして位相器４１によって得られる。
が入力され、第二の変調器３９には第二の搬送波Φ／Ｑ
が入力される。第一の搬送波Φ／Ｉと第二の搬送波Φ／
Ｑとは位相が互いに９０度異なっており、搬送波発振器
４０から出力された原搬送波（周波数はおよそ１３０Ｍ
Ｈｚ）を基にして位相器４１によって得られる。
【０００９】そして、第一の搬送波Φ／ＩがアナログＩ
信号Ａ／ＩによってＰＳＫ変調され、第二の搬送波Φ／
ＱがアナログＱ信号Ａ／ＱによってＰＳＫ変調される。
ＰＳＫ変調された二つの信号は加算器４２によって加算
され、全体としてＱＰＳＫ変調される。そして、図示し
ない周波数変換器によっておよそ７００ＭＨｚの送信信
号に周波数変換され、その後さらに所定の処理がなされ
て図示しないアンテナから基地局に送信される。
信号Ａ／ＩによってＰＳＫ変調され、第二の搬送波Φ／
ＱがアナログＱ信号Ａ／ＱによってＰＳＫ変調される。
ＰＳＫ変調された二つの信号は加算器４２によって加算
され、全体としてＱＰＳＫ変調される。そして、図示し
ない周波数変換器によっておよそ７００ＭＨｚの送信信
号に周波数変換され、その後さらに所定の処理がなされ
て図示しないアンテナから基地局に送信される。
【００１０】
【発明が解決しようとする課題】以上に説明した従来の
ベースバンド信号処理回路においては、第一のＤ／Ａ変
換器３２から出力されるアナログＩ信号と第二のＤ／Ａ
変換器３３から出力されるアナログＱ信号との位相差が
９０度となるようになっているが、第一のクロック信号
Ｃ／Ｉまたは第二のクロック信号Ｃ／Ｑの位相がずれた
り、あるいは各ローパスフィルタ３４、３５から加算器
４２までの伝送経路における位相誤差（例えば、ローパ
スフィルタ３４、３５の位相特性の違い）によってアナ
ログＩ信号Ａ／ＩとアナログＱ信号Ａ／Ｑとの位相差が
９０度からずれることがある。
ベースバンド信号処理回路においては、第一のＤ／Ａ変
換器３２から出力されるアナログＩ信号と第二のＤ／Ａ
変換器３３から出力されるアナログＱ信号との位相差が
９０度となるようになっているが、第一のクロック信号
Ｃ／Ｉまたは第二のクロック信号Ｃ／Ｑの位相がずれた
り、あるいは各ローパスフィルタ３４、３５から加算器
４２までの伝送経路における位相誤差（例えば、ローパ
スフィルタ３４、３５の位相特性の違い）によってアナ
ログＩ信号Ａ／ＩとアナログＱ信号Ａ／Ｑとの位相差が
９０度からずれることがある。
【００１１】すると、アナログＩ信号Ａ／Ｉとアナログ
Ｑ信号Ａ／Ｑとの位相差が９０度からずれた状態で第一
の搬送波Φ１、第二の搬送波Φ２をＰＳＫ変調すること
になる。この結果、受信側での受信感度が低下し、受信
側で復調する場合にビット誤りが発生し、正常な送受信
ができなくなるという問題が発生する。
Ｑ信号Ａ／Ｑとの位相差が９０度からずれた状態で第一
の搬送波Φ１、第二の搬送波Φ２をＰＳＫ変調すること
になる。この結果、受信側での受信感度が低下し、受信
側で復調する場合にビット誤りが発生し、正常な送受信
ができなくなるという問題が発生する。
【００１２】そこで、本発明のベースバンド信号処理回
路は、第一のベースバンド信号であるアナログＩ信号Ａ
／Ｉと第二のベースバンド信号であるアナログＱ信号Ａ
／Ｑとの位相差を正確に９０度となるように設定可能と
することを目的とする。
路は、第一のベースバンド信号であるアナログＩ信号Ａ
／Ｉと第二のベースバンド信号であるアナログＱ信号Ａ
／Ｑとの位相差を正確に９０度となるように設定可能と
することを目的とする。
【００１３】
【課題を解決するための手段】以上の課題を解決するた
め、本発明のベースバンド信号処理回路は、ディジタル
信号と前記ディジタル信号をアナログ信号に変換するた
めの第一のクロック信号とが入力されて第一のベースバ
ンド信号を出力する第一のＤ／Ａ変換器と、前記ディジ
タル信号と前記ディジタル信号をアナログ信号に変換す
るための第二のクロック信号とが入力されて第二のベー
スバンド信号を出力する第二のＤ／Ａ変換器と備え、前
記第一のクロック信号と前記第二のクロック信号とを同
期させるとともに、前記第一のクロック信号の立ち上が
り時刻または立ち下がり時刻と前記第二のクロック信号
の立ち上がり時刻または立ち下がり時刻との間の時間間
隔を変えられるようにした。
め、本発明のベースバンド信号処理回路は、ディジタル
信号と前記ディジタル信号をアナログ信号に変換するた
めの第一のクロック信号とが入力されて第一のベースバ
ンド信号を出力する第一のＤ／Ａ変換器と、前記ディジ
タル信号と前記ディジタル信号をアナログ信号に変換す
るための第二のクロック信号とが入力されて第二のベー
スバンド信号を出力する第二のＤ／Ａ変換器と備え、前
記第一のクロック信号と前記第二のクロック信号とを同
期させるとともに、前記第一のクロック信号の立ち上が
り時刻または立ち下がり時刻と前記第二のクロック信号
の立ち上がり時刻または立ち下がり時刻との間の時間間
隔を変えられるようにした。
【００１４】また、本発明のベースバンド信号処理回路
は、前記第一のクロック信号または前記第二のクロック
信号の何れか一方のデューティ比を変えられるようにし
た。
は、前記第一のクロック信号または前記第二のクロック
信号の何れか一方のデューティ比を変えられるようにし
た。
【００１５】また、本発明のベースバンド信号処理回路
は、前記ディジタル信号、前記第一のクロック信号およ
び前記第二のクロック信号はディジタル処理回路から出
力され、前記ディジタル処理回路と前記第一のＤ／Ａ変
換器との間または前記ディジタル処理回路と前記第二の
Ｄ／Ａ変換器との間にデューティ調整回路を設け、前記
第一のクロック信号または前記第二のクロック信号を前
記デューティ調整回路を介して前記第一のＤ／Ａ変換器
または前記第二のＤ／Ａ変換器に入力した。
は、前記ディジタル信号、前記第一のクロック信号およ
び前記第二のクロック信号はディジタル処理回路から出
力され、前記ディジタル処理回路と前記第一のＤ／Ａ変
換器との間または前記ディジタル処理回路と前記第二の
Ｄ／Ａ変換器との間にデューティ調整回路を設け、前記
第一のクロック信号または前記第二のクロック信号を前
記デューティ調整回路を介して前記第一のＤ／Ａ変換器
または前記第二のＤ／Ａ変換器に入力した。
【００１６】また、本発明のベースバンド信号処理回路
は、ディジタル信号と前記ディジタル信号をアナログ信
号に変換するための第一のクロック信号とが入力されて
第一のベースバンド信号を出力する第一の第一のＤ／Ａ
変換器と、前記ディジタル信号と前記ディジタル信号を
アナログ信号に変換するための第二のクロック信号とが
入力されて第二のベースバンド信号を出力する第二のＤ
／Ａ変換器と備え、前記第一のクロック信号と前記第二
のクロック信号とを同期させるとともに、相互間の位相
を変えられるようにした。
は、ディジタル信号と前記ディジタル信号をアナログ信
号に変換するための第一のクロック信号とが入力されて
第一のベースバンド信号を出力する第一の第一のＤ／Ａ
変換器と、前記ディジタル信号と前記ディジタル信号を
アナログ信号に変換するための第二のクロック信号とが
入力されて第二のベースバンド信号を出力する第二のＤ
／Ａ変換器と備え、前記第一のクロック信号と前記第二
のクロック信号とを同期させるとともに、相互間の位相
を変えられるようにした。
【００１７】
【発明の実施の形態】本発明のベースバンド信号処理回
路を図１乃至図３に従って説明する。図１は本発明のベ
ースバンド信号処理回路を説明する回路図、図２はサン
プリングを説明するクロック信号のタイミングチャー
ト、図３は本発明のベースバンド信号処理回路に使用す
るデューティ調整回路の回路図である。
路を図１乃至図３に従って説明する。図１は本発明のベ
ースバンド信号処理回路を説明する回路図、図２はサン
プリングを説明するクロック信号のタイミングチャー
ト、図３は本発明のベースバンド信号処理回路に使用す
るデューティ調整回路の回路図である。
【００１８】先ず、図１において、音声信号等はディジ
タル処理回路１において拡散信号によってディジタル信
号Ｄに変換され、第一のＤ／Ａ変換器２に入力されると
ともに、第二のＤ／Ａ変換器３に入力される。ディジタ
ル信号Ｄは８ビットで構成されている。
タル処理回路１において拡散信号によってディジタル信
号Ｄに変換され、第一のＤ／Ａ変換器２に入力されると
ともに、第二のＤ／Ａ変換器３に入力される。ディジタ
ル信号Ｄは８ビットで構成されている。
【００１９】また、ディジタル処理回路１は第一のクロ
ック信号Ｃ／Ｉと第二のクロック信号Ｃ／Ｑとを出力す
る。第一のクロック信号Ｃ／Ｉと第二のクロック信号と
はディジタル信号Ｄをアナログ信号化するためのもので
あり、図Ａ、Ｂに示すように、デューティ比が共に５０
％になっており、また、互いに同期するとともに逆位相
の関係になっている。そして、第一のクロック信号Ｃ／
Ｉは第一のＤ／Ａ変換器２に入力され、第二のクロック
信号Ｃ／Ｑはデューティ調整回路４を介して第二のＤ／
Ａ変換器３３に入力される。
ック信号Ｃ／Ｉと第二のクロック信号Ｃ／Ｑとを出力す
る。第一のクロック信号Ｃ／Ｉと第二のクロック信号と
はディジタル信号Ｄをアナログ信号化するためのもので
あり、図Ａ、Ｂに示すように、デューティ比が共に５０
％になっており、また、互いに同期するとともに逆位相
の関係になっている。そして、第一のクロック信号Ｃ／
Ｉは第一のＤ／Ａ変換器２に入力され、第二のクロック
信号Ｃ／Ｑはデューティ調整回路４を介して第二のＤ／
Ａ変換器３３に入力される。
【００２０】第一のＤ／Ａ変換器２においてはディジタ
ル信号Ｄが第一のクロック信号Ｃ／Ｉの立ち上がりｔｒ
ａでアナログ信号化される。また、第二のＤ／Ａ変換器
３３においてはデューティ調整回路４を経由した第二の
クロック信号Ｃ／Ｑ’の立ち上がりｔｒｂでディジタル
信号Ｄがアナログ信号化される。この結果、第一のＤ／
Ａ変換器３２は第一のベースバンド信号となるアナログ
Ｉ信号Ａ／Ｉを出力し、第二のＤ／Ａ変換器３３は第二
のベースバンド信号となるアナログＱ信号Ａ／Ｑを出力
する。そして、アナログＩ信号Ａ／ＩとアナログＱ信号
とは互いに９０の位相差を有するようになる。
ル信号Ｄが第一のクロック信号Ｃ／Ｉの立ち上がりｔｒ
ａでアナログ信号化される。また、第二のＤ／Ａ変換器
３３においてはデューティ調整回路４を経由した第二の
クロック信号Ｃ／Ｑ’の立ち上がりｔｒｂでディジタル
信号Ｄがアナログ信号化される。この結果、第一のＤ／
Ａ変換器３２は第一のベースバンド信号となるアナログ
Ｉ信号Ａ／Ｉを出力し、第二のＤ／Ａ変換器３３は第二
のベースバンド信号となるアナログＱ信号Ａ／Ｑを出力
する。そして、アナログＩ信号Ａ／ＩとアナログＱ信号
とは互いに９０の位相差を有するようになる。
【００２１】デューティ調整回路４は、例えば図３に示
すように、オペアンプ４ａを用いて構成され、非反転入
力端（＋）に入力された第二のクロック信号Ｃ／Ｑの立
ち下がりによって出力レベルが立ち下がり、第二のクロ
ック信号Ｃ／Ｑの立ち上がりには関係なく準安定期間Ｔ
０経過後に出力レベルが立ち上がる。この準安定期間Ｔ
０は帰還抵抗４ｂと充電コンデンサｃとの時定数に比例
する。従って、デューティ調整回路４から出力される第
二のクロック信号Ｃ／Ｑ’の立ち上がり時刻ｔｒｂ（図
２のＢ参照）は帰還抵抗４ｂまたは充電コンデンサ４ｃ
によって調整できる。
すように、オペアンプ４ａを用いて構成され、非反転入
力端（＋）に入力された第二のクロック信号Ｃ／Ｑの立
ち下がりによって出力レベルが立ち下がり、第二のクロ
ック信号Ｃ／Ｑの立ち上がりには関係なく準安定期間Ｔ
０経過後に出力レベルが立ち上がる。この準安定期間Ｔ
０は帰還抵抗４ｂと充電コンデンサｃとの時定数に比例
する。従って、デューティ調整回路４から出力される第
二のクロック信号Ｃ／Ｑ’の立ち上がり時刻ｔｒｂ（図
２のＢ参照）は帰還抵抗４ｂまたは充電コンデンサ４ｃ
によって調整できる。
【００２２】そこで、もしもアナログＩ信号Ａ／Ｉとア
ナログＱ信号Ａ／Ｑとの位相差が９０度になっていない
ときには、デューティ調整回路４の帰還抵抗４ｂの抵抗
値等を調整することによって、二つのアナログ信号Ａ／
Ｉ、Ａ／Ｑ間の位相差を正確に９０度に調整することが
できる。
ナログＱ信号Ａ／Ｑとの位相差が９０度になっていない
ときには、デューティ調整回路４の帰還抵抗４ｂの抵抗
値等を調整することによって、二つのアナログ信号Ａ／
Ｉ、Ａ／Ｑ間の位相差を正確に９０度に調整することが
できる。
【００２３】アナログＩ信号Ａ／ＩとアナログＱ信号Ａ
／Ｑとはほぼ６３０ＫＨｚの周波数帯域を有しており、
それ以上の周波数のノイズをカットするためにそれぞれ
第一のローパスフィルタ５と第二のローパスフィルタ６
とに入力される。第一のローパスフィルタ５および第二
のローパスフィルタ６は携帯電話機の小型化のために、
ＩＣ化が可能なアクティブローパスフィルタで構成され
ている。６３０ＫＨｚ以上のノイズがカットされたアナ
ログＩ信号Ａ／Ｉは第一のベースバンド信号増幅器７に
よって増幅された後第一の変調器９に入力され、同様
に、６３０ＫＨｚ以上のノイズがカットされたアナログ
Ｑ信号Ａ／Ｑは第二のベースバンド信号増幅器８によっ
て増幅された後第二の変調器１０に入力される。第一お
よび第二のベースバンド信号増幅器９、１０はオペアン
プで構成される。
／Ｑとはほぼ６３０ＫＨｚの周波数帯域を有しており、
それ以上の周波数のノイズをカットするためにそれぞれ
第一のローパスフィルタ５と第二のローパスフィルタ６
とに入力される。第一のローパスフィルタ５および第二
のローパスフィルタ６は携帯電話機の小型化のために、
ＩＣ化が可能なアクティブローパスフィルタで構成され
ている。６３０ＫＨｚ以上のノイズがカットされたアナ
ログＩ信号Ａ／Ｉは第一のベースバンド信号増幅器７に
よって増幅された後第一の変調器９に入力され、同様
に、６３０ＫＨｚ以上のノイズがカットされたアナログ
Ｑ信号Ａ／Ｑは第二のベースバンド信号増幅器８によっ
て増幅された後第二の変調器１０に入力される。第一お
よび第二のベースバンド信号増幅器９、１０はオペアン
プで構成される。
【００２４】なお、第一の変調器９に入力されるアナロ
グＩ信号Ａ／Ｉのレベルと第二の変調器１０に入力され
るアナログＱ信号Ａ／Ｑのレベルとを所定のレベル（例
えば１ボルト）に設定するために、第一のベースバンド
信号増幅器７と第二のベースバンド信号増幅器８とのそ
れぞれの増幅度が変えられるようになっている。
グＩ信号Ａ／Ｉのレベルと第二の変調器１０に入力され
るアナログＱ信号Ａ／Ｑのレベルとを所定のレベル（例
えば１ボルト）に設定するために、第一のベースバンド
信号増幅器７と第二のベースバンド信号増幅器８とのそ
れぞれの増幅度が変えられるようになっている。
【００２５】第一の変調器９には第一の搬送波Φ／Ｉが
入力され、第二の変調器１０には第二の搬送波Φ／Ｑが
入力される。第一の搬送波Φ／Ｉと第二の搬送波Φ／Ｑ
とは位相が互いに９０度異なっており、搬送波発振器１
１から出力された原搬送波（周波数はおよそ１３０ＭＨ
ｚ）を基にして位相器１２によって得られる。
入力され、第二の変調器１０には第二の搬送波Φ／Ｑが
入力される。第一の搬送波Φ／Ｉと第二の搬送波Φ／Ｑ
とは位相が互いに９０度異なっており、搬送波発振器１
１から出力された原搬送波（周波数はおよそ１３０ＭＨ
ｚ）を基にして位相器１２によって得られる。
【００２６】そして、第一の搬送波Φ／ＩがアナログＩ
信号Ａ／ＩによってＰＳＫ変調され、第二の搬送波Φ／
ＱがアナログＱ信号Ａ／ＱによってＰＳＫ変調される。
ＰＳＫ変調された二つの信号は加算器１３によって加算
され、全体としてＱＰＳＫ変調される。そして、図示し
ない周波数変換器によっておよそ８００ＭＨｚ乃至９０
０ＭＨｚの送信信号に周波数変換され、その後さらに所
定の処理がなされて図示しないアンテナから基地局に送
信される。
信号Ａ／ＩによってＰＳＫ変調され、第二の搬送波Φ／
ＱがアナログＱ信号Ａ／ＱによってＰＳＫ変調される。
ＰＳＫ変調された二つの信号は加算器１３によって加算
され、全体としてＱＰＳＫ変調される。そして、図示し
ない周波数変換器によっておよそ８００ＭＨｚ乃至９０
０ＭＨｚの送信信号に周波数変換され、その後さらに所
定の処理がなされて図示しないアンテナから基地局に送
信される。
【００２７】なお、以上の説明では、第一のクロック信
号Ｃ／Ｉと第二のクロック信号Ｃ／Ｑとの二つのクロッ
ク信号を用いて一方ののクロック信号のデューティ比を
変えるようにしたが、デューティ比を変えることなく互
いの位相関係を変えるようにしても良い。要は、ディジ
タル信号を第一のベースバンド信号にアナログ信号化す
るタイミング（時刻）とディジタル信号を第二のベース
バンド信号にアナログ信号化するタイミング（時刻）と
の時間間隔を変えることができればよい。
号Ｃ／Ｉと第二のクロック信号Ｃ／Ｑとの二つのクロッ
ク信号を用いて一方ののクロック信号のデューティ比を
変えるようにしたが、デューティ比を変えることなく互
いの位相関係を変えるようにしても良い。要は、ディジ
タル信号を第一のベースバンド信号にアナログ信号化す
るタイミング（時刻）とディジタル信号を第二のベース
バンド信号にアナログ信号化するタイミング（時刻）と
の時間間隔を変えることができればよい。
【００２８】さらに、以上の説明では、第一のクロック
信号Ｃ／Ｉと第二のクロック信号Ｃ／Ｑに基づく第二の
クロック信号Ｃ／Ｑ’との二つのクロック信号を用いて
それらの立ち上がりでディジタル信号Ｄ／Ｉ、Ｄ／Ｑを
アナログ信号化したが、共通のクロック信号、例えば、
上記の第一のクロック信号Ｃ／Ｉのみを用い、その立ち
上がりによるアナログ信号化で第一のベースバンド信号
を得て、立ち下がりによるアナログ信号化で第二のベー
スバンド信号を得るようにしても良い。そして、立ち上
がり時刻または立ち下がり時刻の何れか一方をデューテ
ィ調整回路４によって調整すればよい。
信号Ｃ／Ｉと第二のクロック信号Ｃ／Ｑに基づく第二の
クロック信号Ｃ／Ｑ’との二つのクロック信号を用いて
それらの立ち上がりでディジタル信号Ｄ／Ｉ、Ｄ／Ｑを
アナログ信号化したが、共通のクロック信号、例えば、
上記の第一のクロック信号Ｃ／Ｉのみを用い、その立ち
上がりによるアナログ信号化で第一のベースバンド信号
を得て、立ち下がりによるアナログ信号化で第二のベー
スバンド信号を得るようにしても良い。そして、立ち上
がり時刻または立ち下がり時刻の何れか一方をデューテ
ィ調整回路４によって調整すればよい。
【００２９】
【発明の効果】以上のように、本発明のベースバンド信
号処理回路は、ディジタル信号をアナログ信号化する第
一のクロック信号の立ち上がり時刻または立ち下がり時
刻とディジタル信号をアナログ信号化する第二のクロッ
ク信号の立ち上がり時刻または立ち下がり時刻との間の
時間間隔を変えられるようにしたので、ベースバンド信
号となる二つのアナログ信号間の位相を正確に９０度に
設定できる。
号処理回路は、ディジタル信号をアナログ信号化する第
一のクロック信号の立ち上がり時刻または立ち下がり時
刻とディジタル信号をアナログ信号化する第二のクロッ
ク信号の立ち上がり時刻または立ち下がり時刻との間の
時間間隔を変えられるようにしたので、ベースバンド信
号となる二つのアナログ信号間の位相を正確に９０度に
設定できる。
【００３０】また、本発明のベースバンド信号処理回路
は、第一のクロック信号または第二のクロック信号の何
れか一方のデューティ比を変えられるようにしたので、
第一のクロック信号の立ち上がり時刻または立ち下がり
時刻と第二のクロック信号の立ち上がり時刻または立ち
下がり時刻との時間間隔を容易に変えることができる。
は、第一のクロック信号または第二のクロック信号の何
れか一方のデューティ比を変えられるようにしたので、
第一のクロック信号の立ち上がり時刻または立ち下がり
時刻と第二のクロック信号の立ち上がり時刻または立ち
下がり時刻との時間間隔を容易に変えることができる。
【００３１】また、本発明のベースバンド信号処理回路
は、ディジタル処理回路と第一のＤ／Ａ変換器との間ま
たはディジタル処理回路と第二のＤ／Ａ変換器との間に
デューティ調整回路を設け、第一のクロック信号または
第二のクロック信号をデューティ調整回路を介して第一
のＤ／Ａ変換器または第二のＤ／Ａ変換器に入力したの
で、一方のクロック信号のデューティ比が変わり、立ち
上がり時刻または立ち下がり時刻を変えられる。
は、ディジタル処理回路と第一のＤ／Ａ変換器との間ま
たはディジタル処理回路と第二のＤ／Ａ変換器との間に
デューティ調整回路を設け、第一のクロック信号または
第二のクロック信号をデューティ調整回路を介して第一
のＤ／Ａ変換器または第二のＤ／Ａ変換器に入力したの
で、一方のクロック信号のデューティ比が変わり、立ち
上がり時刻または立ち下がり時刻を変えられる。
【００３２】また、本発明のベースバンド信号処理回路
は、ディジタル信号をアナログ信号化する第一のクロッ
ク信号とディジタル信号をアナログ信号化する第二のク
ロック信号との位相差を変えられるようにしたので、ア
ナログ信号化する時刻の間隔を調整できる。
は、ディジタル信号をアナログ信号化する第一のクロッ
ク信号とディジタル信号をアナログ信号化する第二のク
ロック信号との位相差を変えられるようにしたので、ア
ナログ信号化する時刻の間隔を調整できる。
【図１】本発明のベースバンド信号処理回路を説明する
回路図である。
回路図である。
【図２】サンプリングを説明するクロック信号のタイミ
ングチャートである。
ングチャートである。
【図３】本発明のベースバンド信号処理回路に使用する
デューティ調整回路の回路図である。
デューティ調整回路の回路図である。
【図４】従来のベースバンド信号処理回路を説明する回
路図である。
路図である。
【符号の説明】 １ ディジタル処理回路 ２ 第一のＤ／Ａ変換器 ３ 第二のＤ／Ａ変換器 ４ デューティ調整回路 ５ 第一のローパスフィルタ ６ 第二のローパスフィルタ ７ 第一のベースバンド信号増幅器 ８ 第二のベースバンド信号増幅器 ９ 第一の変調器 １０ 第二の変調器 １１ 搬送波発振器 １２ 移相器 １３ 加算器
Claims (4)
- 【請求項１】 ディジタル信号と前記ディジタル信号を
アナログ信号に変換するための第一のクロック信号とが
入力されて第一のベースバンド信号を出力する第一のＤ
／Ａ変換器と、前記ディジタル信号と前記ディジタル信
号をアナログ信号に変換するための第二のクロック信号
とが入力されて第二のベースバンド信号を出力する第二
のＤ／Ａ変換器と備え、前記第一のクロック信号と前記
第二のクロック信号とを同期させるとともに、前記第一
のクロック信号の立ち上がり時刻または立ち下がり時刻
と前記第二のクロック信号の立ち上がり時刻または立ち
下がり時刻との間の時間間隔を変えられるようにしたこ
とを特徴とするベースバンド信号処理回路。 - 【請求項２】 前記第一のクロック信号または前記第二
のクロック信号の何れか一方のデューティ比を変えられ
るようにしたことを特徴とする請求項１記載のベースバ
ンド信号処理回路。 - 【請求項３】 前記ディジタル信号、前記第一のクロッ
ク信号および前記第二のクロック信号はディジタル処理
回路から出力され、前記ディジタル処理回路と前記第一
のＤ／Ａ変換器との間または前記ディジタル処理回路と
前記第二のＤ／Ａ変換器との間にデューティ調整回路を
設け、前記第一のクロック信号または前記第二のクロッ
ク信号を前記デューティ調整回路を介して前記第一のＤ
／Ａ変換器または前記第二のＤ／Ａ変換器に入力したこ
とを特徴とする請求項２記載のベースバンド信号処理回
路。 - 【請求項４】 ディジタル信号と前記ディジタル信号を
アナログ信号に変換するための第一のクロック信号とが
入力されて第一のベースバンド信号を出力する第一の第
一のＤ／Ａ変換器と、前記ディジタル信号と前記ディジ
タル信号をアナログ信号に変換するための第二のクロッ
ク信号とが入力されて第二のベースバンド信号を出力す
る第二のＤ／Ａ変換器と備え、前記第一のクロック信号
と前記第二のクロック信号とを同期させるとともに、相
互間の位相を変えられるようにしたことを特徴とするベ
ースバンド信号処理回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29697698A JP2000124963A (ja) | 1998-10-19 | 1998-10-19 | ベースバンド信号処理回路 |
| US09/420,369 US6597747B1 (en) | 1998-10-19 | 1999-10-18 | Baseband signal processing circuit capable of accurately setting phase difference between analog I signal and analog Q signal to 90 degrees |
| KR1019990045029A KR100339126B1 (ko) | 1998-10-19 | 1999-10-18 | 베이스밴드 신호 처리 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29697698A JP2000124963A (ja) | 1998-10-19 | 1998-10-19 | ベースバンド信号処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000124963A true JP2000124963A (ja) | 2000-04-28 |
Family
ID=17840648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29697698A Withdrawn JP2000124963A (ja) | 1998-10-19 | 1998-10-19 | ベースバンド信号処理回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6597747B1 (ja) |
| JP (1) | JP2000124963A (ja) |
| KR (1) | KR100339126B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003110484A (ja) * | 2001-09-27 | 2003-04-11 | Sony Corp | 携帯通信端末、該携帯通信端末における通信方法、プログラムおよび該プログラムを記録した記録媒体 |
| JP4179884B2 (ja) * | 2003-01-08 | 2008-11-12 | 株式会社東芝 | 動作テスト回路を含む半導体集積回路、および、その動作テスト方法 |
| JP4323968B2 (ja) * | 2004-01-14 | 2009-09-02 | 株式会社日立コミュニケーションテクノロジー | 無線通信装置のタイミング調整方法 |
| JP6235505B2 (ja) * | 2015-02-27 | 2017-11-22 | ファナック株式会社 | 自動調整機能を有するエンコーダの信号処理装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62136915A (ja) * | 1985-12-10 | 1987-06-19 | Victor Co Of Japan Ltd | パルス移相回路 |
| JPH05327808A (ja) * | 1992-05-20 | 1993-12-10 | Nec Corp | 直交変調回路 |
| US5396296A (en) * | 1993-11-08 | 1995-03-07 | Motorola, Inc. | Video feedback matching circuit and method therefor |
| US5548253A (en) | 1995-04-17 | 1996-08-20 | Omnipoint Corporation | Spectrally efficient quadrature amplitude modulator |
| US5896053A (en) * | 1995-07-28 | 1999-04-20 | Harris Corporation | Single ended to differential converter and 50% duty cycle signal generator and method |
| JP3336860B2 (ja) * | 1996-05-31 | 2002-10-21 | 安藤電気株式会社 | 変調精度の調整装置 |
| US5930689A (en) * | 1997-10-24 | 1999-07-27 | Motorola, Inc. | Apparatus and method for producing a plurality of output signals with fixed phase relationships therebetween |
| AU5796499A (en) * | 1998-08-31 | 2000-03-21 | Kamilo Feher | Feher keying (fk) modulation and transceivers including clock shaping processors |
-
1998
- 1998-10-19 JP JP29697698A patent/JP2000124963A/ja not_active Withdrawn
-
1999
- 1999-10-18 KR KR1019990045029A patent/KR100339126B1/ko not_active IP Right Cessation
- 1999-10-18 US US09/420,369 patent/US6597747B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100339126B1 (ko) | 2002-05-31 |
| KR20000035037A (ko) | 2000-06-26 |
| US6597747B1 (en) | 2003-07-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040607 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040616 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20040726 |