CN101877577A - 有限冲激响应滤波器的实现方法和有限冲激响应滤波器 - Google Patents

Abstract

本发明公开了一种有限冲激响应滤波器实现方法和一种有限冲激响应滤波器。该方法包括：根据待实现滤波器的阶数，获取将所述待实现滤波器分割成多个等阶数的子滤波器后各子滤波器的阶数；将输入数据输入到各子滤波器，对各子滤波器的输出分别根据所述子滤波器的阶数进行延时后相加，得到所述待实现滤波器的输出。本发明中通过将高阶滤波器以多个等阶数的子滤波器的方式实现，在不降低滤波器原有阶数、不提高滤波器的工作时钟、不增加滤波器最终实现的复杂度的前提下，大大降低了滤波器的功耗，提供了一种低成本低功耗的有限冲激响应滤波器。

Description

有限冲激响应滤波器的实现方法和有限冲激响应滤波器

技术领域

本发明涉及通信技术领域，尤其涉及一种有限冲激响应滤波器的实现方法和有限冲激响应滤波器。

背景技术

在数字中频FPGA(Field Programmable Gate Array，现场可编程门阵列)设计中，FIR(Finite Impulse Response，有限冲激响应)滤波器是其中一个重要的组成部分，无论是DUC(Digital Up Converters，数字上变频器)、DDC(Digital Down Converters，数字下变频器)还是基带的成型滤波，都会需要使用滤波器来对信号频谱进行修整。

对FIR滤波器而言，阶数是影响其性能一个重要指标。如果阶数太低，会影响滤波器的频率响应性能。但是如果阶数太高，实现该滤波器所需要的FPGA的逻辑单元数目和乘法器单元数目会随着阶数成比例增加。这样就使得滤波器的性能和消耗的FPGA资源彼此制约。

在通常进行FPGA的FIR滤波器设计时，出于节省所使用的乘法器个数的目的，一般都会考虑到利用FIR系数的对称性。脉动型FIR滤波器可以很好的利用这种系数对称性，节省出一半的乘法器。所以现在的FIR实现一般都是采用这种结构。

目前常规脉动滤波器的一结构示意图如图1所示。从图1可以看到，对于一个九阶的脉动型FIR滤波器，只使用了5个乘法器，节省了一半的乘法器资源。而且通过加长寄存器链和改变加法器的抽头位置，这种结构也能很好的实现多通道IQ复用的功能，提高FIR的复用率，现有技术中的中频FPGA上的FIR一般都是使用这种结构。

尽管现在中频FPGA中所使用的脉动滤波器尽管可以达到节省一半乘法器的目的，但是这是靠多级寄存滤波器输入数据x(n)来实现的。为了完成滤波器输入数据x(n)的寄存功能，会需要一根很长的寄存器链来储存进入滤波器的数据。在图1所示的9阶滤波器中，脉动滤波器需要储存前八个x(n)的值，假如x(n)是16bit量化的话，那么为了实现这条寄存链，就需要消耗16*8＝128个D触发器。

另外，在中频FPGA中，滤波器一般是多通道IQ分时复用的，那么寄存器链的长度还要在原来基础上乘上2倍的通道数。以一个两通道IQ复用的97阶滤波器为例，如果数据以16bit量化，寄存器链需要消耗的D触发器个数为2*2*96*16＝6144个。可见脉动滤波器消耗在寄存器链上的资源是很多的。这使得滤波器的阶数常常成为在进行FPGA器件选型时遇到的一个瓶颈。在不减少滤波器阶数的前提下，只能通过使用更大容量的器件来进行实现，这就增加了设备成本和功耗。

发明内容

本发明提供一种有限冲激响应滤波器的实现方法和有限冲激响应滤波器，用于提供一种低成本低功耗的有限冲激响应滤波器。

为达到上述目的，本发明提供一种有限冲激响应滤波器实现方法，包括以下步骤：

根据待实现滤波器的阶数，获取将所述待实现滤波器分割成多个等阶数的子滤波器后各子滤波器的阶数；

将输入数据输入到各子滤波器，对各子滤波器的输出分别根据所述子滤波器的阶数进行延时后相加，得到所述待实现滤波器的输出。

其中，所述根据待实现滤波器的阶数，获取将所述待实现滤波器分割成多个等阶数的子滤波器后各子滤波器的阶数包括：

所述待实现滤波器的阶数N为非质数时，将所述待实现滤波器分割成k个等阶数的子滤波器后，各子滤波器的阶数N1＝N/k，其中N1和k为整数；

所述待实现滤波器的阶数N为质数时，将所述质数N扩展为非质数N’，将所述待实现滤波器分割成k个等阶数的子滤波器后，各子滤波器的阶数N1＝N’/k，其中N1和k为整数。

其中，所述对各子滤波器的输出分别根据所述子滤波器的阶数进行延时后相加，包括：

对于第i个子滤波器，i＝1，2，...k，将其输出进行(i-1)×N的延时；

将各子滤波器的输出进行延时后相加，得到所述待实现滤波器的输出。

其中，所述对各子滤波器的输出分别根据所述子滤波器的阶数进行延时后相加，包括：

对于第k个子滤波器，将其输出进行N的延时后，与第k-1个子滤波器的输出相加；将上一相加结果进行N的延时后与第k-2个子滤波器的输出相加；将上一相加结果进行N的延时后与第k-3个子滤波器的输出相加；重复该迭加操作，直至获得与第1个子滤波器的输出相加结果，得到所述待实现滤波器的输出。

其中，将所述待实现滤波器分割成k个等阶数的子滤波器后，还包括：对所述各子滤波器的系数进行系数变换，得到系数对称的各变换后子滤波器。

其中，还包括：

对所述各变换后子滤波器的输出进行变换，得到由所述待实现滤波器分割得到的k个等阶数的子滤波器的输出。

本发明还提供一种有限冲激响应滤波器，包括：

多个等阶数的子滤波器，用于接收输入数据，所述各子滤波器的阶数由待实现滤波器的阶数获取得到；

与所述多个滤波器对应的多个延时器，用于对所述各子滤波器的输出分别根据所述子滤波器的阶数进行延时；

加法器，用于对于所述各延时器延时后的结果进行相加，得到所述待实现滤波器的输出。

其中，所述待实现滤波器的阶数N为非质数时，将所述待实现滤波器分割成k个等阶数的子滤波器后，各子滤波器的阶数N1＝N/k，其中N1和k为整数；

所述待实现滤波器的阶数N为质数时，将所述质数N扩展为非质数N’，将所述待实现滤波器分割成k个等阶数的子滤波器后，各子滤波器的阶数N1＝N’/k，其中N1和k为整数。

其中，对于第i个子滤波器，i＝2，...k，存在一延时器与其连接，将其输出进行(i-1)×N的延时。

其中，对于第k个子滤波器，将其输出与一延时器连接，进行N的延时后，与第k-1个子滤波器的输出输入到一加法器；将上一相加结果与一延时器连接，进行N的延时后与第k-2个子滤波器的输出输入到一加法器；将上一相加结果与一延时器连接，进行N的延时后与第k-3个子滤波器的输出输入到一加法器；重复该迭加操作，直至与第1个子滤波器的输出输入到一加法器相加。

其中，所述各子滤波器为经过系数变换，得到的系数对称的变换后子滤波器时，将所述各变换后子滤波器的输出进行变换，得到由所述待实现滤波器分割得到的k个等阶数的子滤波器的输出。

与现有技术相比，本发明具有以下优点：

本发明中通过将高阶滤波器以多个等阶数的子滤波器的方式实现，在不降低滤波器原有阶数、不提高滤波器的工作时钟、不增加滤波器最终实现的复杂度的前提下，大大降低了滤波器的功耗，提供了一种低成本低功耗的有限冲激响应滤波器。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是现有技术中常规脉动滤波器的结构示意图；

图2是本发明中有限冲激响应滤波器实现方法的流程图；

图3是本发明中提供的脉动型FIR滤波器的结构示意图；

图4是本发明中提供的脉动型FIR滤波器的另一结构示意图；

图5是本发明中提供的15阶脉动型FIR滤波器的结构示意图；

图6是本发明中提供的15阶脉动型FIR滤波器的另一结构示意图；

图7是本发明中提供的高阶脉动型FIR滤波器的结构示意图；

图8是利用本发明中提供的滤波器实现的三相内插滤波器结构示意图；

图9是利用本发明中提供的滤波器实现的三相抽取滤波器结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明中提供了一种有限冲激响应滤波器实现方法，如图2所示，包括：

步骤s201、根据待实现滤波器的阶数，获取将待实现滤波器分割成多个等阶数的子滤波器后各子滤波器的阶数。

步骤s202、将输入数据输入到各子滤波器，对各子滤波器的输出分别根据子滤波器的阶数进行延时后相加，得到待实现滤波器的输出。

以下结合具体的应用场景，描述本发明中有限冲激响应滤波器的具体实现方式。对于一个有N个系数抽头的FIR滤波器，其输出可以表示为：

$y\left(n\right)=\underset{i=0}{\overset{N-1}{\mathrm{\Σ}}}h\left(i\right)\×x(n-i)---\left(1\right)$

首先为了简单起见，假设N为非质数，则可以得到N＝k×N1，其中k和N1为整数，对于N为质数的情况将在后面进行描述。那么公式(1)可以变为：

$y\left(n\right)=\underset{i=0}{\overset{N-1}{\mathrm{\Σ}}}h\left(i\right)\×x(n-i)=\underset{i=0}{\overset{N_1-1}{\mathrm{\Σ}}}h\left(i\right)\×x(n-i)+\underset{i=N_1}{\overset{2\×N_1-1}{\mathrm{\Σ}}}h\left(i\right)\×x(n-i)+...+\underset{i=(k-1)\×N_1}{\overset{k\×N_1-1}{\mathrm{\Σ}}}h\left(i\right)\×x(n-i)---\left(2\right)$

令：

$y_k\left(n\right)=\underset{i=0}{\overset{N_1-1}{\mathrm{\Σ}}}h[(k-1)\×N_1+i]\×x(n-i)---\left(3\right)$

则k＝1时， $y_1\left(n\right)=\underset{i=0}{\overset{N_1-1}{\mathrm{\Σ}}}h[(1-1)\×N_1+i]\×x(n-i)=\underset{i=0}{\overset{N_1-1}{\mathrm{\Σ}}}h\left(i\right)\×x(n-i);$

则k＝2时， $y_2(n-N_1)=\underset{i=N_1}{\overset{2\×N_1-1}{\mathrm{\Σ}}}h[(2-1)\×N_1+i-N_1]\×x(n-N_1-i+N_1)=\underset{i=N_1}{\overset{2\×N_1-1}{\mathrm{\Σ}}}h\left(i\right)\×x(n-i);$

因此，公式(2)可以变为

y(n)＝y₁(n)+y₂(n-N₁)+…+y_k(n-(k-1)×N₁)                        (4)

从公式(4)可以发现，对于一个阶数很长的滤波器y(n)而言，可以将它分成若干个等长的子滤波器y₁(n)、y₂(n-N₁)、...、y_k(n-(k-1)×N₁)。每一个子滤波器的输入数据还是原滤波器的输入数据。但是在各个子滤波器计算完毕后，将各个子滤波器的输出进行不同的延时，最后相加就可以得到原滤波器的输出。根据该公式(4)，由拆分后得到的多个子滤波器组成的新滤波器结构如图3所示。

当图3中的各个子滤波器的系数保持对称时，仍可以采用脉动滤波器的结构。但是所有的子滤波器都可以共用同一条D触发器链。这样就大大缩短了原D触发器链的长度。而各个子滤波器的延时部分，可以使用FPGA中的BlockRAM生成FIFO(First In First Out，先入先出)来实现。如果滤波器的阶数N是一个质数的话，可以在滤波器的系数左右添加上相等个数的0，将N扩充为一个非质数以进行子滤波器的划分。

若N为质数，例如以两通道IQ复用的97阶滤波器为例，在该滤波器的系数左右各添一个0，将该滤波器扩充为一个99阶的滤波器，但这不会改变滤波器本身的计算结果。然后把扩充后的滤波器拆分成9个两通道IQ复用的11阶滤波器。这样寄存器链的长度就由原来2*2*96变成了2*2*10。所消耗的D触发器降为了原来的1/9。

尽管中频FPGA用到Block RAM的模块并不多，但是可以发现在滤波器阶数较长时，最后的几个子滤波器输出数据都将经过一个比较大的延时，这样还是会增加Block RAM的使用量。而且各个子滤波器在经过延时后计算滤波器最终输出y(n)所进行输入加法也会对FPGA的时延造成影响。为此，本发明中基于迭代的方法，将上式(4)再次进行变换：

令 $z_i\left(n\right)=\left\{\begin{array}{cc}{y}_i\left(n\right)+z_{i+1}(n-N_1)& i=0.1...k-1\\ y_i\left(n\right)& i=k\end{array}\right.---\left(5\right)$

即 $y_i\left(n\right)=\left\{\begin{array}{cc}{z}_i\left(n\right)+z_{i+1}(n-N_1)& i=0.1...k-1\\ z_i\left(n\right)& i=k\end{array}\right.,$ 那么：

y(n)＝y₁(n)+y₂(n-N₁)+…+y_k(n-(k-1)×N₁)

    ＝z₁(n)-z₂(n-N₁)+z₂(n-N₁)-z₃(n-2N₁)+…+z_k-1(n-(k-2)×N₁)

    -z_k(n-(k-1)×N₁)+z_k(n-(k-1)×N₁)＝z₁(n)

即最终可以得到

y(n)＝z₁(n)                                    (6)

即y(n)＝z₁(n)＝y₁(n)+z₂(n-N₁)＝y₁(n)+y₁(n-N₁)+z₃(n-2N₁)+...。且z_k(n)＝y_k(n)

这样，可以把公式(4)中涉及的N输入加法，可以拆分成(N-1)级二输入加法。对于每一级的加法而言，都只需要得到当前的子滤波器输出y_i(n)，i＝0.1...k-1和经过一个较短延时的上一级加法输出z_i+1(n-N₁)，i＝0.1...k-1。因此，本发明中图3所示的滤波器可以变化为如图4所示的结构。

以下以一个15阶的脉动型FIR滤波器为例，说明本发明中滤波器的实现方法。假设该滤波器系数为h＝[a，b，c，d，e，f，g，h，g，f，e，d，c，b，a]

那么将这个滤波器拆分成3个各5阶的子滤波器，拆分后得到的3个子滤波器的滤波器系数分别为：

h0＝[a，b，c，d，e]；h1＝[f，g，h，g，f]；h2＝[e，d，c，b，a]

尽管h0和h2并不对称，但是可以将这两个子滤波器的系数作一次系数变换，变换后的3个子滤波器的滤波器系数分别为：

h0’＝[a+e，b+d，2c，d+b，e+a]；h1’＝[f，g，h，g，f]；h2’＝[e-a，d-b，0，b-d，a-e]

变换后，h0’，h1’，h2’三个滤波器系数变为对称。尽管h2’是一种负对称，但是仍然可以使用脉动滤波器的结构，只需要把图1中各个乘法器前端的加法器修改成减法器即可。最终在输出时，只需要将h0’和h2’的输出结果分别做一次加运算和一次减运算，就可以得到所需的h0和h2的输出，如图5所示。即：

$y_0\left(n\right)=\frac{{y_0}^{\′}\left(n\right)-{y_2}^{\′}\left(n\right)}{2};$ y₁(n)＝y₁′(n)； $y_2\left(n\right)=\frac{{y_0}^{\′}\left(n\right)+{y_2}^{\′}\left(n\right)}{2}$

这样，本发明中15阶的脉动型FIR滤波器滤波器结构如图6所示。

对于更高阶数的脉动型FIR滤波器，其结构如图7所示。从图7中可以看出，通过改变滤波器的结构，可以把D触发器链的长度降低为现有技术中结构的1/k。而且由于各个子滤波器可以共用，D触发器链上所需要加(减)法器降低为现有技术中的2/k，而所需要的增加的资源仅仅是在各个子滤波器的输出端，附加2k-1个加(减)法器和k-1个FIFO。这样，在滤波器阶数阶数比较大的情况下，本发明提供的该结构可以节省相当可观的资源。

而且利用这种滤波器，同样可以实现DUC中的内插滤波，以及DDC的抽取滤波。通常DUC中的内插滤波和DDC的抽取滤波都是使用多相结构来实现，那么只需把多相滤波器中各相子滤波器用这种结构进行替换即可。

需要注意的是，由于在生成各相子滤波器时，需要对原系数进行系数抽取来生成各相子滤波器系数，会出现各相子滤波器系数不对称的情况。这就同样需要对各相子滤波器系数做一次系数变换来保证系数的对称性并在输出时进行恢复。

图8是利用新结构滤波器实现三相内插滤波器的示意图。由于多相内插滤波器共用同一路输入数据，所以各相子滤波器拆分后的子滤波器仍然可以共用同一条寄存器链。

而在多相抽取滤波时，由于各相数据是对输入数据进行等间隔抽取，所以并不相同，需要各相通过分路输出分别形成寄存器链。图9是利用新结构滤波器实现三相抽取滤波器的示意图。

下面以两通道IQ复用的97阶滤波器为例，分别使用的常规的多通道脉动型结构滤波器、和将其拆分成9个子滤波器的新结构滤波器进行了仿真。通过比较可以发现，利用本发明中提出的实现方法，对这个97阶滤波器进行拆分后，消耗的资源降低为不到原来的1/3，节省出将近2000个slice。如果在DUC和DDC的长系数滤波器上都采用这种新型结构，那么就可以大大降低DUC和DDC部分的功耗和资源消耗比重。而且由于不需要提高滤波器的工作时钟，所以也不会增加最终实现的难度。另外，由于这种新型的滤波器同样可以实现多相抽取和多相内插，所以也同样可以使用其来替代原先在数字中频FPGA中所使用的抽取和内插FIR。

通过本发明提供的上述方法，将高阶滤波器以多个等阶数的子滤波器的方式实现，在不降低滤波器原有阶数、不提高滤波器的工作时钟、不增加滤波器最终实现的复杂度的前提下，大大降低了滤波器的功耗，提供了一种低成本低功耗的有限冲激响应滤波器。

本发明还提供一种有限冲激响应滤波器，包括：

多个等阶数的子滤波器，用于接收输入数据，所述各子滤波器的阶数由待实现滤波器的阶数获取得到；

与所述多个滤波器对应的多个延时器，用于对所述各子滤波器的输出分别根据所述子滤波器的阶数进行延时；

加法器，用于对于所述各延时器延时后的结果进行相加，得到所述待实现滤波器的输出。

其中，所述待实现滤波器的阶数N为非质数时，将所述待实现滤波器分割成k个等阶数的子滤波器后，各子滤波器的阶数N1＝N/k，其中N1和k为整数；

所述待实现滤波器的阶数N为质数时，将所述质数N扩展为非质数N’，将所述待实现滤波器分割成k个等阶数的子滤波器后，各子滤波器的阶数N1＝N’/k，其中N1和k为整数。

其中，对于第i个子滤波器，i＝2，...k，存在一延时器与其连接，将其输出进行(i-1)×N的延时。

其中，对于第k个子滤波器，将其输出与一延时器连接，进行N的延时后，与第k-1个子滤波器的输出输入到一加法器；将上一相加结果与一延时器连接，进行N的延时后与第k-2个子滤波器的输出输入到一加法器；将上一相加结果与一延时器连接，进行N的延时后与第k-3个子滤波器的输出输入到一加法器；重复该迭加操作，直至与第1个子滤波器的输出输入到一加法器相加。

其中，所述各子滤波器为经过系数变换，得到的系数对称的变换后子滤波器时，将所述各变换后子滤波器的输出进行变换，得到由所述待实现滤波器分割得到的k个等阶数的子滤波器的输出。

关于本发明中涉及的有限冲激响应滤波器的具体结构，可以参考上述图3至图9中所示的滤波器结构，在此不进行重复介绍。

通过本发明提供的上述滤波器结果，将高阶滤波器以多个等阶数的子滤波器的方式实现，在不降低滤波器原有阶数、不提高滤波器的工作时钟、不增加滤波器最终实现的复杂度的前提下，大大降低了滤波器的功耗，提供了一种低成本低功耗的有限冲激响应滤波器。

通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到本发明可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件，但很多情况下前者是更佳的实施方式。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台设备执行本发明各个实施例所述的方法。

以上公开的仅为本发明的几个具体实施例，但是，本发明并非局限于此，任何本领域的技术人员能思之的变化都应落入本发明的保护范围。

Claims (11)

1.一种有限冲激响应滤波器实现方法，其特征在于，包括：

根据待实现滤波器的阶数，获取将所述待实现滤波器分割成多个等阶数的子滤波器后各子滤波器的阶数；

将输入数据输入到各子滤波器，对各子滤波器的输出分别根据所述子滤波器的阶数进行延时后相加，得到所述待实现滤波器的输出。

2.如权利要求1所述的方法，其特征在于，所述根据待实现滤波器的阶数，获取将所述待实现滤波器分割成多个等阶数的子滤波器后各子滤波器的阶数包括：

所述待实现滤波器的阶数N为非质数时，将所述待实现滤波器分割成k个等阶数的子滤波器后，各子滤波器的阶数N1＝N/k，其中N1和k为整数；

所述待实现滤波器的阶数N为质数时，将所述质数N扩展为非质数N’，将所述待实现滤波器分割成k个等阶数的子滤波器后，各子滤波器的阶数N1＝N’/k，其中N1和k为整数。

3.如权利要求2所述的方法，其特征在于，所述对各子滤波器的输出分别根据所述子滤波器的阶数进行延时后相加，包括：

对于第i个子滤波器，i＝1，2，...k，将其输出进行(i-1)×N的延时；

将各子滤波器的输出进行延时后相加，得到所述待实现滤波器的输出。

4.如权利要求2所述的方法，其特征在于，所述对各子滤波器的输出分别根据所述子滤波器的阶数进行延时后相加，包括：

对于第k个子滤波器，将其输出进行N的延时后，与第k-1个子滤波器的输出相加；将上一相加结果进行N的延时后与第k-2个子滤波器的输出相加；将上一相加结果进行N的延时后与第k-3个子滤波器的输出相加；重复该迭加操作，直至获得与第1个子滤波器的输出相加结果，得到所述待实现滤波器的输出。

5.如权利要求2至4中任一项所述的方法，其特征在于，将所述待实现滤波器分割成k个等阶数的子滤波器后，还包括：对所述各子滤波器的系数进行系数变换，得到系数对称的各变换后子滤波器。

6.如权利要求5所述的方法，其特征在于，还包括：

对所述各变换后子滤波器的输出进行变换，得到由所述待实现滤波器分割得到的k个等阶数的子滤波器的输出。

7.一种有限冲激响应滤波器，其特征在于，包括：

多个等阶数的子滤波器，用于接收输入数据，所述各子滤波器的阶数由待实现滤波器的阶数获取得到；

与所述多个滤波器对应的多个延时器，用于对所述各子滤波器的输出分别根据所述子滤波器的阶数进行延时；

加法器，用于对于所述各延时器延时后的结果进行相加，得到所述待实现滤波器的输出。

8.如权利要求7所述的有限冲激响应滤波器，其特征在于，

所述待实现滤波器的阶数N为非质数时，将所述待实现滤波器分割成k个等阶数的子滤波器后，各子滤波器的阶数N1＝N/k，其中N1和k为整数；

所述待实现滤波器的阶数N为质数时，将所述质数N扩展为非质数N’，将所述待实现滤波器分割成k个等阶数的子滤波器后，各子滤波器的阶数N1＝N’/k，其中N1和k为整数。

9.如权利要求8所述的有限冲激响应滤波器，其特征在于，

对于第i个子滤波器，i＝2，...k，存在一延时器与其连接，将其输出进行(i-1)×N的延时。

10.如权利要求8所述的有限冲激响应滤波器，其特征在于，

对于第k个子滤波器，将其输出与一延时器连接，进行N的延时后，与第k-1个子滤波器的输出输入到一加法器；将上一相加结果与一延时器连接，进行N的延时后与第k-2个子滤波器的输出输入到一加法器；将上一相加结果与一延时器连接，进行N的延时后与第k-3个子滤波器的输出输入到一加法器；重复该迭加操作，直至与第1个子滤波器的输出输入到一加法器相加。

11.如权利要求7至10中任一项所述的有限冲激响应滤波器，其特征在于，所述各子滤波器为经过系数变换，得到的系数对称的变换后子滤波器时，将所述各变换后子滤波器的输出进行变换，得到由所述待实现滤波器分割得到的k个等阶数的子滤波器的输出。

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