CN103117730A - 多通道梳状滤波器及其实现方法 - Google Patents

Abstract

本发明公开了多通道梳状滤波器及其实现方法。本发明通过分解梳状滤波器传递函数，优化梳状滤波器架构，将梳状滤波器分解为呈多相并列结构的梳状滤波器，并利用移位寄存器和RAM存储器，在不增加面积和复杂度的基础上实现高速多通道梳状滤波，降低硬件资源消耗，节约成本，可以在进行加减运算前降低工作频率，从而提高梳状滤波器的整体工作频率，适用于下一代移动通信系统。

Description

多通道梳状滤波器及其实现方法

技术领域

本发明涉及数字信号处理技术领域，尤其涉及多通道梳状滤波器及其实现方法。

背景技术

科技日新月异，由于数字系统的迅猛发展，如今大部分的现代化设备都是使用数字系统进行信号处理。模拟信号需要经过模数转换器（ADCs）转换成数字信号才能在数字系统进行处理和存储。随着移动通信技术的发展，通信用户急剧增加，现代通讯协议中都采用了高速多载波处理技术，这就要求相应的通信产品也具有高速多载波处理能力。

数字滤波器广泛用于各种通讯系统，如高清电视，智能手机，电缆调制等。在采用高动态范围和高信噪比的过采样∑ΔADC应用中，滤波器扮演了重要角色，如高端音视频传输、WiMAX（全球微波互联接入）接收等。快速增长的高速率和高带宽需求，使传统的滤波器无法工作在高速的时钟频率系统中。例如2G系统中的∑ΔADC采样频率需要达到200KHz，3G系统中的∑ΔADC采样频率需要达到4MHz，而LTE（Long Term Evolution）系统中的∑ΔADC采样频率需要达到40MHz以上，下一代的移动通信技术将对数字信号处理的性能提出更高的要求。

梳状滤波器是数字信号处理中经常使用的一种滤波器，不需要乘法单元，存储空间也低于其他FIR（Finite Impulse Response）滤波器，并且容易扩展，这些优点都提高梳状滤波器的实用性和研究价值。通带衰减是梳状滤波器的主要问题之一，通过增加梳状滤波器的阶数，可以锐化梳状滤波器的通带特性。对于传统梳状滤波器，每增加1阶，将增加2个加法器，并且为了保持精度，相应数据位宽也会增加，加法器的速度将下降，面积也将增大。

梳状滤波器在窄频带的低频滤波器实现上有着较高的效率，其主要功能是消除频谱上信号频段以外的噪声，以防止采样后噪声被混入信号频段，常在降频采样（抽取）和升频采样（内插）时通常用做首级滤波器。如图1所示，在降频采样（抽取）中应用，梳状滤波器102紧跟在∑ΔADC101后，作为第一级滤波器，后级使用的半带滤波器103、104用于平滑梳状滤波器通带特性。

发明内容

本发明的目的在于提供一种多通道梳状滤波器及其实现方法，能够工作在数百兆赫兹（MHz）到吉赫兹（GHz）的∑ΔADC过采样系统中，可以在进行加减运算前降低工作频率，在不增加面积和复杂度的基础上实现高速梳状滤波器，同时可以支持多个通道的数据进行梳状滤波。

实现上述目的的技术方案是：

本发明之一的一种多通道梳状滤波器的实现方法，包括下列步骤：

步骤一，选择阶数为N，抽取因子为M的第一梳状滤波器（201）；N和M均为正整数；

步骤二，将所述第一梳状滤波器（201）分解为呈多相并列结构的第二梳状滤波器（301），该第二梳状滤波器（301）包括M1个第一子通路、M1-1个第一延时寄存器（307）和第二加法器（308），其中：

每个第一子通路包括一个阶数为N，抽取因子为M2的第一分量梳状滤波器（309），以及连接在第一分量梳状滤波器（309）输入端的第二抽取器（306），该第二抽取器（306）的抽取率为M1；

通过在每两个第一子通路的输入端之间连接一个所述第一延时寄存器（307），将各第一子通道的输入端汇总成一个总输入端;

各第一子通路的输出端连接所述第二加法器（308）；

M1和M2均为正整数；

步骤三，针对每个第一分量梳状滤波器（309），在其的每个第二单级积分器中第三D触发器（304）到第三加法器（302）的路径上加入一个移位寄存器或者RAM存储器；在其的每个第二单级梳状器中第四D触发器（304’）到第二减法器（303）的路径上加入一个移位寄存器或者RAM存储器。

上述的多通道梳状滤波器的实现方法，其中，所述实现方法还包括：

步骤四，在各第一子通道的总输入端连接一个多路选择器。

上述的多通道梳状滤波器的实现方法，其中，所述M＝P*M1*M2，P表示相关系数。

本发明之二的一种多通道梳状滤波器，包括第一多路选择器（411）、M1个第二子通路、M1-1个第二延时寄存器（407）和第四加法器（408），其中：

每个第二子通路包括一个阶数为N，抽取因子为M2的第二分量梳状滤波器（410），以及连接该第二分量梳状滤波器（410）输入端的第四抽取器（406），该第四抽取器（406）的抽取率为M1；

通过在每两个第二子通路的输入端之间连接一个所述第二延时寄存器（407），将各第二子通道的输入端汇总成一个总输入端，该总输入端连接所述第一多路选择器（411）的输出端；

各第二子通路的输出端连接所述第四加法器（408）；

第二分量梳状滤波器（410）包括依次连接的N级级联的第三积分器、第五抽取器（405）和N级级联的第三梳状器，其中：

第五抽取器（305）的抽取率为M2；

所述第三积分器的输入端连接所述第四抽取器（406）的输出端；

所述第三梳状器的输出端连接第四加法器（408）；

每个第三单级积分器包括第五加法器（402）和第五D触发器（404），以及第五D触发器（404）到第五加法器（402）路径上的第一移位寄存器或者第一RAM存储器（409）；

每个第三单级梳状器包括第三减法器（403）和第六D触发器（404’），以及第六D触发器（404’）到第三减法器（403）路径上的第二移位寄存器或者第二RAM存储器（409’）；

N、M1和M2均为正整数。

上述的多通道梳状滤波器，其中，所述N级级联的第三积分器指：依次相接的N个第三单级积分器；所述N级级联的第三梳状器指：依次相接的N个第三单级梳状器。

上述的多通道梳状滤波器，其中，

每个第三单级积分器中：第五加法器（402）的输入端作为第三单级积分器的输入端；第五加法器（402）的输出端连接第五D触发器（404）；第五D触发器（404）的输出端作为第三单级积分器的输出端，并通过第一移位寄存器或者第一RAM存储器（409）连接第五加法器（402）；

每个第三单级梳状器中：第六D触发器（404’）和第三减法器（403）各自的输入端相连作为第三单级梳状器的输入端；第六D触发器（404’）的输出端通过第二移位寄存器或者第二RAM存储器（409’）连接第三减法器（403），第三减法器（403）的输出端作为第三单级梳状器的输出端。

上述的多通道梳状滤波器，其中，所述第一、第二移位寄存器或者第一、第二RAM存储器（409、409’）各自的总长度为M1。

本发明的有益效果是：本发明通过分解梳状滤波器传递函数，优化梳状滤波器架构，在不增加面积和复杂度的基础上实现高速梳状滤波器，能够工作在数百兆赫兹（MHz）到吉赫兹（GHz）的∑ΔADC过采样系统中，可以在进行加减运算前降低工作频率，从而提高梳状滤波器的整体工作频率，适用于下一代移动通信系统。同时，本发明可以支持多个通道的数据进行梳状滤波，多个分量都为相同的梳状滤波器，结构规则，利于硬件实现时的资源共享，降低硬件资源消耗，节约成本。

附图说明

图1是梳状滤波器在一种典型应用中的位置框图；

图2是传统梳状滤波器，即第一梳状滤波器的结构框图；

图3是本发明分解后的梳状滤波器，即第二梳状滤波器的结构框图；

图4是本发明优化后的一多通道梳状滤波器，即第三梳状滤波器的结构框图。

具体实施方式

下面将结合附图对本发明作进一步说明。

梳状滤波器的优点有：无需乘法器；滤波系数无需存储器；结构规则无需外部时序控制等。缺点是通带性能衰减，需要后级增加滤波器补偿。

梳状滤波器的传递函数为：

其中，M为梳状滤波器的抽头数，M为整数；

为积分器；1-Z^-M为梳状器；Z^-M表示延时单元，表示延时M次。

为了提高梳状滤波器的阻带衰减，降低通带衰减，将梳状滤波器的传递函数修正为：

其中，N为梳状滤波器的阶数，N为正整数。

请参阅图2，为传统梳状滤波器的结构示意图，即第一梳状滤波器201的结构图；第一梳状滤波器201前半部分为N级级联的第一积分器208（即N个第一单级积分器），后半部分为N级级联的第一梳状器209（即N个第一单级梳状器），中间是一个抽取率为M的第一抽取器205；每个第一单级积分器206由一个第一D触发器204和一个第一加法器202组成，第一加法器202的输入端为第一单级积分器206的输入端，第一加法器202的输出端连接第一D触发器204，第一D触发器204的输出端作为第一单级积分器206的输出端并连接第一加法器202；每个第一单级梳状器207由一个第二D触发器204’和一个第一减法器203组成，第二D触发器204’和第一减法器203各自的输入端相连作为第一单级梳状器207的输入端，第二D触发器204’的输出端连接第一减法器203，第一减法器203的输出端作为第一单级梳状器207的输出端。

由上述可知，第一积分器208的工作频率较第一梳状器209的工作频率高M倍，实际使用时还可能比采样频率高几倍。在精度要求较高时，第一积分器208所使用的第一加法器202可能无法工作在较高时钟频率，为了解决此类问题，采用本发明之一的多通道梳状滤波器的实现方法，请结合图3，包括下列步骤：

步骤一，选择阶数为N，抽取因子为M的第一梳状滤波器201作为原始梳状滤波器；N和M均为正整数；

步骤二，将第一梳状滤波器201分解为呈多相并列结构的第二梳状滤波器301，该第二梳状滤波器301包括M1个第一子通路、M1-1个第一延时寄存器307和第二加法器308，其中：

每个第一子通路包括一个阶数为N，抽取因子为M2的第一分量梳状滤波器309，以及连接在第一分量梳状滤波器309输入端的第二抽取器306，该第二抽取器306的抽取率为M1；

通过在每两个第一子通路的输入端（第二抽取器306的输入端）之间连接一个第一延时寄存器307，将各第一子通道的输入端汇总成一个总输入端;

各第一子通路的输出端连接第二加法器308；

M1和M2均为正整数；并且M1、M2与M有相关性，即M＝P*M1*M2，P表示相关系数。

具体地说，请参阅图3，第一分量梳状滤波器309包括依次连接的N级级联的第二积分器（即依次相接的N个第二单级积分器）、第三抽取器305和N级级联的第二梳状器（即依次相接的N个第二单级梳状器），其中：

第三抽取器305的抽取率为M2；

第二积分器的输入端连接第二抽取器306的输出端；第二梳状器的输出端连接第二加法器308；

每个第二单级积分器包括第三加法器302和第三D触发器304；

每个第二单级梳状器包括第二减法器303和第四D触发器304’。

图2和图3，即第一梳状滤波器201和第二梳状滤波器301的结构不等价，但是通带频率响应相似，阻带频率响应特性有一定偏差，利用这种特性，调整M1和M2的比值，平衡时序需求和频率响应偏差选择适合的结构进行实现，对于结构变换产生的频率响应偏差，在要求不高的情况下可以忽略，如果不能容忍阻带产生的偏差，可以在后级加入偏差校正滤波器用于修正阻带的频率响应偏差；

由图3中可以看出，每个第一分量梳状滤波器309在积分阶段就可以降低M1倍时钟，从而确保每个第二单级积分器中的第三加法器302能够满足时序条件。同时，每个第一分量梳状滤波器309结构相同，结构规则，利于硬件实现时的资源共享。

为了实现多通道，继续进行：

步骤三，针对每个第一分量梳状滤波器309，在它的每个第二单级积分器当中第三D触发器304到第三加法器302的路径上加入一个移位寄存器或者RAM存储器；在它的每个第二单级梳状器当中第四D触发器304’到第二减法器303的路径上加入一个移位寄存器或者RAM存储器；

步骤四，在各第一子通道的总输入端连接一个多路选择器。

经过步骤三和步骤四，将第二梳状滤波器301优化得到的新的梳状滤波器，可实现多通道，即本发明之二的多通道梳状滤波器，也即第三梳状滤波器401，如图4所示：

第三梳状滤波器401包括第一多路选择器411、M1个第二子通路、M1-1个第二延时寄存器407和第四加法器408，其中：

每个第二子通路包括一个阶数为N，抽取因子为M2的第二分量梳状滤波器410，以及连接在第二分量梳状滤波器410输入端的第四抽取器406，该第四抽取器406的抽取率为M1；

通过在每两个第二子通路的输入端（第四抽取器406的输入端）之间连接一个第二延时寄存器407，将各第二子通道的输入端汇总成一个总输入端，该总输入端连接第一多路选择器411的输出端；

各第二子通路的输出端连接第四加法器408；

具体地说，第二分量梳状滤波器410包括依次连接的N级级联的第三积分器（即依次相接的N个第三单级积分器）、第五抽取器405和N级级联的第三梳状器（即依次相接的N个第三单级梳状器），其中：

第五抽取器305的抽取率为M2；

第三积分器的输入端连接第四抽取器406的输出端；第三梳状器的输出端连接第四加法器408；

每个第三单级积分器包括第五加法器402和第五D触发器404，以及第五D触发器404到第五加法器402路径上的第一移位寄存器或者第一RAM存储器409；

每个第三单级梳状器包括第三减法器403和第六D触发器404’，以及第六D触发器404’到第三减法器403路径上的第二移位寄存器或者第二RAM存储器409’；

M1和M2均为正整数；并且M1、M2与M有相关性，即M＝P*M1*M2，P表示相关系数；第一、第二移位寄存器或者第一、第二RAM存储器409、409’的总长度为M1。

每个分量数据通过第一多路选择器411按顺序进入第一、第二移位寄存器或第一、第二RAM存储器409、409’，在同一时刻，第二分量梳状滤波器410都在进行同一通道数据的计算，相互之间没有影响。图4和图3，即第三梳状滤波器401和第二梳状滤波器301的结构变换等价，不会对单路通道的计算产生噪声。

以上实施例仅供说明本发明之用，而非对本发明的限制，有关技术领域的技术人员，在不脱离本发明的精神和范围的情况下，还可以作出各种变换或变型，因此所有等同的技术方案也应该属于本发明的范畴，应由各权利要求所限定。

Claims (7)

1.一种多通道梳状滤波器的实现方法，其特征在于，包括下列步骤：

步骤一，选择阶数为N，抽取因子为M的第一梳状滤波器（201）；N和M均为正整数；

步骤二，将所述第一梳状滤波器（201）分解为呈多相并列结构的第二梳状滤波器（301），该第二梳状滤波器（301）包括M1个第一子通路、M1-1个第一延时寄存器（307）和第二加法器（308），其中：

每个第一子通路包括一个阶数为N，抽取因子为M2的第一分量梳状滤波器（309），以及连接在第一分量梳状滤波器（309）输入端的第二抽取器（306），该第二抽取器（306）的抽取率为M1；

通过在每两个第一子通路的输入端之间连接一个所述第一延时寄存器（307），将各第一子通道的输入端汇总成一个总输入端;

各第一子通路的输出端连接所述第二加法器（308）；

M1和M2均为正整数；

步骤三，针对每个第一分量梳状滤波器（309），在其的每个第二单级积分器中第三D触发器（304）到第三加法器（302）的路径上加入一个移位寄存器或者RAM存储器；在其的每个第二单级梳状器中第四D触发器（304’）到第二减法器（303）的路径上加入一个移位寄存器或者RAM存储器。

2.根据权利要求1所述的多通道梳状滤波器的实现方法，其特征在于，所述实现方法还包括：

步骤四，在各第一子通道的总输入端连接一个多路选择器。

3.根据权利要求1或2所述的多通道梳状滤波器的实现方法，其特征在于，所述M＝P*M1*M2，P表示相关系数。

4.一种多通道梳状滤波器，其特征在于，包括第一多路选择器（411）、M1个第二子通路、M1-1个第二延时寄存器（407）和第四加法器（408），其中：

每个第二子通路包括一个阶数为N，抽取因子为M2的第二分量梳状滤波器（410），以及连接该第二分量梳状滤波器（410）输入端的第四抽取器（406），该第四抽取器（406）的抽取率为M1；

通过在每两个第二子通路的输入端之间连接一个所述第二延时寄存器（407），将各第二子通道的输入端汇总成一个总输入端，该总输入端连接所述第一多路选择器（411）的输出端；

各第二子通路的输出端连接所述第四加法器（408）；

第二分量梳状滤波器（410）包括依次连接的N级级联的第三积分器、第五抽取器（405）和N级级联的第三梳状器，其中：

第五抽取器（305）的抽取率为M2；

所述第三积分器的输入端连接所述第四抽取器（406）的输出端；

所述第三梳状器的输出端连接第四加法器（408）；

每个第三单级积分器包括第五加法器（402）和第五D触发器（404），以及第五D触发器（404）到第五加法器（402）路径上的第一移位寄存器或者第一RAM存储器（409）；

每个第三单级梳状器包括第三减法器（403）和第六D触发器（404’），以及第六D触发器（404’）到第三减法器（403）路径上的第二移位寄存器或者第二RAM存储器（409’）；

N、M1和M2均为正整数。

5.根据权利要求4所述的多通道梳状滤波器，其特征在于，所述N级级联的第三积分器指：依次相接的N个第三单级积分器；所述N级级联的第三梳状器指：依次相接的N个第三单级梳状器。

6.根据权利要求5所述的多通道梳状滤波器，其特征在于，

每个第三单级积分器中：第五加法器（402）的输入端作为第三单级积分器的输入端；第五加法器（402）的输出端连接第五D触发器（404）；第五D触发器（404）的输出端作为第三单级积分器的输出端，并通过第一移位寄存器或者第一RAM存储器（409）连接第五加法器（402）；

每个第三单级梳状器中：第六D触发器（404’）和第三减法器（403）各自的输入端相连作为第三单级梳状器的输入端；第六D触发器（404’）的输出端通过第二移位寄存器或者第二RAM存储器（409’）连接第三减法器（403），第三减法器（403）的输出端作为第三单级梳状器的输出端。

7.根据权利要求4或5或6所述的多通道梳状滤波器，其特征在于，所述第一、第二移位寄存器或者第一、第二RAM存储器（409、409’）各自的总长度为M1。

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