CN101917781A

CN101917781A - 一种rru上行链路数字下变频功能实现的方法和装置

Info

Publication number: CN101917781A
Application number: CN2010102656553A
Authority: CN
Inventors: 陈斌; 杜仲; 周世军; 邓标华; 江浩洋
Original assignee: Wuhan Research Institute of Posts and Telecommunications Co Ltd
Current assignee: Wuhan Research Institute of Posts and Telecommunications Co Ltd
Priority date: 2010-08-30
Filing date: 2010-08-30
Publication date: 2010-12-15

Abstract

本发明公开了一种RRU上行链路数字下变频功能实现的装置，包括模拟变频器、模数转换器、CPU、FPGA、激光器以及光口，其中FPGA包括1/4IF混频器、FIR抽取滤波器、IF混频器、CIC抽取滤波器、CFIR抽取滤波器、RRC抽取滤波器、以及IR协议模块。本装置将现有用多个DDC ASIC来实现多通道的DDC功能集成到一块FPGA中实现，具有器件少、成本低、体积小、有利于系统小型化等优点，另外，本装置采用了新颖的数字滤波器架构和信号通道选择、复用机制，大幅降低了RRU的成本、体积和功耗。本发明同时公开了一种RRU上行链路数字下变频功能实现的方法。

Description

一种RRU上行链路数字下变频功能实现的方法和装置

技术领域

本发明涉及远端射频单元(RRU)上行链路数字下变频(DDC)功能实现的方法和装置。

背景技术

移动通信系统中的远端射频单元(RRU)是附属于基站的通信模块，其主要功能是将盲区数据通过光纤发送至上级基站，能减少配置基站的数量，完成盲区覆盖。在远端射频单元(RRU)上行链路的信号处理中，需要从一个非常宽的输入频谱中提取一个或者多个相对窄的通道，即实现数字下变频(DDC)功能。

图1为传统的RRU上行链路数字下变频功能实现的装置的结构框图。如图1所示，所述数字下变频功能实现的装置包括模拟变频器110、与所述模拟变频器110连接的模数转换器120、配置载波频点参数的CPU 130、均与所述CPU 130以及所述模数转换器连接的N个DDC ASIC(数字下变频(DDC)专用芯片)140、与所述N个DDC ASIC 140连接的FPGA(现场可编程门阵列)150、与所述FPGA 150连接的激光器160以及与所述激光器160连接的光口170。其中FPGA150包括IR协议模块。

如图1a，所述数字下变频功能实现的装置实现DDC功能(从多通道系统的宽输入频谱中提取一个或者多个相对窄的通道)的方法包括以下步骤：

步骤S101，CPU 130配置频点参数；

步骤S102，模拟变频器110将模拟射频宽带信号转变为模拟中频宽带信号；

步骤S103，模数转换器120将模拟中频宽带信号转变为数字中频宽带信号；

步骤S104，N个DDC ASIC 140分别对数字中频宽带信号进行处理，得到N个基带信号；

步骤S105，FPGA 150内的IR协议模块将N个基带信号组成IR无线帧，激光器160将IR无线帧转换成光信号，并通过光缆将所述光信号发送至BBU(基带单元)的光口170。

由于现有性能最高的DDC ASIC仅支持16个通道(如TI公司的AFE8406)，当移动通信系统的通道个数大于16时，传统RRU上行链路数字下变频功能实现的装置及其方法需要多个DDC ASIC 140，导致成本、功耗和体积大，不利于系统小型化。

因此，有必要提供一种改进的多载波信号处理的RRU上行链路数字下变频功能实现的装置和方法，来克服传统RRU上行链路数字下变频功能实现的装置及其方法中需要多块DDC ASIC和一个FPGA导致的成本、功耗和体积大和不利于系统小型化的缺陷。

发明内容

本发明的目的是提供一种是新颖的RRU上行链路数字下变频功能实现的装置及其方法，实现DDC功能时的成本、功耗和体积都较小且有利于实现系统小型化，从而克服传统RRU上行链路数字下变频功能实现的装置及其方法中需要多块DDC ASIC和一个FPGA导致的成本、功耗和体积大和不利于系统小型化的缺陷。

为了实现上述目的，本发明提供了一种RRU上行链路数字下变频功能实现的装置，包括模拟变频器、与所述模拟变频器连接的模数转换器、配置载波频点参数的CPU、均与所述CPU以及所述模数转换器连接的FPGA、与所述FPGA连接的激光器以及与所述激光器连接的光口，所述FPGA包括与所述模数转换器连接的1/4IF混频器、与所述1/4IF混频器连接的FIR抽取滤波器、与所述CPU以及所述FIR抽取滤波器连接的IF混频器、与所述IF混频器连接的CIC抽取滤波器、与所述CIC抽取滤波器连接的CFIR抽取滤波器、与所述CFIR抽取滤波器连接的RRC抽取滤波器、以及与所述RRC抽取滤波器以及所述激光器连接的IR协议模块。

在本发明的一个实施例中，所述装置的所有通道中每三个通道归为一组，每组通道共用一个复数乘法器。

在本发明的另一实施例中，所述装置的所有通道为同步且性能一致的通道，所有通道的滤波器的性能一致。

在本发明的再一实施例中，所述IF混频器包括与所述通道组数相同的多个多通道复数乘法模块，每个多通道复数乘法模块包括直接数字频率合成器、与所述直接数字频率合成器以及所述FIR抽取滤波器连接的复数乘法器、以及与所述复数乘法器以及所述CIC抽取滤波器连接的两个串并转换模块

本发明还提供了一种RRU上行链路数字下变频功能实现的方法，所述方法包括如下步骤：(1)配置频点参数；(2)将模拟射频宽带信号转变为模拟中频宽带信号；(3)将所述模拟中频宽带信号转变为高速数字中频宽带信号；(4)将所述高速数字中频宽带信号搬移到零中频，得到零中频宽带信号；(5)将所述零中频宽带信号的采样率降低数倍；(6)根据配置的频点参数，将采样率降低数倍的零中频宽带信号分别进行频谱搬移，得到多个频谱搬移后的宽带信号；(7)将所述多个频普搬移后的宽带信号分别进行滤波，将多个滤波后的宽带信号的采样率降低数倍，得到多个单载波信号；(8)将所述多个单载波信号的采样率降低数倍；(9)将采样率降低数倍的多个单载波信号的采样率进一步降低数倍，得到多个基带信号；(10)将所述多个基带信号组成IR无线帧，将IR无线帧转换成光信号发送至基带单元的光口。

在本发明的一个实施例中，所述步骤(4)具体为：在每个时钟上升沿到来时从所述高速数字中频宽带信号中提取数据并将提取的数据间隔分配给I，Q信号，以将所述数字中频宽带信号搬移到零中频，得到零中频宽带信号。

在本发明的另一实施例中，所述步骤(6)具体为：将所有通道进行分组，每组包含三个通道，每三个通道共用一个复数乘法器；根据配置的频点参数产生与所述通道组数相同的多组三个通道COS序列、三个通道SIN序列；对多组三个通道COS序列、三个通道SIN序列与采样率降低数倍的零中频宽带信号进行复数乘法，得到频谱搬移后的多组串行的三个低速宽带复数信号；将所述频谱搬移后的多组串行的三个低速宽带复数信号进行串并转换，得到频谱搬移后的并行的多个低速宽带复数信号。

在本发明的再一实施例中，所有通道为同步且性能一致的通道，每个通道的滤波器的性能一致，则所述步骤(7)之前，还包括步骤：将CIC抽取滤波器、CFIR抽取滤波器、RRC抽取滤波器的滤波器系数存放在一个RAM中。

与现有技术相比，本发明RRU上行链路数字下变频功能实现的装置和方法将现有用多个DDC ASIC来实现多通道的DDC功能集成到一块FPGA中实现，因此器件少、成本低、体积小，并且功耗低、效率高、有利于系统小型化，并且能提高信号处理的实时性。

另外，本发明RRU上行链路数字下变频功能实现的装置和方法采用了一种新颖的数字滤波器架构和信号通道选择、复用机制，能够大幅降低RRU的成本、体积和功耗。，

通过以下的描述并结合附图，本发明将变得更加清晰，这些附图用于解释本发明的实施例。

附图说明

图1为传统RRU上行链路数字下变频功能实现的装置的结构框图。

图1a为图1所示RRU上行链路数字下变频功能实现的装置实现DDC功能的流程图。

图2为本发明RRU上行链路数字下变频功能实现的装置的结构框图。

图2a为图2所示RRU上行链路数字下变频功能实现的装置实现DDC功能的流程图。

图3a为图2a所示RRU上行链路数字下变频功能实现的装置的多通道复数乘法器不采用复用的结构框图。

图3b为图2a所示RRU上行链路数字下变频功能实现的装置的多通道复数乘法器中一组通道(一组包含3个通道)采用复用的结构框图。

图3c为图2a所示RRU上行链路数字下变频功能实现的装置的多通道复数乘法器中一组通道(一组包含3个通道)采用复用的时序图。

图4为图2a所示RRU上行链路数字下变频功能实现的装置的1/4IF混频器的时序图。

具体实施方式

现在参考附图描述本发明的实施例，附图中类似的元件标号代表类似的元件。

如图2所示，本实施例RRU上行链路数字下变频功能实现的装置包括模拟变频器210、与所述模拟变频器连接的模数转换器220、配置载波频点参数的CPU 230、均与所述CPU 230以及所述模数转换器220连接的FPGA(现场可编程门阵列)250、与所述FPGA 250连接的激光器260以及与所述激光器260连接的光口270。其中，FPGA 250包括与所述模数转换器220连接的1/4IF混频器251、与所述1/4IF混频器251连接的FIR抽取滤波器252、与所述CPU 230以及所述FIR抽取滤波器252连接的IF混频器253、与所述IF混频器253连接的CIC抽取滤波器(串联积分梳状滤波器)254、与所述CIC抽取滤波器254连接的CFIR抽取滤波器(FIR补偿滤波器)255、与所述CFIR抽取滤波器255连接的RRC抽取滤波器(根升余弦滤波器)256、与所述RRC抽取滤波器256以及所述激光器260连接的IR协议模块257。

如图2a所示，所述数字下变频系统实现DDC功能(从多通道系统的宽输入频谱中提取一个或者多个相对窄的通道)的方法包括以下步骤：

步骤S1，CPU 230配置频点参数；

步骤S2，模拟变频器210将模拟射频宽带信号转变为模拟中频宽带信号；

步骤S3，模数转换器220将模拟中频宽带信号转变为高速数字中频宽带信号；

步骤S4，1/4IF混频器251将高速数字中频宽带信号搬移到零中频，得到零中频宽带信号；

步骤S5，FIR抽取滤波器252将零中频宽带信号的采样率降低A倍，得到信号S1；

步骤S6，IF混频器253根据步骤S1中CPU配置的频点参数，将信号S1分别进行搬移，得到N个频谱搬移后的宽带信号S2；

步骤S7，CIC抽取滤波器254将N个频谱搬移后的宽带信号S2分别进行滤波，将滤波后的宽带信号S2的采样率降低B倍，得到N个单载波信号S3；

步骤S8，CFIR抽取滤波器255将N个单载波信号S3的采样率降低C倍，得到N个单载波信号S4；

步骤S9，RRC抽取滤波器256将N个单载波信号S4的采样率降低D倍，得到N个基带信号；

步骤S10，IR协议模块257将N个基带信号组成IR无线帧，激光器260将IR无线帧转换成光信号，并通过光缆将所述光信号发送至BBU(基带单元)的光口257。

由上可知，本实施例RRU上行链路数字下变频功能实现的装置和方法仅由一块FPGA 250来实现DDC功能，因此器件少、成本低、体积小，并且功耗低、效率高、有利于系统小型化，并且能提高信号处理的实时性，将传统RRU上行链路数字下变频功能实现的装置利用多块DDC ASIC 140和一块FPGA 150实现DDC功能集成到一块FPGA 250来实现(即图2中的FPGA代替图1中的虚线框)，这尤其在信道数量增加时较传统方式更能降低成本。

由于DDC功能由多级抽取滤波器实现，本实施例实现DDC功能需要FIR抽取滤波器252、CIC抽取滤波器254、CFIR抽取滤波器255以及RRC抽取滤波器256等抽取滤波器。抽取滤波器通常包括乘法器、加法器阵列和RAM。要在FPGA 250中实现多通道的DDC功能，需要消耗大量乘法器和RAM资源。因此，如何减少和优化乘法器资源和RAM资源是衡量DDC算法性能好坏的重要标准之一。

本实施例可以利用以下现有的减少和优化乘法器资源的方式来提高DDC算法性能：

(1)对抽取滤波器进行分解。抽取率为N的单个抽取滤波器要满足滤波器衰减和噪声特性要求，就需要大量的抽头(乘法器)。将抽取滤波器分解成三个或四个更小和更简单的多级抽取滤波器可减少乘法器的数量，同时能满足衰减和噪声要求。另外，第二级、第三级和第四级抽取滤波器由于工作在较低的采样率，因此可实现时间上的复用，能进一步缩小尺寸。

(2)采用具有对称的滤波器系数的抽取滤波器。采用滤波器系数对称的抽取滤波器可以节省最多50％的乘法器。在FPGA中，可以利用低成本的逐位进位逻辑实现使用相同系数的两个数据样本的加法。

(3)采用积分梳状(CIC)滤波器代替完成高抽取倍数部分的FIR滤波器。根据CIC滤波器的系统函数

可得出CIC滤波器未使用乘法器，仅使用加法器和减法器，能在数字系统中取得任意、很大的速率变化，满足DDC功能实现时数百阶速率变化的要求，因此使用CIC滤波器代替FIR滤波器能节省乘法器。

(4)利用表达式的化简对复数乘法器进行优化。假设D＝D_r+j×D_i是复数数据，C＝C_r+j×C_i是复数系数，那么复数乘法的标准表达式如下：

R＝D×C＝(D_r+j×D_i)×(C_r+j×C_i)＝(D_r×C_r-D_i×D_i)+j×(D_r×C_i-D_i×C_r)

＝R_r+j×R_i

由上可知，执行一次复数乘法需要消耗4个乘法器。

对标准表达式通过代数化简，可以得到如下表达式：

R_r＝[(D_r+D_i)×(C_r-C_i)]+(D_r×C_i-D_i×C_r)；R_i＝D_r×C_i+D_i×C_r

由上可知，由于复用R_r中的乘法器，执行一次复数乘法只需消耗3个乘法器、3个加法器和2个减法器，与标准表达式比较，能减少25％的乘法器。

此外，为了进一步减少乘法器消耗，提高DDC算法性能，在本实施例中，所述步骤S4具体为：

1/4IF混频器251按照图4中的时序关系在每个时钟上升沿到来时从数字中频宽带信号(Indata)中提取数据并间隔分配给I，Q信号，以将所述数字中频宽带信号搬移到零中频，得到零中频宽带信号。

由上可知，1/4IF混频器251在实现零中频搬移过程中，避免使用DDS(直接数字频率合成器)和乘法器，只使用简单的控制逻辑完成混频功能，节省了乘法器的资源。

对多通道的数字下变频系统而言，对各个通道进行频谱搬移时，若对其使用的复数乘法器不采用高效的复用，以N个通道为例，最少也需要消耗3N个复数乘法器，消耗大。如图3a所示，DDS(直接数字频率合成器)产生N个不同频点的COS串行信号和SIN串行信号，N个不同频点的COS串行信号和SIN串行信号经过串并转换模块变成N个不同频点的COS并行信号和SIN并行信号，N个不同频点的COS并行信号和SIN并行信号分别通过N个复数乘法器与经过FIR抽取滤波器抽取滤波后所得的低速宽带复数信号(信号S1)进行复数乘法完成频谱搬移的功能。因此，N个通道完成载波提取功能需要3N个乘法器。本实施例对复数乘法器采用高效的复用，减少了复数乘法器的消耗，进而提高DDC算法性能。具体地，如图3b，所述IF混频器253包括N/3个多通道复数乘法模块，每个多通道复数乘法模块包括直接数字频率合成器(DDS)2531、与所述直接数字频率合成器2531以及所述FIR抽取滤波器252连接的复数乘法器2532、以及与所述复数乘法器2352以及所述CIC抽取滤波器254连接的两个串并转换模块2533、2534，则所述步骤S6具体为：

步骤S61，将N个通道分成N/3组，其中每组包含3个通道，每3个通道共用一个复数乘法器，即N个通道共需要N个乘法器；

步骤S62，所述每个多通道复数乘法模块的直接数字频率合成器2531根据CPU配置的频点参数产生3个通道COS序列、3个通道SIN序列(N/3个直接数字频率合成器共产生N/3组3通道COS序列和N/3组3通道SIN序列)；

步骤S63，所述复数乘法器2532对所述直接数字频率合成器2531输出的COS序列、SIN序列与所述FIR抽取滤波器252输出的采样率降低A倍的零中频宽带信号(Iin+j*Qin，即信号S1)，并按照图3c所示的时序进行复数乘法，得到频谱搬移后的串行的3个低速宽带复数信号(Iout、Qout)；

步骤S64，所述两个串并转换模块2533、2534对应将所述复数乘法器2532输出的频谱搬移后的串行的3个低速宽带复数信号(Iout、Qout)进行串并转换，得到频谱搬移后的并行的3个低速宽带复数信号，串并转换模块2533、2534输出的频谱搬移后的并行的3个低速宽带复数信号共同输入到所述CIC抽取滤波器254。

由上可知，将N个通道分成N/3组，其中每组包含3个通道，每3个通道共用一个复数乘法器，信号S1分别与N/3个直接数字频率合成器2531生成的COS序列、SIN序列进行复数乘法，然后进行串并转换，得到频谱搬移后的并行的N个低速宽带复数信号。与图3a所示对使用的复数乘法器不采用复用的方式相比，本实施例IF混频器253对使用的复数乘法器复用后，完成频谱搬移功能最少只需N个复数乘法器，数目减少了2/3，结构简单。提高了复数乘法器的利用率，复数乘法器的消耗较少。

需要说明的是，由于图3b中仅展示了IF混频器253中的一个多通道复数乘法模块，而IF混频器253包括N/3个多通道复数乘法模块，因此图2中IF混频器253输入CIC抽取滤波器254的N个频谱搬移后的宽带信号S2为N/3组图3b中串并转换模块2533、2534输出的频谱搬移后的并行的N个低速宽带复数信号。

另外，所述步骤S7采用CIC抽取滤波器254进行第二级抽取滤波，由于CIC滤波器无需乘法器，仅需加法器和减法器，因此只消耗Slice资源，节省了乘法器资源。

此外，所述步骤S8采用CFIR抽取滤波器255进行第三级抽取滤波，用作对CIC抽取滤波器254的带内补偿。

再者，所述步骤S9采用RRC抽取滤波器256进行第四级抽取滤波器，完成最后一级的抽取滤波。

由于在FPGA中实现抽取滤波器时，其滤波器系数是存放在RAM中。在FPGA 250中实现DDC算法时，假如所有通道，例如N个通道，全部采用相互独立的设计，这样为了满足各个通道性能的要求，每个通道都需要单独设计一套滤波器，这就需要消耗N个RAM来分别存储这N套滤波器系数。本实施例可以将通道进行一致性的设计，从而减少和优化RAM资源，提高DDC算法性能。具体地，所有通道为同步且性能一致的通道，每个通道的滤波器的性能是一致的，则所述步骤S7之前，还包括步骤：

步骤S71，将CIC抽取滤波器254、CFIR抽取滤波器255、RRC抽取滤波器256的滤波器系数存放在一个RAM中。

由上可知，本实施例将通道设计成同步并且性能一致，并且把每个通道的性能设计成一致的，所有通道，例如N个通道共用一套滤波器组(CIC抽取滤波器254、CFIR抽取滤波器255、RRC抽取滤波器256)，这时可将该套滤波器组的滤波器系数存放在一个RAM中，只需消耗一个RAM就能完成N个通道的滤波器系数的存储，可以最大化的减少RAM和乘法器的消耗。

本实施例可以根据实际通信系统中硬件资源和性能要求对本实施例RRU上行链路数字下变频功能实现的装置的组成进行适当的修改和裁减，只要这些裁剪和修改与本装置的组成功能相同，则仍在本发明的保护范围之内。

以上结合最佳实施例对本发明进行了描述，但本发明并不局限于以上揭示的实施例，而应当涵盖各种根据本发明的本质进行的修改、等效组合。

Claims

1.一种RRU上行链路数字下变频功能实现的装置，包括模拟变频器、与所述模拟变频器连接的模数转换器、配置载波频点参数的CPU、均与所述CPU以及所述模数转换器连接的FPGA、与所述FPGA连接的激光器以及与所述激光器连接的光口，其特征在于，所述FPGA包括与所述模数转换器连接的1/4IF混频器、与所述1/4IF混频器连接的FIR抽取滤波器、与所述CPU以及所述FIR抽取滤波器连接的IF混频器、与所述IF混频器连接的CIC抽取滤波器、与所述CIC抽取滤波器连接的CFIR抽取滤波器、与所述CFIR抽取滤波器连接的RRC抽取滤波器、以及与所述RRC抽取滤波器以及所述激光器连接的IR协议模块。

2.如权利要求1所述的RRU上行链路数字下变频功能实现的装置，其特征在于，所述装置的所有通道中每三个通道归为一组，每组通道共用一个复数乘法器。

3.如权利要求1所述的RRU上行链路数字下变频功能实现的装置，其特征在于，所述装置的所有通道为同步且性能一致的通道，所有通道的抽取滤波器的性能一致。

4.如权利要求2所述的RRU上行链路数字下变频功能实现的装置，其特征在于，所述IF混频器包括与所述通道组数相同的多个多通道复数乘法模块，每个多通道复数乘法模块包括直接数字频率合成器、与所述直接数字频率合成器以及所述FIR抽取滤波器连接的复数乘法器、以及与所述复数乘法器以及所述CIC抽取滤波器连接的两个串并转换模块。

5.一种RRU上行链路数字下变频功能实现的方法，包括如下步骤：

(1)配置频点参数；

(2)将模拟射频宽带信号转变为模拟中频宽带信号；

(3)将所述模拟中频宽带信号转变为高速数字中频宽带信号；

(4)将所述高速数字中频宽带信号搬移到零中频，得到零中频宽带信号；

(5)将所述零中频宽带信号的采样率降低数倍；

(6)根据配置的频点参数，将采样率降低数倍的零中频宽带信号分别进行频谱搬移，得到多个频谱搬移后的宽带信号；

(7)将所述多个频普搬移后的宽带信号分别进行滤波，将多个滤波后的宽带信号的采样率降低数倍，得到多个单载波信号；

(8)将所述多个单载波信号的采样率降低数倍；

(9)将采样率降低数倍的多个单载波信号的采样率进一步降低数倍，得到多个基带信号；

(10)将所述多个基带信号组成IR无线帧，将IR无线帧转换成光信号发送至基带单元的光口。

6.如权利要求2所述的RRU上行链路数字下变频功能实现的方法，其特征在于，所述步骤(4)具体为：

在每个时钟上升沿到来时从所述高速数字中频宽带信号中提取数据并将提取的数据间隔分配给I，Q信号，以将所述数字中频宽带信号搬移到零中频，得到零中频宽带信号。

7.如权利要求2所述的RRU上行链路数字下变频功能实现的方法，其特征在于，所述步骤(6)具体为：

将所有通道进行分组，每组包含三个通道，每三个通道共用一个复数乘法器；

根据配置的频点参数产生与所述通道组数相同的多组三个通道COS序列、三个通道SIN序列；

对多组三个通道COS序列、三个通道SIN序列与采样率降低数倍的零中频宽带信号进行复数乘法，得到频谱搬移后的多组串行的三个低速宽带复数信号；

将所述频谱搬移后的多组串行的三个低速宽带复数信号进行串并转换，得到频谱搬移后的并行的多个低速宽带复数信号。

8.如权利要求2所述的RRU上行链路数字下变频功能实现的方法，其特征在于，所有通道为同步且性能一致的通道，每个通道的抽取滤波器的性能一致，则所述步骤(7)之前，还包括步骤：

将CIC抽取滤波器、CFIR抽取滤波器、RRC抽取滤波器的滤波器系数存放在一个RAM中。