CN102148790B - 一种多载波级联滤波器的设计方法及设计装置 - Google Patents

Abstract

本发明的实施例提出了一种多载波级联滤波器的设计方法，包括：根据物理层信号速率fs0和中频速率fs2，确定滤波器的内插倍数N以及两级中频速率点fs1、fs2，其中，N＝fs2/fs0，fs1＞BW，BW为多载波系统的带宽，N2＝fs2/fs1；根据滤波器内插的倍数，设计得到PFIR和CIC滤波器级联的组合滤波器完成频谱成型，其中CIC能抑制PFIR滤波器的镜像大于预定门限值；对经所述PFIR和CIC滤波器级联的组合滤波器滤波后的多载波信号进行多载波叠加，经所述镜像抑制滤波器upfilter滤波后输出。本发明的实施例提出的技术方案，能实现多载波、多天线、多频段上实现中频滤波，同时滤波器资源消耗也远小于传统滤波器的设计方法，能有效降低FPGA硬件资源的使用。

Description

一种多载波级联滤波器的设计方法及设计装置

技术领域

本发明涉及数字通信领域，具体而言，本发明涉及一种多载波级联滤波器的设计方法及设计装置。

背景技术

在数字通信领域，通常会使用到数字滤波器来提升通信质量。滤波器的设计指标主要包括过渡带宽和旁瓣幅度。滤波器的设计通常希望获得尽量窄的过渡带和较低的旁瓣幅度，然而减小过渡带和抑制旁瓣幅度是不能兼得的，通常是以增加过渡带宽以换取旁瓣的抑制。例如可以通过加窗函数来抑制旁瓣幅度，但与此同时却增加了过渡带宽，为了减小过渡带宽，又需增加滤波器的阶数，因此，要综合考虑技术指标以满足滤波器的要求。如果考虑到插入损耗的影响，通常应适量增加阶数较为适宜。

在移动通信的系统设计时，通常保证基站和终端的滤波器占用带宽是一致的，这里滤波器占用带宽指容纳信号总功率99％的带宽，以达到匹配滤波的良好效果。对于TD-SCDMA(Time Division-Synchronous CodeDivision Multiple Access，时分同步码分多址接入)和WCDMA(WidebandCode Division Multiple Access，宽带码分多址接入)系统收发端RRC(RootRaised Cosine，根升余弦)滤波器中选择α＝0.22，协议上规定的载波间隔大于Rc*(1+α)，这样有较小的邻频干扰。3G的标准化过程中，规定载波的中心频率最小间隔为200kHz。因此3GPP(3rd Generation PartnershipProject，第三代伙伴项目)25.105中的规定，1.28Mcps TDD(Time DivisionDuplex，时分双工)的信道间隔为1.6MHz，3.84Mcps的WCDMA信道间隔为5MHz。

数字中频位于移动通信系统的数字前端DFE(Decision FeedbackEqualization，判决反馈均衡器)，DFE需要完成的两个重要功能是DUC(Digital Up Conversion，数字上变频器)和DDC(Digital Down Conversion数字下变频器)。DUC需要做的是内插滤波，DDC需要做的工作是滤波抽取。现有系统DUC一般采用直接内插后滤波，再进行多载波叠加的结构，实现框图如图1所示；DDC首先是载波分离，随后是滤波抽取后物理层信号输出，实现框图如图2所示。

现在TD-SCDMA系统支持3个频段，分别如下：1880MHZ～1920MHZ、2010MHZ～2025MHZ、2300MHZ～2400MHZ，TD-SCDMA系统为了扩大容量，需要占用更多的带宽或者更多的频点，以支持更多的载波数，在一个RRU处理单元内载波数越多，DUC/DDC耗费的FPGA(FieldProgrammable Gate Array，现场可编程门阵列)资源就越多。

采用上述结构设计思想简单，每一个滤波器的设计只要考虑本载波带宽即可。但是上述滤波器的设计架构存在的一个问题是每一个载波单独内插滤波到中频末级，这样比较耗费FPGA资源。

现有技术中存在描述多相滤波器的设计方法，但是没有介绍多级组合滤波器的设计技巧和滤波器的设计方法。对于TD-SCDMA来说，随着载波数越来越多，如何节省多通道滤波，载波叠加消耗的资源变成一个紧急而又重要的任务。

现有技术中存在介绍等波纹滤波器的设计方法，但是没有提到等波纹FIR滤波器如何能更好的结合CIC(Cascaded Integrator Comb，梳状滤波器)滤波器，设计多通道的RRC滤波器。

申请文件20061008598.0《一种通用可编程数字滤波器及其工作方法》涉及一种通用可编程数字滤波器及其工作方法，提出了数字滤波器比模拟滤波器稳定性，抗干扰能力和精度提高很多，同时仅仅提到了数字滤波的通用实现结构，但是没有提及如何在多通道的系统中有效工作和节省资源。

综上所述，现有技术中采用直接滤波内插架构，随着载波数量的不断增加，耗费的FPGA资源越来越多，系统很难实现；同时现有技术大多仅局限于理论上通用滤波器的结构和设计方法，没有针对通道众多的滤波器设计方法。因此，有必要提出一种技术方案，实现多载波、多天线、多频段上实现中频滤波，同时滤波器资源消耗也远小于传统滤波器的设计方法，能有效降低FPGA硬件资源的使用。

发明内容

本发明的目的旨在至少解决上述技术缺陷之一，特别通过降低CIC的级数，多个载波使用同一个滤波器完成滤波功能，本发明实施例提出的多级滤波器的设计方案，使得设计的滤波器阶数在FPGA可实现的范围内，EVM(Error Vector Magnitude，误差矢量幅度)等指标也可以满足协议要求。

为了达到上述目的，本发明的实施例一方面提出了一种多载波级联滤波器的设计方法，包括以下步骤：

根据物理层信号速率fs0和中频速率fs2，确定滤波器的内插倍数N以及两级中频速率点fs1、fs2，其中，N＝fs2/fs0，fs1＞BW，BW为多载波系统的带宽，N2＝fs2/fs1，根据滤波器内插的倍数N，设计PFIR(ProgrammeFinite Impulse Response，可编程的有限脉冲响应)滤波器的内插倍数N11、CIC滤波器的内插倍数N12以及镜像抑制滤波器upfilter的内插倍数N2，N＝N1*N2，N1＝N11*N12；

根据滤波器内插的倍数，设计得到PFIR和CIC滤波器级联的组合滤波器完成频谱成型，其中CIC能抑制PFIR滤波器的镜像大于预定门限值；

对经所述PFIR和CIC滤波器级联的组合滤波器滤波后的多载波信号进行多载波叠加，经所述镜像抑制滤波器upfilter滤波后输出。

本发明的实施例另一方面还提出了一种多载波级联滤波器的设计装置，包括配置模块、设计模块以及叠加滤波模块：

所述配置模块，用于根据物理层信号速率fs0和中频速率fs2，确定滤波器的内插倍数N以及两级中频速率点fs1、fs2，其中，N＝fs2/fs0，fs1＞BW，BW为多载波系统的带宽，N2＝fs2/fs1，根据滤波器内插的倍数N，设计PFIR滤波器的内插倍数N11、CIC滤波器的内插倍数N12以及镜像抑制滤波器upfilter的内插倍数N2，N＝N1*N2，N1＝N11*N12；

所述设计模块，用于根据滤波器内插的倍数，设计得到PFIR和CIC滤波器级联的组合滤波器完成频谱成型，其中CIC能抑制PFIR滤波器的镜像大于预定门限值；

所述叠加滤波模块，用于对经所述PFIR和CIC滤波器级联的组合滤波器滤波后的多载波信号进行多载波叠加，经所述镜像抑制滤波器upfilter滤波后输出。

本发明的实施例提出的技术方案，通过采用了多级滤波器的设计，使得设计的滤波器阶数在FPGA可实现的范围内，信号的内插倍数，EVM等指标也可以满足协议要求。此外，本发明提出的技术方案，能实现多载波、多天线、多频段上实现中频滤波，同时滤波器资源消耗也远小于传统滤波器的设计方法，能有效降低FPGA硬件资源的使用。本发明提出的上述方案，对现有系统的改动很小，不会影响系统的兼容性，而且实现简单、高效。

本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明

本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：

图1为TD-SCDMA系统多载波滤波叠加原理图；

图2为TD-SCDMA系统多载波内插抽取原理图；

图3为本发明实施例多载波级联滤波器的设计方法的流程图；

图4为多载波3级滤波器设计架构图；

图5为组合滤波器的3dBc压缩点的频谱图；

图6为镜像抑制示意图；

图7为RRC滤波器的频谱模版图；

图8为内插后的频谱图；

图9为3倍内插滤波器频谱图；

图10为通带波纹小于0.01dBc的频谱图；

图11为镜像抑制之后的频谱图；

图12为本发明提出的TD-SCDMA多级滤波器内插设计架构图；

图13为本发明提出的TD-SCDMA多级滤波抽取设计架构图；。

图14为TD-SCDMA多级滤波器设计架构解析后的星座图；

图15为本发明多载波内插滤波器设计的执行流程图；

图16为本发明实施例多载波级联滤波器的设计装置的结构示意图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。

为了实现本发明之目的，本发明公开了一种多载波级联滤波器的设计方法，包括以下步骤：

根据物理层信号速率fs0和中频速率fs2，确定滤波器的内插倍数N以及两级中频速率点fs1、fs2，其中，N＝fs2/fs0，fs1＞BW，BW为多载波系统的带宽，N2＝fs2/fs1，根据滤波器内插的倍数N，设计PFIR滤波器的内插倍数N11、CIC滤波器的内插倍数N12以及镜像抑制滤波器upfilter的内插倍数N2，N＝N1*N2，N1＝N11*N12；根据滤波器内插的倍数，设计得到PFIR和CIC滤波器级联的组合滤波器完成频谱成型，其中CIC能抑制PFIR滤波器的镜像大于预定门限值；对经所述PFIR和CIC滤波器级联的组合滤波器滤波后的多载波信号进行多载波叠加，经所述镜像抑制滤波器upfilter滤波后输出。

如图3所示，为本发明实施例多载波级联滤波器的设计方法的流程图，包括以下步骤：

S301：确定滤波器的内插倍数N以及两级中频速率点。

在步骤S301中，根据物理层信号速率fs0和中频速率fs2，确定滤波器的内插倍数N以及两级中频速率点fs1、fs2，其中，N＝fs2/fs0，fs1＞BW，BW为多载波系统的带宽，N2＝fs2/fs1，根据滤波器内插的倍数N，设计PFIR滤波器的内插倍数N11、CIC滤波器的内插倍数N12以及镜像抑制滤波器upfilter的内插倍数N2，N＝N1*N2，N1＝N11*N12。

作为本发明的实施例，对于TD-SCDMA系统而言，物理层速率比较低，只有1.28MHZ。随着TD-SCDMA支持的载波数量越来越多，因此要求的中频速率越来越高，使得中频的内插倍数增加。高速多载波的中频设计需要耗费大量的FPGA资源，为此节省中频FPGA耗费的资源成为中频算法设计的一个核心工作。

在本发明的实施例中，将以中频72倍内插为例，说明多载波节省资源的设计架构和滤波器系数设计方法。72倍内插可以分解为N＝N1*N2。物理层到中频的N倍内插，由于内插因子比较高，一般会采用CIC滤波器，完成比较多的内插工作，同时还需要设计一个PFIR对CIC的衰落进行补偿的同时完成频谱成型。

CIC+PFIR完成频谱成型和速率的提升，末级再增加一个镜像抑制滤波器upfilter，完成N2倍内插和镜像的抑制。由于末级滤波器系数upfilter处于一个较高的速率，时分复用的通道数比较少，所以节省末级滤波器系数卷积消耗的乘法器成为本发明的一个显著效果。通过把频谱搬移的工作，即NCO(Numerical Controlled Oscillator，数控振荡器)产生的频率和每一个通道的滤波信号卷积，搬到末级滤波之前，频谱搬移完成之后再进行末级滤波，此时多通道的末级滤波只需要一个滤波器即可，大大节省了末级滤波所消耗的乘法器个数，数据处理如下式所示：

$\mathrm{data}\left(n\right)=\left(\underset{k=1}{\overset{K}{\mathrm{\Σ}}}\right[{\mathrm{cic}}_k\left(n\right)+{\mathrm{pfir}}_k\left(n\right)]\·{\mathrm{upfilter}}_k\left(n\right)\·{\mathrm{NCO}}_k\left(n\right))$

$=\left(\underset{k=1}{\overset{K}{\mathrm{\Σ}}}\right[{\mathrm{cic}}_k\left(n\right)+{\mathrm{pfir}}_k\left(n\right)]\·{\mathrm{NCO}}_k\left(n\right))\·\mathrm{upfilter}\left(n\right).$

如图4所示，为本发明提出的多载波3级滤波器设计架构示意图。

S302：根据滤波器内插的倍数，设计得到PFIR和CIC滤波器级联的组合滤波器。

在步骤S302中，根据滤波器内插的倍数，设计得到PFIR和CIC滤波器级联的组合滤波器完成频谱成型，其中CIC能抑制PFIR滤波器的镜像大于预定门限值。

作为本发明的实施例，PFIR滤波器的内插倍数N11与CIC滤波器的内插倍数N12的关系为N12＞2*N11，其中预定门限值为70dBc。

进一步而言，设计得到PFIR和CIC滤波器级联的组合滤波器包括：

设计出一个理想的Ideal-PFIR滤波器，其内插倍数为N11；

设计出CIC滤波器，其内插倍数为N21，根据所述CIC滤波器，设计一个补偿CIC失真的反正弦低通滤波器Inv-SINC；

将所述Ideal-PFIR滤波器系数和Inv-SINC滤波器系数卷积得到PFIR的滤波器系数，根据所述PFIR的滤波器系数设计PFIR滤波器，将所述PFIR滤波器与所述CIC滤波器级联得到所述PFIR和CIC滤波器级联的组合滤波器。

具体而言，CIC幅频特性为梳状，单级CIC滤波器的副瓣抑制很差，为了提高对副瓣的抑制能力，可以将单级CIC滤波器级联，形成级联积分梳状滤波器(Cascaded Integrator Comb)，其频率响应如下式所示

其中N_i是CIC级数，R是内插抽取速率，M是滤波器的差分延时(differential delay)。

CIC滤波器系数按照下面展开的方式得到：

(M＝1)，其中，Q为级联的级数。

虽然CIC滤波器具有低通特性，但频带内并不平坦，而是有一定的滚降，从而使得频谱产生失真。因此需要用PFIR滤波器进行补偿，补偿的这个滤波器就是Inv-SINC滤波器。则可编程的补偿滤波器在通带内的频率响应inv_sinc(z)为：

通过上述算法得到CIC频谱衰减以后，设计Inv-SINC进行补偿。这个反Inv-SINC的频带表达式如下：

$\mathrm{inv}\_\sin c=\frac{1}{\sin c\left[{(c*f)}^p\right]}=\frac{1}{\sin c\left[{(c*f)}^p\right]}=\frac{{(c*f)}^p}{\sin \left[{(c*f)}^p\right]},[c<\frac{1}{\mathrm{wo}}].$

从上面的表达式可以看出来频率因子(C)或者功率(P)越大，则信号频谱的幅度提升越明显。通过不断修正反正弦频率因子和反正弦功率完成Inv-SINC滤波器设计。

PFIR和Inv-SINC卷积以后得到PFIR滤波器系数：

PFIR＝CONV(Ideal-PFIR，Inv-SINC)，

$\mathrm{pfir}\left(n\right)=\underset{m=1}{\overset{n}{\mathrm{\&Sigma;}}}\mathrm{ideal}\_\mathrm{pfir}\left(m\right)*\mathrm{inv}\_\sin c(n-m).$

此时注意：CIC对内插信号一定要有足够的衰减，原始信号的第一个镜像出现的时候CIC的抑制一般要超过80dBc，否则组合后的滤波器频谱在第二个镜像出现抬升，导致整个系统的频谱模版无法通过。

对于CIC的补偿一般采用直接补偿算法，还可以是一种间接补偿算法。直接补偿算法的设计流程是直接设计一个带有补偿CIC的PFIR。例如设计一种PFIR级联CIC的多级滤波器，组合滤波器的频谱特性为RRC滤波器。PFIR的级联倍数L_PFIR(3)，CIC的级联倍数为L_CIC(2)。根据CIC确定的内插倍数和级数确定CIC的幅频特性H_CIC(z)，这样得到PFIR的幅频特性：

PFIR滤波器的幅频特性和加权误差设置完成以后调用函数firpm就完成了PFIR滤波器系数的设计。

采用直接补偿方法的缺点：由于设计的PFIR滤波器既要满足频谱模版，又要对CIC的衰落进行补偿，故此一般设计出来的滤波器系数的阶数比间接补偿算法要长。

间接补偿算法是：设计出来的INV_SINC滤波器专门补偿CIC的衰减，故此对CIC的衰减弥补的会比较精确，设计出来的理想PFIR主要满足阻带衰减的大小，故此阻带衰减可以设计得比较大。

例如，在上述实施例中，PFIR滤波器的内插倍数为3；CIC滤波器的内插倍数为8，CIC滤波器为5级的CIC滤波器；镜像抑制滤波器upfilter的内插倍数为3，镜像抑制滤波器upfilter的镜像抑制大于70dBc，通带波纹小于0.01dBc。

下面结合TD-SCDMA系统对上述实施例作进一步阐述。

在上述实施例中，PFIR和CIC完成了物理层到中频频谱成型设计，TD-SCDMA物理层信号的频谱成型是每一个载波单独完成，根据频谱成型之后的中频速率决定了此时可以完成的多载波叠加个数，如果频谱成型之后的中频速率达到30.72MHZ，那么最多可以支持30MHZ信号带宽，对于TD-SCDMA来说最多可以支持18个载波的叠加，载波数越少当然就能够越好的支持，例如12载波的设计。

物理层速率从1.28MHZ到30.72MHZ的内插滤波的同时，完成了信号的频谱成型，此时观测滤波器频谱如下：0.64MHZ正好是3dBc的压缩点，满足协议要求。如图5所示，为PFIR+CIC组合滤波器的3dBc压缩点的频谱图。

为了节省CIC所消耗的大量逻辑资源，一般情况下CIC的级数不能太大，为此本方案设计的CIC级数是5级，同时PFIR的内插因子不能太大，为此设计PFIR内插3倍，CIC内插8倍，所以有5级CIC需要完成7个镜像的抑制。为此本发明提出第一个镜像的抑制大于70dBc即可，如图6所示，为镜像抑制示意图。

此外，上述PFIR+CIC的设计方法正好满足RRC滤波器的频谱模版，RRC滤波器的频谱模版如图7所示，信号的发送带宽正好是1.6MHZ，有效带宽1.28MHZ严格的被控制在3dBc压缩点，RRC滤波器的严格设计保证了最终系统EVM，ACPR等指标满足甚至远远超过协议要求。频谱成型之后的工作就是对第一级的中频速率再次提速，提速的同时滤除镜像。

S303：对经组合滤波器滤波后的多载波信号进行叠加，经镜像抑制滤波器upfilter滤波后输出。

在步骤S303中，对经所述PFIR和CIC滤波器级联的组合滤波器滤波后的多载波信号进行多载波叠加，经所述镜像抑制滤波器upfilter滤波后输出。

具体而言，频谱成型之后通过NCO完成多载波叠加，载波叠加之后再做一个内插滤波处理。本实施例以增加一个3倍内插为例，内插后的频谱图如图8所示。对于镜像的削除可以有如下考虑：12载波，半个频带带宽是Passband＝10MHZ，右边第一个镜像点是fs/3＝30.72MHZ，这样过渡带就是f_rolloff＝10MHZ～20.72MHZ

由于载波叠加之后再次滤除镜像，随着载波数的增加，镜像之间的距离相对于单载波要大一些。为此镜像边缘的抑制容许有一定的抬升，抬升的高度相对于信号的功率不能小于70dBc的差额。

对于末级3倍内插滤波器系数采用的阶数短，并且1/3的系数是零值，中间数值正好是32768，通过移位就可以完成中间系数的处理，这样就只有24滤波器系数，通过对称和多相就只需要4个乘法器，大大节省了硬件乘法器的资源。

其中，3倍内插镜像削除的滤波器系数为：X3_filter＝[0，-36，-38，-0，206，220，0，-698，-763，-0，1832，2086，0，-4378，-5460，0，13271，26523，32768，26523，13271，0，-5460，-4378，0，2086，1832，-0，-763，-698，0，220，206，-0，-38，-36，0]；3倍内插滤波器频谱图如图9所示。

放大通带波纹，通带非常平坦，使得此滤波器的加入对系统EVM指标几乎没有任何影响，具体如图10所示，为通带波纹小于0.01dBc的频谱图。

当镜像和信号功率达到70dBc时，信号的镜像通过模拟信道后就应该进入低噪之下，对于通信系统是没有任何影响的，如图11所示，为镜像抑制之后的频谱图。

在上述实施例中，以一定的中频速率fs1为分界点，在这个分界点前完成多载波的叠加，在fs1点完成多载波的叠加，此时NCO处理耗费的乘法器资源也可以节省。同时需要保证fs1的速率大于多载波叠加后的带宽BW，所以必须满足：

fs1＞BW，BW＝1.6MHZ*K，这样就确定了支持的最大载波数K，其中1.6MHZ为单载波系统的带宽，确定第一级中频速率后，根据第二级中频速率fs2就可以确定第二级的内插倍数

处理框图如图12所示，为本发明提出的TD-SCDMA多级滤波器内插设计架构图。

相应地，同样的思想也可用于DDC处理，首先滤除多载波频带外的杂散和镜像后抽取，然后针对每一个载波进行频谱搬移，随后对每一个载波完成滤波抽取功能，实现载波分离和速率的降低，处理框图如图13所示，为本发明提出的TD-SCDMA多级滤波抽取设计架构图。

上述DUC/DDC的滤波器设计架构特别适合载波数多，中频速率高的系统，使得第二级对多载波的滤波处理如同单载波一般，节省了硬件处理的资源。同时系统的EVM等指标仍然能够很好的保证，性能如图14所示，为TD-SCDMA多级滤波器设计架构解析后的星座图。

综上所述，如图15所示，为本发明多载波内插滤波器设计的执行流程图。

本发明公开的上述滤波器设计方法，由于资源消耗远远小于传统滤波器的设计方法，通过采用了多级滤波器的设计，使得设计的滤波器阶数在FPGA可实现的范围内，信号的内插倍数，EVM等指标也可以满足协议要求。此外，本发明提出的设计方法，能实现多载波，多天线，多频段上实现中频滤波。本发明提出的上述设计方法，对现有系统的改动很小，不会影响系统的兼容性，而且实现简单、高效。

相应地根据上述方法，如图16所示，为本发明实施例多载波级联滤波器的设计装置100的结构示意图，包括配置模块110、设计模块120以及叠加滤波模块130。

其中，配置模块110用于根据物理层信号速率fs0和中频速率fs2，确定滤波器的内插倍数N以及两级中频速率点fs1、fs2，其中，N＝fs2/fs0，fs1＞BW，BW为多载波系统的带宽，N2＝fs2/fs1，根据滤波器内插的倍数N，设计PFIR滤波器的内插倍数N11、CIC滤波器的内插倍数N12以及镜像抑制滤波器upfilter的内插倍数N2，N＝N1*N2，N1＝N11*N12。

具体而言，配置模块110配置的PFIR滤波器的内插倍数N11与CIC滤波器的内插倍数N12的关系为N12＞2*N11，预定门限值为70dBc。

具体而言，BW＝1.6MHZ*K，其中1.6MHZ为单载波系统的带宽，K为载波数。

设计模块120用于根据滤波器内插的倍数，设计得到PFIR和CIC滤波器级联的组合滤波器完成频谱成型，其中CIC能抑制PFIR滤波器的镜像大于预定门限值。

具体而言，设计模块120设计得到PFIR和CIC滤波器级联的组合滤波器包括：

设计模块120设计出一个理想的Ideal-PFIR滤波器，其内插倍数为N11；

设计模块120设计出CIC滤波器，其内插倍数为N21，根据CIC滤波器，设计一个补偿CIC失真的反正弦低通滤波器Inv-SINC；

设计模块120将Ideal-PFIR滤波器系数和Inv-SINC滤波器系数卷积得到PFIR的滤波器系数，根据PFIR的滤波器系数设计PFIR滤波器，将PFIR滤波器与CIC滤波器级联得到PFIR和CIC滤波器级联的组合滤波器。

叠加滤波模块130用于对经PFIR和CIC滤波器级联的组合滤波器滤波后的多载波信号进行多载波叠加，经镜像抑制滤波器upfilter滤波后输出。

具体而言，PFIR滤波器的内插倍数为3；CIC滤波器的内插倍数为8，CIC滤波器为5级的CIC滤波器；镜像抑制滤波器upfilter的内插倍数为3，镜像抑制滤波器upfilter的镜像抑制大于70dBc，通带波纹小于0.01dBc。

本发明公开的上述滤波器设计装置，由于资源消耗远远小于传统滤波器的设计方法，通过采用了多级滤波器的设计，使得设计的滤波器阶数在FPGA可实现的范围内，信号的内插倍数，EVM等指标也可以满足协议要求。此外，本发明提出的设计装置，能实现多载波，多天线，多频段上实现中频滤波。本发明提出的上述设计装置，对现有系统的改动很小，不会影响系统的兼容性，而且实现简单、高效。

本发明提出的上述方案，在消耗较少资源情况下完成TD-SCDMA多载波的滤波成型和载波叠加，体现在：

(1)通常CIC级数一般设置为6级，本发明提出的上述方案设置为5级，在保证杂散抑制大于70dBc即可，由于节省了一级CIC资源，从而节省了大量逻辑；

(2)多载波叠加放在数字中频第一级，由于每一个载波的频谱搬移都是复数运算，需要4个硬件乘法器，对于载波数众多，例如15个载波则需要60个硬件乘法器。由于放在中频第一级，载波叠加时的速率仅为末级叠加的1/3，所以可以节省40个硬件乘法器。

(3)在多载波叠加后，多个载波使用同一个滤波器完成滤波功能，而不是每一个载波单独滤波，例如15个TD载波，原来同时需要15个滤波，而此时只需要1个滤波，大大节省硬件乘法器资源。

本发明提出的上述方案不仅适合TD-SCDMA多载波系统，同样适合多通道的其它移动通信系统。

本领域普通技术人员可以理解实现上述实施例方法携带的全部或部分步骤是可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，该程序在执行时，包括方法实施例的步骤之一或其组合。

另外，在本发明各个实施例中的各功能单元可以集成在一个处理模块中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。所述集成的模块如果以软件功能模块的形式实现并作为独立的产品销售或使用时，也可以存储在一个计算机可读取存储介质中。

上述提到的存储介质可以是只读存储器，磁盘或光盘等。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (10)

1.一种多载波级联滤波器的设计方法，其特征在于，包括以下步骤：

根据物理层信号速率fs0和中频速率fs2，确定滤波器的内插倍数N以及两级中频速率点fs1、fs2，其中，N＝fs2/fs0，fs1＞BW，BW为多载波系统的带宽，N2＝fs2/fs1，根据滤波器内插的倍数N，设计PFIR滤波器的内插倍数N11、CIC滤波器的内插倍数N12以及镜像抑制滤波器upfilter的内插倍数N2，N＝N1*N2，N1＝N11*N12；

根据滤波器内插的倍数，设计得到PFIR和CIC滤波器级联的组合滤波器完成频谱成型，其中CIC滤波器能抑制PFIR滤波器的镜像大于预定门限值；

对经所述PFIR和CIC滤波器级联的组合滤波器滤波后的多载波信号进行多载波叠加，经所述镜像抑制滤波器upfilter滤波后输出。

2.如权利要求1所述的多载波级联滤波器的设计方法，其特征在于，所述PFIR滤波器的内插倍数N11与所述CIC滤波器的内插倍数N12的关系为N12＞2*N11，所述预定门限值为70dBc。

3.如权利要求2所述的多载波级联滤波器的设计方法，其特征在于，设计得到PFIR和CIC滤波器级联的组合滤波器包括：

设计出一个理想的Ideal-PFIR滤波器，其内插倍数为N11；

设计出CIC滤波器，其内插倍数为N21，根据所述CIC滤波器，设计一个补偿CIC失真的反正弦低通滤波器Inv-SINC；

将所述Ideal-PFIR滤波器系数和Inv-SINC滤波器系数卷积得到PFIR的滤波器系数，根据所述PFIR的滤波器系数设计PFIR滤波器，将所述PFIR滤波器与所述CIC滤波器级联得到所述PFIR和CIC滤波器级联的组合滤波器。

4.如权利要求3所述的多载波级联滤波器的设计方法，其特征在于，所述BW＝1.6MHZ*K，其中1.6MHZ为单载波系统的带宽，K为载波数。

5.如权利要求4所述的多载波级联滤波器的设计方法，其特征在于，所述PFIR滤波器的内插倍数为3；所述CIC滤波器的内插倍数为8，所述CIC滤波器为5级的CIC滤波器；所述镜像抑制滤波器upfilter的内插倍数为3，所述镜像抑制滤波器upfilter的镜像抑制大于70dBc，通带波纹小于0.01dBc。

6.一种多载波级联滤波器的设计装置，其特征在于，包括配置模块、设计模块以及叠加滤波模块：

所述配置模块，用于根据物理层信号速率fs0和中频速率fs2，确定滤波器的内插倍数N以及两级中频速率点fs1、fs2，其中，N＝fs2/fs0，fs1＞BW，BW为多载波系统的带宽，N2＝fs2/fs1，根据滤波器内插的倍数N，设计PFIR滤波器的内插倍数N11、CIC滤波器的内插倍数N12以及镜像抑制滤波器upfilter的内插倍数N2，N＝N1*N2，N1＝N11*N12；

所述设计模块，用于根据滤波器内插的倍数，设计得到PFIR和CIC滤波器级联的组合滤波器完成频谱成型，其中CIC能抑制PFIR滤波器的镜像大于预定门限值；

所述叠加滤波模块，用于对经所述PFIR和CIC滤波器级联的组合滤波器滤波后的多载波信号进行多载波叠加，经所述镜像抑制滤波器upfilter滤波后输出。

7.如权利要求6所述的多载波级联滤波器的设计装置，其特征在于，所述配置模块配置的所述PFIR滤波器的内插倍数N11与所述CIC滤波器的内插倍数N12的关系为N12＞2*N11，所述预定门限值为70dBc。

8.如权利要求7所述的多载波级联滤波器的设计装置，其特征在于，所述设计模块设计得到PFIR和CIC滤波器级联的组合滤波器包括：

所述设计模块设计出一个理想的Ideal-PFIR滤波器，其内插倍数为N11；

所述设计模块设计出CIC滤波器，其内插倍数为N21，根据所述CIC滤波器，设计一个补偿CIC失真的反正弦低通滤波器Inv-SINC；

所述设计模块将所述Ideal-PFIR滤波器系数和Inv-SINC滤波器系数卷积得到PFIR的滤波器系数，根据所述PFIR的滤波器系数设计PFIR滤波器，将所述PFIR滤波器与所述CIC滤波器级联得到所述PFIR和CIC滤波器级联的组合滤波器。

9.如权利要求8所述的多载波级联滤波器的设计装置，其特征在于，所述BW＝1.6MHZ*K，其中1.6MHZ为单载波系统的带宽，K为载波数。

10.如权利要求9所述的多载波级联滤波器的设计装置，其特征在于，所述PFIR滤波器的内插倍数为3；所述CIC滤波器的内插倍数为8，所述CIC滤波器为5级的CIC滤波器；所述镜像抑制滤波器upfilter的内插倍数为3，所述镜像抑制滤波器upfilter的镜像抑制大于70dBc，通带波纹小于0.01dBc。

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