CN102098025B - 一种级联滤波器的设计方法及设计装置 - Google Patents

Abstract

本发明的实施例提出了一种级联滤波器的设计方法，包括：确定滤波器的内插倍数N；计算PFIR滤波器的滤波器系数，得到PFIR和CIC滤波器级联的组合滤波器设计方案；当PFIR和CIC滤波器级联的组合滤波器的内插倍数没达到预定倍数时，设计HB滤波器，使得PFIR和CIC滤波器级联的组合滤波器加HB滤波器的滤波性能满足系统的内插倍数要求，并且PFIR滤波器的设计也是采用多级设计方案实现。本发明的实施例提出的技术方案，通过采用了多级滤波器的设计装置，使得设计的滤波器阶数在FPGA可实现的范围内，信号的内插倍数，EVM、ACPR等指标也可以满足协议要求。此外，本发明提出的技术方案，滤波器资源消耗也远小于传统滤波器的设计方法，能有效降低FPGA硬件资源的使用。

Description

一种级联滤波器的设计方法及设计装置

技术领域

本发明涉及数字通信领域，具体而言，本发明涉及一种级联滤波器的设计方法及设计装置。

背景技术

在数字通信领域，通常会使用到数字滤波器来提升通信质量。滤波器的设计指标主要包括过渡带宽和旁瓣幅度。滤波器的设计通常希望获得尽量窄的过渡带和较低的旁瓣幅度，然而减小过渡带和抑制旁瓣幅度是不能兼得的，通常是以增加过渡带宽以换取旁瓣的抑制。例如可以通过加窗函数来抑制旁瓣幅度，但与此同时却增加了过渡带宽，为了减小过渡带宽，又需增加滤波器的阶数，因此，要综合考虑技术指标以满足滤波器的要求。如果考虑到插入损耗的影响，通常应适量增加阶数较为适宜。

在移动通信的系统设计时，通常保证基站和终端的滤波器占用带宽是一致的，这里滤波器占用带宽指容纳信号总功率99％的带宽，以达到匹配滤波的良好效果。对于TD-SCDMA(Time Division-Synchronous CodeDivision Multiple Access，时分同步码分多址接入)和WCDMA(WidebandCode Division Multiple Access，宽带码分多址接入)系统收发端RRC(RootRaised Cosine，根升余弦)滤波器中选择a＝0.22，协议上规定的载波间隔大于Rc*(1+α)，这样有较小的邻频干扰。3G的标准化过程中，规定载波的中心频率最小间隔为200kHz。因此3GPP(3rd Generation PartnershipProject，第三代伙伴项目)25.105中的规定，1.28Mcps TDD(Time DivisionDuplex，时分双工)的信道间隔为1.6MHz，3.84Mcps的WCDMA信道间隔为5MHz。

实际系统网络进行频点规划时，载波间隔设置为大于或等于标准定义的载波间隔。对于同一个运营商内部，不存在不同运营商之间基站偏移引起强干扰的情况，邻频干扰降低，可以进一步压缩载波间隔。因此，3GPP协议25.105也提到一些特殊组网场景下可以通过调整载波间隔来优化性能。如果系统规划频点时压缩了载波间隔，使其小于标准定义的载波间隔，而基站和终端仍保持原有滤波器不变，必然会引入更大的邻频干扰，从而恶化上行或是下行的EVM(Error Vector Magnitude，误差矢量幅度)性能。在现有的TD-SCDMA网络中，载波间隔都按照大于等于1.6MHz来设置。当频点间隔不再是均匀的1.6MHz时，例如，一些频点缩小间隔为1.4MHz。当基站或是终端传输带宽依然为1.6MHz时，总会存在一些载波无论是发送还是接收，会引入带内邻频干扰。但是如果基站和终端需要严格的设计出1.4MHZ的滤波器，过渡带很窄，为此不得不设计出阶数很长的滤波器来满足频谱模版的要求。对于1.4MHZ的滤波器设计，Fpass等于0.7MHZ，3dBc压缩点是0.64MHZ，得到其过渡带是0.0938，即0.7＝(1+α)*0.64＝＞α＝0.0938。

此时过渡带只有α＝0.0938，其滤波器很难设计，所以不得不通过增加滤波器阶数来完成这个滤波器的设计。既要严格保证滤波器阻带限制在1.4Mhz内，又要保证此时EVM的性能，此时虽然可以设计出这样一个较理想RRC滤波器，但是阶数已经达到了4000阶，满足频谱模板，即在0.64Mhz处衰减3db，0.7Mhz处衰减80db，采样倍数为60，时域和频域结果如图1、图2所示。

增加滤波器阶数意味着需要消耗更多的硬件乘法资源和逻辑单元，增加的硬件资源增加了基站和终端的成本，加大了功耗。一般滤波器阶数超过300阶，对于FPGA(Field Programmable Gate Array，现场可编程门阵列)实现就已经很难了，例如XILINX公司的VIRTEX4-XC4VSX35只有乘法器192个，一阶滤波器系数如果消耗一个乘法器，那么300阶系数就需要300个乘法器，虽然采用多相可以降低乘法器的个数，但是也已经占用了大量的资源。如果滤波器阶数是4000阶，那根本就无法实现。

现有技术200480043345.X中提到，将根据输入标准函数而计算这些有限长的插补函数，并通过将插补函数的频率特性沿频率轴方向以规定量移动，从而确定基于标准的输入频率特性，通过对表示输入频率特性的数值进行反FFT(Fast Fourier Transform，快速傅里叶变换)从而得到滤波器系数。同时还进行舍入处理得到滤波器系数，此滤波器系数可用于CDMA移动通信系统的滤波器系数设计。此种滤波器系数需要进行IFFT(Inverse FastFourier Transform，快速傅里叶逆变换)运算，运算量大，对得到的系数有舍入处理，使得滤波器系数的性能下降，很难适应窄带过渡带的滤波器系数设计。

现有技术200480037120.3中，采用了对具有取样频率的整数分之一的通频带宽的基本滤波器进行频率位移运算，生成了基本滤波器的频率振幅特性以使得相邻的滤波边沿再振幅的1/2的部分相互重叠的方式，逐次位移了规定频率的多个滤波器，通过从基本滤波器和多个频率位移滤波器中选择出任意1个以上的滤波器，并将其滤波器系数相加，求出最终的滤波器系数。此种方法随机性比较大，很难设计出严格频谱模版的滤波器系数，例如严格设计出TD-SCDMA的根升余弦滤波器。

现有技术中很难在FPGA上实现1.4MHZ的载波间隔，也难以设计出1.4MHZ的滤波器系数，因此，有必要提出一种技术方案，设计出合理的1.4MHZ载波间隔的滤波器，使得1.4MHZ载波间隔的滤波器设计能够在产品中应用。

发明内容

本发明的目的旨在至少解决上述技术缺陷之一，特别对在产品上应用1.4MHZ的载波间隔的通信系统，本发明实施例提出了采用了一种多级滤波器的设计装置，使得设计的滤波器阶数在FPGA可实现的范围内，EVM(Error Vector Magnitude，误差矢量幅度)、ACPR(Adjacent Channel PowerRatio，邻信道功率比)等指标也可以满足协议要求。

为了达到上述目的，本发明的实施例一方面提出了一种级联滤波器的设计方法，包括以下步骤：确定滤波器的内插倍数N，根据滤波器内插的倍数N，设计PFIR(Programme Finite Impulse Response，可编程的有限脉冲响应)滤波器的内插倍数N1、CIC(Cascaded Integrator Comb，梳状滤波器)滤波器的内插倍数N2以及HB(Half Band，半带)滤波器的内插倍数N3，其中N＝N1*N2*N3；计算PFIR滤波器的滤波器系数，得到PFIR和CIC滤波器级联的组合滤波器设计方案，其中CIC能抑制PFIR滤波器的镜像达到预定门限值；当PFIR和CIC滤波器级联的组合滤波器的内插倍数没达到预定倍数时，设计HB滤波器，确定HB滤波器通带Fpass以及阶数，使得PFIR和CIC滤波器级联的组合滤波器加HB滤波器的滤波性能满足系统的内插倍数要求。

本发明的实施例另一方面还提出一种级联滤波器的设计装置，包括配置模块、运算模块以及判断模块：

所述配置模块，用于配置滤波器的内插倍数N，根据滤波器内插的倍数N，配置PFIR滤波器的内插倍数N1、CIC滤波器的内插倍数N2以及HB滤波器的内插倍数N3，其中N＝N1*N2*N3；所述运算模块，用于计算PFIR滤波器的滤波器系数，得到PFIR和CIC滤波器级联的组合滤波器设计方案，其中CIC能抑制PFIR滤波器的镜像达到预定门限值；所述判断模块，用于判断PFIR和CIC滤波器级联的组合滤波器的内插倍数是否达到系统指标内插倍数要求；当PFIR和CIC滤波器级联的组合滤波器的内插倍数没达到预定倍数时，所述运算模块计算HB滤波器通带Fpass以及阶数，设计HB滤波器，使得PFIR和CIC滤波器级联的组合滤波器加HB滤波器的滤波性能满足系统的内插倍数要求。

本发明的实施例提出的技术方案，通过采用了多级滤波器的设计装置，使得设计的滤波器阶数在FPGA可实现的范围内，信号的内插倍数，EVM、ACPR等指标也可以满足协议要求。本发明提出的有限冲击响应数字滤波器有很好的限带特性，对抽样时间误差有较好的鲁帮性。此滤波器应用与移动通信系统不仅使得QPSK失真很小，采用64QAM的高维调制方式的数字基带信号波形失真也很小，使得移动通信系统尤其是高速移动通信系统具有较高的频谱效率和系统容量，从而为建立大容量高速数据业务的传输奠定基础。此外，本发明提出的滤波器设计还能满足64QAM高维调制的需求。本发明提出的上述方案，对现有系统的改动很小，不会影响系统的兼容性，而且实现简单、高效。

本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明

本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：

图1为理想RRC滤波器的频域特性；

图2为理想RRC滤波器的时域特性；

图3为本发明实施例级联滤波器的设计方法的流程图；

图4为6倍内插4级CIC的频谱图；

图5为CIC的幅度响应图；

图6为CIC的幅度响应-级数的影响效果图；

图7为Inv-SINC的频谱图；

图8为PFIR频谱与对应的CIC频率器频谱图；

图9为CIC内插零值以后PFIR滤波示意图；

图10为HB滤波以后失败的信号频谱图；

图11为HB滤波器频谱示意图；

图12为CIC内插零值以后PFIR滤波失败的示意图；

图13为七个载波信号叠加后的频谱示意图；

图14为一个载波解调后的EVM示意图；

图15为传统滤波器的设计方案和本专利设计方案对比流程图；

图16为本发明实施例级联滤波器的设计装置的结构示意图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。

为了实现本发明之目的，本发明公开了一种级联滤波器的设计方法，包括以下步骤：确定滤波器的内插倍数N，根据滤波器内插的倍数N，设计PFIR滤波器的内插倍数N1、CIC滤波器的内插倍数N2以及HB滤波器的内插倍数N3，其中N＝N1*N2*N3；计算PFIR滤波器的滤波器系数，得到PFIR和CIC滤波器级联的组合滤波器设计方案，其中CIC能抑制PFIR滤波器的镜像达到预定门限值；当PFIR和CIC滤波器级联的组合滤波器的内插倍数没达到预定倍数时，设计HB滤波器，确定HB滤波器通带Fpass以及阶数，使得PFIR和CIC滤波器级联的组合滤波器加HB滤波器的滤波性能满足系统的内插倍数要求。

如图3所示，为本发明实施例级联滤波器的设计方法的流程图，包括以下步骤：

S301：确定滤波器的内插倍数N。

在步骤S301中，确定滤波器的内插倍数N，根据滤波器内插的倍数N，设计PFIR滤波器的内插倍数N1、CIC滤波器的内插倍数N2以及HB滤波器的内插倍数N3，其中N＝N1*N2*N3。

作为本发明的实施例，为了在产品上真正应用1.4MHZ的载波间隔，本发明实施例提出的技术方案采用了一种多级滤波器的设计装置，使得设计的滤波器阶数在FPGA可实现的范围内，EVM、ACPR等指标也可以满足协议要求。有限冲击响应数字滤波器有很好的限带特性，对抽样时间误差有较好的鲁帮性。此滤波器应用与移动通信系统不仅使得QPSK失真很小，采用64QAM的高维调制方式的数字基带信号波形失真也很小，使得移动通信系统尤其是高速移动通信系统具有较高的频谱效率和系统容量，从而为建立大容量高速数据业务的传输奠定基础。本发明实施例提出的滤波器设计就满足64QAM高维调制的需求。

要解决1.4MHZ频点间隔滤波器难设计的问题，过渡带由0.22降低到0.0938，通带和阻带都有相应的改动如下，同时滤波器的3dB压缩点仍然是0.64MHZ，即

$\mathrm{Passband}=(1-\mathrm{\α})\frac{F_{\mathrm{phy}}}{2}=(1-0.0938)*0.64=0.58$

$\mathrm{Stopband}=(1+\mathrm{\α})\frac{F_{\mathrm{phy}}}{2}=(1+0.0938)*0.64=0.7$

3dBc_band＝0.64。

对于内插倍数比较大的滤波器设计，采用PFIR加CIC组合的设计方案。PFIR的作用起到频谱成型，CIC的作用主要是完成多倍内插，CIC的内插倍数要大于PFIR。如果PFIR的内插倍数太大，则滤波器很难设计，所以尽量把PFIR的内插倍数降低。但是如果PFIR的内插倍数降得过低，则CIC滤波之前插入的零值过多，导致镜像多，则使得CIC抑制镜像的效果受限，使得镜像抬升。

作为本发明的实施例，PFIR滤波器的内插倍数N1小于CIC滤波器的内插倍数N2。所以此时组合滤波器的设计思想是在保证CIC抑制PFIR镜像的基础上，PFIR的内插倍数越小越好。例如TD-SCDMA如果要进行48倍内插，首先需要4倍的PFIR，随后跟随6倍内插的CIC，最后再跟一个2倍内插倍数的HB。最后得到的滤波器的内插倍数为48，即4*PFIR+6*CIC+2*HB。

因此，作为本发明的实施例，滤波器特性参数设计如下表所示：

滤波器	通带(MHZ)	阻带(MHZ)	波纹(dB)	速率(MHZ)/内插倍数	阶数(Taps)/复杂度
						PFIR	0.58	0.7	＜0.05dBc	5.12/4	＜120
CIC	0.58	0.7	＜0.05dBc	30.72/6	4级
						HB	0.58	0.7	＜0.05dBc	61.44/2	＜15

S302：设计PFIR和CIC滤波器级联的组合滤波器，其中CIC能抑制PFIR滤波器的镜像达到预定门限值。

在步骤S302中，计算PFIR滤波器的滤波器系数，得到PFIR和CIC滤波器级联的组合滤波器设计方案，其中CIC能抑制PFIR滤波器的镜像达到预定门限值，作为本发明的实施例，上述预定门限值为不小于80dBc。

作为本发明的实施例，计算PFIR滤波器的滤波器系数包括：

设计出一个理想的Ideal-PFIR滤波器，其内插倍数为N1；

设计出CIC滤波器，其内插倍数为N2，根据所述CIC滤波器，设计一个补偿CIC失真的反正弦低通滤波器Inv-SINC；

将所述Ideal-PFIR滤波器系数和Inv-SINC滤波器系数卷积得到PFIR的滤波器系数。

因此，在上述实施例中，最主要的设计是PFIR滤波器系数的设计，首先设计出一个理想的Ideal-PFIR滤波器，然后再设计一个补偿CIC失真的反正弦低通(INVERSE SINC LOWPASS)滤波器Inv-SINC，最后通过Ideal-PFIR滤波器系数和Inv-SINC滤波器系数卷积得到PFIR的滤波器系数。

为了得到Inv-SINC滤波器系数，作为本发明的实施例，首先观察CIC在0.64MHZ频点处频谱的压缩情况。PFIR加CIC组合后的信号速率如果是30.72MHZ，所以6倍内插4级CIC的频谱横坐标是30.72MHZ，如图4所示，为6倍内插4级CIC的频谱图。

在图4中，CIC幅频特性为梳状，单级CIC滤波器的副瓣抑制很差，为了提高对副瓣的抑制能力，可以将单级CIC滤波器级联，形成级联积分梳状滤波器(Cascaded Integrator Comb)，其频率响应如下式所示

$\left|H\left(f\right)\right|={\left[\frac{\sin \left(\mathrm{\πRMf}\right)}{\sin \left(\mathrm{\πf}\right)}\right]}^{N_1},$ 其中N₁是CIC级数，R是内插抽取速率，M是滤波器的差分延时(differential delay)，图5、图6分别为CIC的幅度响应和CIC的幅度响应-级数的影响效果图。

其中，Q为级联的级数。CIC滤波器系数按照下面展开的方式得到：

${\mathrm{CIC}}_Q\left(z\right)=\frac{{(1-z^{-R*M})}^N}{(1-z^{-1})}={(1+z^{-1}+z^{-2}+\·\·\·z^{-(R-1)})}^N,(M=1).$

虽然CIC滤波器具有低通特性，但频带内并不平坦，而是有一定的滚降，从而使得频谱产生失真。因此需要用PFIR滤波器进行补偿，补偿的这个滤波器就是Inv-SINC滤波器。则可编程的补偿滤波器在通带内的频率响应inv_sinc(z)为： $\mathrm{inv}\_\sin c\left(z\right)=\frac{1}{H_{\mathrm{CIC}}\left(z\right)}$

在做滤波器通带补偿时，设置CIC的FFT的点数是FFT_SIZE，首先计算CIC的频谱，

fft_size＝2^N，N≥10

$\mathrm{cic}\_\mathrm{spectrum}=20*{\log }_{10}\left|\mathrm{fft}(\frac{\mathrm{cic}}{\mathrm{\Σcic}},\mathrm{fft}\_\mathrm{size})\right|$

cic_0p64＝cic_spectrum(index)

注释：f_cic为系统在CIC内插以后的信号速率，不是CIC内插之前的速率。

f_phy-0p64：直接等于0.64即可，计算0.64MHZ的索引带入就可以计算得到0.64MHZ处的幅度衰减。

通过上述算法得到CIC在0.64MHZ处频谱的衰减等于cic_0p64，放大CIC频谱观测0.64MHZ处的衰减，应该和计算得到的衰减数值一样。

得到CIC在0.64MHZ处频谱的衰减以后，设计Inv-SINC滤波器系数在0.64MHZ处频谱的幅度需要提升cic_0p64dBc。这个Inv-SINC的频带表达式如下：

$\mathrm{inv}\_\sin c=\frac{1}{\sin c\left[{(c*f)}^p\right]}=\frac{1}{\sin c\left[{(c*f)}^p\right]}=\frac{{(c*f)}^p}{\sin \left[{(c*f)}^p\right]},[c<\frac{1}{\mathrm{wo}}]$

从上面的表达式可以看出来频率因子(C)或者功率(P)越大，则信号频谱的幅度提升越明显。通过不断修正反正弦频率因子和反正弦功率完成Inv-SINC滤波器设计，从而得到Inv-SINC的频谱，Inv-SINC参数设置如下表所示：

Inv-SINC参数设置表格

名称	设置	含义
			速率(Fs)	3.84MHZ	Sampling Frequency：PFIR的采样速率
阶数(N)	17	order：一般不要设置太大，否则组合后的滤波器阶数会比较长
			截止频率(Fc)	1.2MHZ	Cutoff Frequency
反正弦频率因子(C)isincffactor	1	Inverse Sinc Frequency Factor：
			反正弦功率(P)isincpower	1.21	Inverse Sinc Power：
阻带衰减Dstop	-20dBc	Stopband Attenuation：一般不要设置太大，阻带的衰减主要靠前面的PFIR来完成0.019952
			通带波纹Dpass	0.0005	Passband Ripple

然后调用Matlab中的函数firceqrip计算滤波器的系数：

b＝firceqrip(N，Fc/(Fs/2)，[Dpass，Dstop]，′slope′，slope，′invsinc′，[isincffactor isincpower])。

通过不断修正反正弦频率因子和反正弦功率得到0.64MHZ处频谱增益有1.29dBc的提升，为此Inv-SINC滤波器设计完成，如图7所示。

PFIR和Inv-SINC卷积以后得到PFIR滤波器系数：

PFIR＝CONV(Ideal-PFIR，Inv-SINC)，

$\mathrm{pfir}\left(n\right)=\underset{m=1}{\overset{n}{\mathrm{\&Sigma;}}}\mathrm{ideal}\_\mathrm{pfir}\left(m\right)*\mathrm{inv}\_\sin c(n-m).$

此时得到组合滤波器频谱，如图8所示。

对于PFIR设计一般采用RRC滤波器，加入的窗是kaiser窗，Beta因子一般接近5左右，不能太小，以增强其阻带衰减。同时滚降因子Rolloff不能设置0.22，实际设置会比较小，增加其陡峭性。截止频率CutoffFrequency不能严格的设置为0.64，一般要大一些，例如0.65。

调用Matlab函数firrcos就完成了PFIR滤波器的设计，设计流程如下：

Fs＝3.84；％采样频率

N＝72；％阶数

Fc＝0.65；％截止频率

TM＝′Rolloff′；％转换模式

R＝0.09；％滚降

DT＝′Sqrt′；％设计类型

Beta＝5；

win＝kaiser(N+1，Beta)；

％用FIR1函数计算系数

fir＝firrcos(N，Fc/(Fs/2)，R，2，TM，DT，[]，win)；

通过上述代码，就完成了PFIR滤波器的设计。

PFIR和CIC卷积以后的信号频谱如图9所示，为CIC内插零值以后PFIR滤波示意图。此时注意：CIC对内插信号一定要有足够的衰减，原始信号的第一个镜像出现的时候CIC的抑制一般要超过80dBc，否则组合后的滤波器频谱在第二个镜像出现抬升，导致整个系统的频谱模版无法通过。

对于CIC的补偿一般采用直接补偿算法，本发明提出的是一种间接补偿算法。直接补偿算法的设计流程是直接设计一个带有补偿CIC的PFIR。例如设计一个内插倍数N＝6设计一种PFIR级联CIC的多级滤波器，组合滤波器的频谱特性为RRC滤波器。PFIR的级联倍数L_PFIR(3)，CIC的级联倍数为L_CIC(2)。根据CIC确定的内插倍数和级数确定CIC的幅频特性H_CIC(z)，这样得到PFIR的幅频特性： $H_{\mathrm{PFIR}}\left(z\right)=\frac{H_{\mathrm{RRC}}\left(z\right)}{H_{\mathrm{CIC}}\left(z\right)},$ H_RRC(z)为理想滤波器的频谱响应。PFIR滤波器的幅频特性和加权误差设置完成以后调用软件Matlab中的函数firpm就完成了PFIR滤波器系数的设计。

采用直接补偿方法的缺点：由于设计的PFIR滤波器既要满足频谱模版，又要对CIC的衰落进行补偿，故此一般设计出来的滤波器系数的阶数比间接补偿算法要长，同时

而本专利采用的间接补偿算法：设计出来的INV_SINC滤波器专门补偿CIC的衰减，故此对CIC的衰减弥补的会比较精确，设计出来的理想PFIR主要满足阻带衰减的大小，故此阻带衰减可以设计得比较大。

对比项目	直接补偿算法	间接补偿算法	说明
				阶数	长(大于120)	短(大于100)	此项差别不是很大。
阻带衰减	大于60dBC	大于70dBC
				通带波纹	小于0.04dBc	小于0.03dBc

S303：当组合滤波器的内插倍数没达到系统要求时，增加HB滤波器满足系统的要求。

在步骤S303中，当PFIR和CIC滤波器级联的组合滤波器的内插倍数没达到预定倍数时，设计HB滤波器，确定HB滤波器通带Fpass以及阶数，使得PFIR和CIC滤波器级联的组合滤波器加HB滤波器的滤波性能满足系统的内插倍数要求。

上述PFIR加CIC设计出来的频谱模版作为第一要素，如果内插倍数不够时，通过增加HB滤波器达到系统对速率的要求。对于HB滤波器一般为了节省FPGA硬件实现的资源，阶数N都比较短，一般不超过20阶，同时通带Fpass尽量要小一些，可以选择0.2～0.1之间，通过函数hb＝firhalfband(N，Fpass)，就可以完成HB滤波器系数的设置，firhalfband为软件Matlab中的函数。

如图10所示，为HB滤波器没有设计好，导致信号的镜像没有足够的抑制。这是由于在设计HB滤波器系数时Fpass选择0.3，导致镜像的抑制只有60dBc。

由于设计的滤波器通带比较窄，通带带宽 ${\mathrm{Fpass}}_{\mathrm{hb}}>\frac{\mathrm{Passband}}{f_{\mathrm{hb}}}$ 就可以满足要求，下图时Fpass＝0.15时设计的滤波器频谱和根据此滤波器用于PFIR加CIC之后的滤波器频谱如图11所示。

此时HB对镜像的抑制超过100dBc，此时HB就可以用于FPGA的硬件实现，并且阶数不超过20阶。

如果CIC加PFIR不使用HB滤波器，当CIC的内插倍数比较大时，PFIR的镜像相邻比较近时，CIC阻带抑制还没有足够大就出现镜像，使得系统的第二个镜像出现，导致总体滤波效果下降，如图12所示。

如果TD-SCDMA载波间隔由1.6MHZ降低到1.4MHZ，对于10MHZ带宽的系统载波个数可以支持到7载波，下面就仿真7载波TD-SCDMA信号经滤波后的频谱以及接收端解调的EVM。114阶PFIR滤波器，滤波器的ACPR可以到达72dBc，如图13所示，为7载波信号叠加后的频谱图。

由于载波间隔变窄，载波内的信号更加容易受码间干扰的影响，可能会导致系统的射频指标EVM下降。但是根据上述本专利提供的设计思想设计出来的滤波器，并没有使得系统的解调性能下降，如下表所示，为TD10MZ内七载波的解调性能：

表：TD七载波的解调后的EVM

载波连续分配模式(16QAM)	C1	C2	C3	C4	C5	C6	C7
								1.4MHZ-EVM％	0.4	0.4	0.6	0.6	0.6	0.7	0.4

其中一个载波的EVM图如图14所示。

上述滤波器的设计思想不仅用于1.4MHZ滤波器设计，同时还应用于1.6MHZ滤波器设计，上述设计方案是一种通用的滤波器设计思想。

如图15所示，为传统滤波器的设计方案和本专利设计方案对比流程图。本方案设计出来的滤波器系数阶数骤减，易于FPGA实现。下表为两种方案的对比：

本发明公开的上述滤波器设计方法，由于资源消耗远远小于传统滤波器的设计方法，所以可以使用价格低廉的FPGA芯片实现多天线多通道DUC设计，当然在FPGA实现DUC的时候还可以采用多相，对称，时分复用等技巧进一步降低FPGA硬件资源。但是对于传统的滤波器设计方案就算在FPGA实现的时候采用多相，对称，时分复用等技巧也必须采用价格更高，容量更大的器件，价格成本远远高于本方案的设计。

如图16所示，为本发明实施例级联滤波器的设计装置100的结构示意图，包括配置模块110、运算模块120以及判断模块130。

其中，配置模块110，用于配置滤波器的内插倍数N，根据滤波器内插的倍数N，配置PFIR滤波器的内插倍数N1、CIC滤波器的内插倍数N2以及HB滤波器的内插倍数N3，其中N＝N1*N2*N3。

作为上述设备100的实施例，配置模块110配置的PFIR滤波器的内插倍数N1小于CIC滤波器的内插倍数N2。

作为上述设备100的实施例，对于带宽F_phy为1.28MHz的系统，运算模块120计算其通带、阻带以及滤波器的3dB压缩点分别为：

$\mathrm{Passband}=(1-\mathrm{\&alpha;})\frac{F_{\mathrm{phy}}}{2}=(1-0.0938)*0.64=0.58$

$\mathrm{Stopband}=(1+\mathrm{\&alpha;})\frac{F_{\mathrm{phy}}}{2}=(1+0.0938)*0.64=0.7$

3dBc_band＝0.64。

作为上述设备100的实施例，对于带宽F_phy为1.28MHz、频点间隔1.4MHz的TD-SCDMA系统，配置模块110配置的PFIR滤波器的内插倍数为4、CIC滤波器的内插倍数为6以及HB滤波器的内插倍数为2。

运算模块120，用于计算PFIR滤波器的滤波器系数，得到PFIR和CIC滤波器级联的组合滤波器设计方案，其中CIC能抑制PFIR滤波器的镜像达到预定门限值，作为本发明的实施例，预定门限值为不小于80dBc。

作为上述设备100的实施例，运算模块120计算PFIR滤波器的滤波器系数包括：

运算模块120设计出一个理想的Ideal-PFIR滤波器，其内插倍数为N1；运算模块120设计出CIC滤波器，其内插倍数为N2，根据CIC滤波器，设计一个补偿CIC失真的反正弦低通滤波器Inv-SINC；运算模块120将Ideal-PFIR滤波器系数和Inv-SINC滤波器系数卷积得到PFIR的滤波器系数。

判断模块130，用于判断PFIR和CIC滤波器级联的组合滤波器的内插倍数是否达到系统指标内插倍数要求；当PFIR和CIC滤波器级联的组合滤波器的内插倍数没达到预定倍数时，运算模块120计算HB滤波器通带Fpass以及阶数，设计HB滤波器，使得PFIR和CIC滤波器级联的组合滤波器加HB滤波器的滤波性能满足系统的内插倍数要求。

本发明公开的上述滤波器设计装置，由于资源消耗远远小于传统滤波器的设计装置，所以可以使用价格低廉的FPGA芯片实现多天线多通道DUC设计，当然在FPGA实现DUC的时候还可以采用多相，对称，时分复用等技巧进一步降低FPGA硬件资源。但是对于传统的滤波器设计方案就算在FPGA实现的时候采用多相，对称，时分复用等技巧也必须采用价格更高，容量更大的器件，价格成本远远高于本方案的设计。

本领域普通技术人员可以理解实现上述实施例方法携带的全部或部分步骤是可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，该程序在执行时，包括方法实施例的步骤之一或其组合。

另外，在本发明各个实施例中的各功能单元可以集成在一个处理模块中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。所述集成的模块如果以软件功能模块的形式实现并作为独立的产品销售或使用时，也可以存储在一个计算机可读取存储介质中。

上述提到的存储介质可以是只读存储器，磁盘或光盘等。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (8)

1.一种级联滤波器的设计方法，其特征在于，包括以下步骤：

确定滤波器的内插倍数N，根据滤波器内插的倍数N，设计PFIR滤波器的内插倍数N1、CIC滤波器的内插倍数N2以及HB滤波器的内插倍数N3，其中N=N1*N2*N3；

计算PFIR滤波器的滤波器系数，得到PFIR和CIC滤波器级联的组合滤波器设计方案，其中CIC能抑制PFIR滤波器的镜像达到预定门限值；

当PFIR和CIC滤波器级联的组合滤波器的内插倍数没达到预定倍数时，设计HB滤波器，确定HB滤波器通带Fpass以及阶数，使得PFIR和CIC滤波器级联的组合滤波器加HB滤波器的滤波性能满足系统的内插倍数要求；

其中，所述计算PFIR滤波器的滤波器系数包括：

设计出一个理想的Ideal-PFIR滤波器，其内插倍数为N1；

设计出CIC滤波器，其内插倍数为N2，根据所述CIC滤波器，设计一个补偿CIC失真的反正弦低通滤波器Inv-SINC；

将所述Ideal-PFIR滤波器系数和Inv-SINC滤波器系数卷积得到PFIR的滤波器系数。

2.如权利要求1所述的级联滤波器的设计方法，其特征在于，所述PFIR滤波器的内插倍数N1小于CIC滤波器的内插倍数N2，所述预定门限值为不小于80dBc。

3.如权利要求1所述的级联滤波器的设计方法，其特征在于，对于带宽F_phy为1.28MHz的系统，其通带、阻带以及滤波器的3dB压缩点分别为：

$\mathrm{Passband}=(1-\mathrm{\&alpha;})\frac{F_{\mathrm{phy}}}{2}=(1-0.0938)*0.64=0.58$

$\mathrm{Stopband}=(1+\mathrm{\&alpha;})\frac{F_{\mathrm{phy}}}{2}=(1+0.0938)*0.64=0.7$

3dBc_band=0.64。

4.如权利要求3所述的级联滤波器的设计方法，其特征在于，对于带宽F_phy为1.28MHz、频点间隔1.4MHz的TD-SCDMA系统，其设计PFIR滤波器的内插倍数为4、CIC滤波器的内插倍数为6以及HB滤波器的内插倍数为2。

5.一种级联滤波器的设计装置，其特征在于，包括配置模块、运算模块以及判断模块：

所述配置模块，用于配置滤波器的内插倍数N，根据滤波器内插的倍数N，配置PFIR滤波器的内插倍数N1、CIC滤波器的内插倍数N2以及HB滤波器的内插倍数N3，其中N=N1*N2*N3；

所述运算模块，用于计算PFIR滤波器的滤波器系数，得到PFIR和CIC滤波器级联的组合滤波器设计方案，其中CIC能抑制PFIR滤波器的镜像达到预定门限值；

所述判断模块，用于判断PFIR和CIC滤波器级联的组合滤波器的内插倍数是否达到系统指标内插倍数要求；当PFIR和CIC滤波器级联的组合滤波器的内插倍数没达到预定倍数时，所述运算模块计算HB滤波器通带Fpass以及阶数，设计HB滤波器，使得PFIR和CIC滤波器级联的组合滤波器加HB滤波器的滤波性能满足系统的内插倍数要求；

其中，所述运算模块计算PFIR滤波器的滤波器系数包括：

所述运算模块设计出一个理想的Ideal-PFIR滤波器，其内插倍数为N1；

所述运算模块设计出CIC滤波器，其内插倍数为N2，根据所述CIC滤波器，设计一个补偿CIC失真的反正弦低通滤波器Inv-SINC；

所述运算模块将所述Ideal-PFIR滤波器系数和Inv-SINC滤波器系数卷积得到PFIR的滤波器系数。

6.如权利要求5所述的级联滤波器的设计装置，其特征在于，所述配置模块配置的PFIR滤波器的内插倍数N1小于CIC滤波器的内插倍数N2，所述预定门限值为不小于80dBc。

7.如权利要求5所述的级联滤波器的设计装置，其特征在于，对于带宽F_phy为1.28MHz的系统，所述运算模块计算其通带、阻带以及滤波器的3dB压缩点分别为：

$\mathrm{Passband}=(1-\mathrm{\&alpha;})\frac{F_{\mathrm{phy}}}{2}=(1-0.0938)*0.64=0.58$

$\mathrm{Stopband}=(1+\mathrm{\&alpha;})\frac{F_{\mathrm{phy}}}{2}=(1+0.0938)*0.64=0.7$

3dBc_band=0.64。

8.如权利要求7所述的级联滤波器的设计装置，其特征在于，对于带宽F_phy为1.28MHz、频点间隔1.4MHz的TD-SCDMA系统，所述配置模块配置的PFIR滤波器的内插倍数为4、CIC滤波器的内插倍数为6以及HB滤波器的内插倍数为2。

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