CN102403986A - 多通道的cic抽取滤波器及其实现方法 - Google Patents

Abstract

本发明提供一种多通道的CIC抽取滤波器及其实现方法，该实现方法包括以下步骤：将N通道、每通道K路数据并行输入CIC抽取滤波器的积分滤波器部分，经过P级积分滤波器处理后，输出并行的N通道数据；其中，所述K路数据复用同一积分滤波器的硬件资源；对输出的N通道数据进行R倍的抽取，获得抽取后的数据；将所述抽取后的数据串行输入到P级梳状滤波器进行梳状滤波处理，处理完成后输出N*K路串行数据。本发明的多通道的CIC抽取滤波器及其实现方法，实现了CIC抽取滤波器的多个通道输入数据可以复用同一硬件资源，降低了资源的消耗，解决了多载波CIC滤波器硬件资源耗费过大的问题。

Description

多通道的CIC抽取滤波器及其实现方法

技术领域

本发明涉及数字信号处理中的多速率信号处理技术领域，尤其涉及一种多通道的CIC抽取滤波器以及一种多通道的CIC抽取滤波器的实现方法。

背景技术

随着移动通信技术的发展，移动通信用户数急剧增加，运营商不得不对各种制式的移动通信系统进行扩容处理，以满足用户的通信需求。如中国移动通信集团每年都要增加大量的载波数资源，以满足日益增长的移动通信用户市场需求。如今的通信系统扩容处理，都是采用多载波技术，这就要求相应的移动通信产品也具有多载波处理能力。

通信技术的不断进步，也使得当今越来越多的通信产品采用数字技术来实现，所以，随着多载波系统的不断应用，一方面需要支持多载波处理功能的产品，另一方面，随着用户对产品体积、功耗方面的要求，产品需要逐步向低功耗、小型化、微型化方向发展。所以，从单载波处理系统扩展到多载波系统，不能简单将单路系统级联起来合成多载波系统，而应该将单路系统的功能进行合并和扩展，形成多载波系统，以完成多载波的信号的处理。在基于软件无线电架构的移动通信产品中，需要具有多载波技术的数字下变频系统和数字上变频系统。

在数字中频处理系统中，数字下变频器(DDC：Digital Down Conversion)主要功能是将数字化后的模拟中频信号下变频到零中频信号，并将满足中频采样定理的高速采样信号降低为低速率采样信号，最后送到基带处理部分进行解调处理。目前，应用较多的是单载波的数字下变频器，主要实现对单路数据的调制。多载波数字下变频器，一般只能支持对四载波数据的调制，要扩展到8载波以上的系统，需要集成多个数字下变频器，这样一来一方面会增加系统成本，另一方面也不易实现产品的小型化，系统功耗较大。

在DDC中，需要实现从高速采样信号到低速率采样信号的转换处理，在信号降速处理中，需要进行数字滤波，以实现对数字信号的抗混迭处理。

CIC(Cascaded Integrator Comb，级联积分梳状)抽取滤波器是数字中频处理中经常使用的一种滤波器。CIC抽取滤波器具备如下几个优点：

1)只需要加法器，无需一般的FIR(Finite Impulse Response，有限长单位冲激响应)滤波器所需的乘法运算；

2)无需存储滤波器的系数；

3)抽取器可以放到梳状部分的左侧，减少计算量；

4)结构规则易于拓展；

5)抽取倍数可变。

这些优点无论是对提高实用性还是简化硬件设计都有重要意义，所以CIC抽取滤波器在多数率信号处理中具有特别重要的位置。

在专利号为ZL 200310116025.X的发明专利中公开了一种CIC滤波器及其实现方法，该方法将CIC滤波器的梳状滤波器和积分滤波器分开实现，每级滤波器的位宽会有所改变，资源消耗会少一点。但是该专利是一种单通道的CIC滤波器实现方法，如果从单通道CIC抽取滤波器扩展到多通道CIC抽取滤波器，上述专利提供的方法就不能适用，比较耗费逻辑实现的硬件资源。

因此，在多载波DDC系统中，如何降低多载波CIC滤波器中的硬件资源耗费成为亟待解决的问题。

发明内容

为解决上述问题，本发明提供一种多通道的CIC抽取滤波器及其实现方法，能够降低多载波CIC滤波器中的硬件资源耗费。

一种多通道的CIC抽取滤波器的实现方法，包括以下步骤：

将N通道、每通道K路数据并行输入CIC抽取滤波器的积分滤波器部分，经过P级积分滤波器处理后，输出并行的N通道数据；其中，所述K路数据复用同一积分滤波器的硬件资源，

对输出的N通道数据进行R倍的抽取，获得抽取后的数据；

将所述抽取后的数据串行输入到P级梳状滤波器进行梳状滤波处理，处理完成后输出N*K路串行数据。

一种多通道的CIC抽取滤波器，包括积分器部分和梳状滤波器部分，所述积分器部分由N个积分器通道并联而成，且每个积分器通道由P个积分器级联而成；所述梳状滤波器部分由P个梳状滤波器级联而成；

各积分器通道的积分滤波器接收串行输入的K路数据，经过P级积分滤波器处理后，输出并行的N通道数据；其中，所述K路数据复用同一积分滤波器的硬件资源；

所述梳状滤波器部分的梳状滤波器接收对输出的N通道、每通道K路数据进行R倍抽取后的数据，并经过P级梳状滤波器处理后，输出N*K路串行数据。

通过以上方案可以看出，本发明的多通道的CIC抽取滤波器及其实现方法，每通道可以输入K路数据，K路数据复用同一积分滤波器的硬件资源；而且在R倍抽取处理后，N通道、每通道K路数据，也都可以共同复用同一个梳状滤波器的硬件资源，从而实现了整个CIC抽取滤波器的多个通道输入数据可以复用同一硬件资源，降低了资源的消耗，解决了多载波CIC滤波器硬件资源耗费过大的问题。

附图说明

图1是单级CIC滤波器的实现框图；

图2是单级CIC抽取滤波器的实现框图；

图3是单级CIC抽取滤波器的等效框图；

图4是多级CIC抽取滤波器的实现框图；

图5是CIC的参数L＝3，M＝2，R＝16，单通道多级CIC抽取滤波器级联的实现框图；

图6是图5的单通道多级CIC抽取滤波器级联的等效实现框图；

图7是16路信号输入的CIC抽取滤波器的实现框图；

图8是本发明一种多通道的CIC抽取滤波器的实现方法流程示意图；

图9是本发明实施例中K路信号输入的CIC抽取滤波器的实现框图；

图10是本发明实施例中引入流水处理的CIC抽取滤波器的实现框图；

图11为本发明实施例中省去一级流水处理的多通道CIC抽取滤波器的实现框图。

具体实施方式

所谓级联积分梳状(CIC：Cascaded Integrator Comb)滤波器，是指该滤波器的冲激响应具有如下形式：

式中，D即为CIC滤波器的阶数(D也就是抽取因子)。根据Z变换的定义，CIC滤波器的Z变换为：

$H\left(z\right)=\underset{n=0}{\overset{D-1}{\mathrm{\Σ}}}h\left(n\right)\·z^{-n}=\frac{1}{1-z^{-1}}\·(1-z^{-D})=H_1\left(z\right)\·H_2\left(z\right)$

式中，

$H_1\left(z\right)=\frac{1}{1-z^{-1}},$ H₂(z)＝1-z^-D

单级CIC滤波器的实现框图如图1所示。由图可见，CIC滤波器由两部分组成，积分器H₁(z)和梳状滤波器H₂(z)的级联。

根据单级CIC滤波器的原理，结合抽取滤波器的原理，可得到单级CIC抽取原理框图，如图2所示(注意Comb框中指数的变化)。

根据多速率数字信号处理中的Nobel恒等式，可以得到CIC抽取器的对应等效结构，如图3所示。

从上面的分析可以看出，在硬件电路设计中，采用等效结构，使Comb在低速下进行数据处理，降低实现难度，同时节省系统硬件资源。

为了降低CIC旁瓣电平，可以采用多级CIC滤波器级联的办法来解决。

图4给出了多级CIC抽取滤波器的等效结构，抽取器左侧为积分器，右侧为梳状部分。

多级CIC滤波器的系统函数为

$H\left(z\right)={\left(\frac{1}{\mathrm{MR}}\frac{1-Z^{-\mathrm{MR}}}{1-Z^{-1}}\right)}^L$

其中，R为抽取倍数，M为梳状部分的延时，一般M＝1或2，L为级数。为了示例，在本实施利中，设计的CIC的参数可以为：L＝3，M＝2，R＝16。需要说明的是，L、R和M参数可以为其他值，可以类似得到对应的CIC滤波器的传递函数。

根据上面分析，CIC滤波器分为两个相对独立的部分，前半部分Integrator的符号采样时钟为f_s，后半部分Comb的符号采样时钟为f_s/R。可以获得对应的多级级联的单通道CIC抽取滤波器结构图，如图5所示。

分析Comb部分的输入z(n)和其输出y(n)信号关系，见图5，

z₁(n)＝z(n)-z(n-2)，

z₂(n)＝z₁(n)-z₁(n-2)，

y(n)＝z₂(n)-z₂(n-2)；

则有：

y(n)＝z(n)-3z(n-2)+3z(n-4)-z(n-6)……传递函数(1)

根据上面的传递函数(1)，可以将CIC单通道滤波器的结构进行修改，见图6。

在实际中，CIC滤波器的最高工作时钟可能比采样时钟f_s高几倍，因此在处理多通道信号时，有必要考虑硬件电路的复用，以达到减少占用硬件资源的固的。

由于Integrator部分工作在抽取之前，即其符号采样率为f_s，而Comb部分的符号采样率为f_s/R。同时，Integrator部分和Comb部分也都会有一个最高工作时钟的限制。

举例说明，假设其最高工作时钟f＝4f_s，而此时要处理的正好是16路信号，则可以把4个Integrator部分的输出给一个Comb部分，每个Integrator部分处理4路信号，Comb部分处理16路信号，其设计见图7所示。

根据对CIC抽取滤波器的等效处理，以及结合多路CIC硬件资源复用的技巧，结合多相滤波的方法，本发明提出一种多通道CIC抽取滤波器的实现方法，如图8所示，该方法包括以下步骤：

步骤S1，假设有通道1、通道2、...通道N共N个通道，将N通道、每通道K路数据并行输入CIC抽取滤波器的积分滤波器部分，所述K路数据复用同一积分滤波器的硬件资源，经过P级积分滤波器处理后，输出并行的N通道数据；其中，所述K路数据复用同一积分滤波器的硬件资源。

上述的P级积分滤波的具体过程如下：

(1)K路信号输入，记为I，I与经过K阶延时器(Z^-K)处理后的IK进行累加处理，获得SUM，并将SUM输入到下一级积分滤波器；

(2)下一级积分滤波器的处理过程与过程(1)相同。

可以进行多级类似的积分滤波处理，但是一般P不超过6级，即P≤6。

步骤S2，对N通道的K路数据各自进行多级积分滤波处理后并行输出的数据进行R倍抽取处理，获得抽取后的数据；

步骤S3，将所述抽取后的数据串行输入到P级梳状滤波器进行梳状滤波处理，梳状滤波处理完成后输出N*K路串行数据。所述N通道、每通道K路数据也是复用同一梳状滤波器的硬件资源。

其中，N、K和R之间需要满足如下条件：N*K＝m*R，m＝1、2、3.......即m为正整数；且所述积分滤波器采用K阶延时器(Z^-K)，所述梳状滤波器采用(a*N*K)阶延时器(Z^-a*N*K)，其中Z表示Z变换，而a为梳状滤波器的延时处理参数，可以选择为任意正整数。

上述梳状滤波器处理过程具体如下：

(1)输入到梳状滤波器的数据，记为Sum_Dec；Sum_Dec进行P(本实施案例P＝3)级Z^-a*N*K(本实施案例取a＝2)的延时处理；

(2)经过第一级Z^-a*N*K的延时处理，输出Sum_Dec_delay1；经过第二级Z^-a*N*K的延时处理，输出Sum_Dec_delay2；经过第三级Z^-a*N*K的延时处理，输出Sum_Dec_delay3；

(3)Sum_Dec、Sum_Dec_delay1，Sum_Dec_delay2和Sum_Dec_delay3分别与各自权重进行相乘处理；其中，根据上述的传递函数(1)可得知本实施例中Sum_Dec、Sum_Dec_delay 1，Sum_Dec_delay2和Sum_Dec_delay3的相乘权重因子分别为：1、-3、3和-1；

(4)四个乘积结果输入到累加器，累加后的结果即为经过多级CIC抽取滤波器滤波后的数据。

通过上述处理，即可实现对N通道，每通道K路串行数据的CIC抽取滤波处理。

CIC的梳状滤波器的延时处理参数a可以选择为1或2，当a为2时，多通道的梳状滤波器的延迟器为2*N*K阶延时器(Z^-2*N*K)；当a为1时，则对应的，多通道的梳状滤波器的延迟器为N*K阶延时器(Z^-N*K)。

在公开号CN 1635706A的专利中，每个通道只输入一路数据，而在本发明中，在抽取处理前，每通道可以输入K路数据，实现K路数据复用同一积分滤波器的硬件资源；而在R倍抽取处理后，N通道、每通道K路数据，共同复用同一个梳状滤波器的硬件资源，从而本发明实现了硬件资源的复用，降低了资源的消耗。

多载波CIC滤波器在实现资源复用情况下，需要兼顾滤波器模块的最高运行时钟频率，因此可以引入适当的流水来处理。为了提升多通道CIC抽取滤波器的最高运行时钟频率，作为一个较好的实施例，可以在每级积分滤波处理后，引入流水处理，该过程具体可以包括：在每级积分滤波处理后，增加一阶延时器(Z^-1)的延时处理，如图10所示。

当然，在折衷最高运行频率、时延和硬件资源消耗方面，可以对引入的流水处理进行策略性的选择，以最低的延时，满足需求的最高运行频率。具体为：省去一级或两级的每级积分滤波器处理后的一阶延时器(Z^-1)的延时处理，以降低时延和减少硬件资源消耗。图11是省去一级流水的多通道CIC抽取滤波器的结构图，2个累加器之间的寄存器舍去，会降低一点CIC滤波器的最高运行频率，可以在满足要求的情况下，有选择性的对流水进行策略性处理。

在本发明中，为了进一步优化设计，提高资源的复用率，对于积分滤波器的K阶延时器(Z^-K)和所述梳状滤波器的a*N*K阶延时器(Z^-a*N*K)的延时处理模块，不采用普通寄存器进行延时处理，而是采用块存储器(Block RAM)模块或是采用芯片上固有的移位寄存器来实现，以降低对芯片上稀缺的普通寄存器的消耗。采用固有的硬件资源来实现，可以提升整体芯片的资源占用率。而且，每通道K路数据，可以复用同一片Block RAM或移位寄存器，进一步提升了资源的复用率，节约了硬件资源。

另外，每通道的K路数据的存储也可以采用芯片固有的硬件资源来实现，具体为采用块存储器(Block RAM)模块或芯片上固有的移位寄存器来实现，这样可以提升模块的运行时钟频率，让模块更加稳定和可靠。

本发明可以采用诸如FPGA、CPLD、EPLD、DSP等可编程逻辑器件实现，也可使用专用ASIC芯片来实现。通道数可以随应用需求增减，大大增加了系统的灵活性和可扩展性。

与本发明的一种多通道的CIC抽取滤波器的实现方法相对应的，本发明还提供一种采用上述方法所实现的多通道的CIC抽取滤波器，如图9所示为本发明一个实施例中多通道CIC抽取滤波器的原理框图，该多通道的CIC抽取滤波器包括积分器部分和梳状滤波器部分，所述积分器部分由N个积分器通道并联而成，且每个积分器通道由P(本实施例中P＝3)个积分器级联而成，另外所述梳状滤波器部分由P个梳状滤波器级联而成；

各积分器通道的积分滤波器接收串行输入的K路数据，经过P级积分滤波器处理后，输出并行的N通道数据；其中，所述K路数据复用同一梳状滤波器的硬件资源；

所述梳状滤波器部分的梳状滤波器接收对输出的N通道、每通道K路数据进行R倍抽取后的数据，并经过P级梳状滤波器处理后，输出N*K路串行数据。

其中，N、K和R之间需要满足如下条件：N*K＝m*R，m＝1、2、3.......即m为正整数；且所述积分滤波器采用K阶延时器(Z^-K)，所述梳状滤波器采用(a*N*K)阶延时器(Z^-a*N*K)，其中Z表示Z变换，而a为梳状滤波器的延时处理参数，可以选择为任意正整数。

为了提升多通道CIC抽取滤波器的最高运行时钟频率，作为一个较好的实施例，本发明的多通道的CIC抽取滤波器还可以包括设置于每级积分滤波器后面的一阶延时器(Z^-1)，各延时器用于在每级积分滤波器处理后，进行Z^-1的延时处理。当然，在折衷最高运行频率、时延和硬件资源消耗方面，可以对引入的流水处理进行策略性的选择，以最低的延时，满足需求的最高运行频率。具体为：省去一级或两级的每级积分滤波器处理后的一阶延时器(Z^-1)的延时处理，以降低时延和减少硬件资源消耗。

优选的，对于积分滤波器的K阶延时器(Z^-K)和梳状滤波器的a*N*K阶延时器(Z^-a*N*K)的延时处理模块，可以采用块存储器(Block RAM)模块或芯片上固有的移位寄存器来实现。

优选的，每通道的K路数据的存储采用块存储器(Block RAM)模块或芯片上固有的移位寄存器来实现。

本发明的多通道CIC抽取滤波器及其实现方法，采用多相滤波的方法，简化了CIC滤波器的实现架构，适合应用于多通道的CIC滤波处理。

通过以上方案可以看出，本发明的多通道的CIC抽取滤波器及其实现方法，每通道可以输入多路数据，实现多路数据复用同一积分滤波器的硬件资源；而且在R倍抽取处理后，多通道、每通道多路数据，也都可以共同复用同一个梳状滤波器的硬件资源，从而实现了整个CIC抽取滤波器的多个通道输入数据可以复用同一硬件资源，降低了资源的消耗，解决了多载波CIC滤波器硬件资源耗费过大的问题。

以上所述的本发明实施方式，并不构成对本发明保护范围的限定。任何在本发明的精神和原则之内所作的修改、等同替换和改进等，均应包含在本发明的权利要求保护范围之内。

Claims (10)

1.一种多通道的CIC抽取滤波器的实现方法，其特征在于，包括以下步骤：

将N通道、每通道K路数据并行输入CIC抽取滤波器的积分滤波器部分，经过P级积分滤波器处理后，输出并行的N通道数据；其中，所述K路数据复用同一积分滤波器的硬件资源；

对输出的N通道数据进行R倍的抽取，获得抽取后的数据；

将所述抽取后的数据串行输入到P级梳状滤波器进行梳状滤波处理，处理完成后输出N*K路串行数据。

2.根据权利要求1所述的多通道的CIC抽取滤波器的实现方法，其特征在于，在每级积分滤波器处理后引入流水处理，具体包括：在每级积分滤波器处理后增加一阶延时器的延时处理。

3.根据权利要求2所述的多通道的CIC抽取滤波器的实现方法，其特征在于，对引入的流水处理进行策略性的选择，具体包括：省去一级或两级的每级积分滤波器处理后的一阶延时器的延时处理。

4.根据权利要求1所述的多通道的CIC抽取滤波器的实现方法，其特征在于：

所述N、K、R之间满足如下条件：N*K＝m*R，所述m取正整数；所述积分滤波器采用K阶延时器；所述梳状滤波器采用a*N*K阶延时器，所述a取任意正整数。

5.根据权利要求4所述的多通道的CIC抽取滤波器的实现方法，其特征在于：

每通道K路数据的存储采用块存储器模块或芯片上固有的移位寄存器来实现；

和/或

所述积分滤波器的K阶延时器和所述梳状滤波器的a*N*K阶延时器的延时处理模块采用块存储器模块或芯片上固有的移位寄存器来实现。

6.根据权利要求4所述的多通道的CIC抽取滤波器的实现方法，其特征在于：

所述P≤6；

和/或

所述a取1或2。

7.一种多通道的CIC抽取滤波器，包括积分器部分和梳状滤波器部分，其特征在于：

所述积分器部分由N个积分器通道并联而成，且每个积分器通道由P个积分器级联而成；所述梳状滤波器部分由P个梳状滤波器级联而成；

各积分器通道的积分滤波器接收串行输入的K路数据，经过P级积分滤波器处理后，输出并行的N通道数据；其中，所述K路数据复用同一积分滤波器的硬件资源；

所述梳状滤波器部分的梳状滤波器接收对输出的N通道、每通道K路数据进行R倍抽取后的数据，并经过P级梳状滤波器处理后，输出N*K路串行数据。

8.根据权利要求7所述的多通道的CIC抽取滤波器，其特征在于，还包括设置于每级积分滤波器后面的一阶延时器，各延时器用于在每级积分滤波器处理后，进行Z^-1的延时处理。

9.根据权利要求7所述的多通道的CIC抽取滤波器，其特征在于，所述N、K、R之间满足如下条件：N*K＝m*R，所述m取正整数；所述积分滤波器采用K阶延时器，所述梳状滤波器采用a*N*K阶延时器，所述a取任意正整数。

10.根据权利要求9所述的多通道的CIC抽取滤波器，其特征在于：

每通道的K路数据的存储采用块存储器模块或芯片上固有的移位寄存器来实现；

和/或

所述积分滤波器的K阶延时器和所述梳状滤波器的a*N*K阶延时器的延时处理模块采用块存储器模块或芯片上固有的移位寄存器来实现。

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