CN112436822A - 一种cic结构数字抽取滤波器的实现方法 - Google Patents

一种cic结构数字抽取滤波器的实现方法 Download PDF

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Abstract

一种CIC结构数字抽取滤波器的实现方法，利用各加法器进行数据运算的频率远低于工作时钟频率的特点进行分时复用，以多路选择模块配以1个P位加法器与1个P位全加器以及P个1位半加器的方法实现多级CIC级联结构中的加法操作，从而减小硬件开销或充分利用硬件资源。

Description

一种CIC结构数字抽取滤波器的实现方法
技术领域
本发明涉及CIC(Cascaded-Integrator-Comb，级联积分梳状)结构数字抽取滤波技术，特别是一种CIC结构数字抽取滤波器的实现方法，利用各加法器进行数据运算的频率远低于工作时钟频率的特点进行分时复用，以多路选择模块配以1个P位加法器与1个P位全加器以及P个1位半加器的方法实现P位多级CIC级联结构中的加法操作，从而减小硬件开销或充分利用硬件资源。
背景技术
一般说来，delta-sigma ADC主要包括模拟调制器与数字抽取滤波器两部分结构，如图1所示。模拟调制器对模拟信号进行过采样和转换处理，形成比特流。然后，数字滤波器通过抽取滤波运算将串行数据流转换为数字值。
数字抽取滤波器目前均采用多级CIC级联结构外加抽取操作的方式实现。CIC结构具有低通滤波器特性，同时具有如下优势：滤波器系数均为1，设计时无需存储系数，也使得滤波运算只需要加法器与累加器而无需乘法器。每级CIC结构包括积分器模块及梳状滤波模块两部分，如图2所示。以P位CIC结构为例，积分器模块与梳状滤波器模块各包含一个P位加法器。因此，常规的N级P位的CIC抽取滤波器需要2N个P位加法器与N*P个1位半加器，完成加法操作的硬件开销占据整个CIC滤波器开销的比例很大。根据CIC结构的级联的特点，每级CIC中的加法器的操作位数与结构完全一致。并且每级加法器的输入只与其前面1级的加法器相关，与其他级包含的加法器无关。
常规的数字抽取滤波器目前均采用多级CIC级联结构外加抽取操作的方式实现。根据文献《基于FPGA的数字信号处理》，可以将CIC滤波器中的所有积分器构成一组形成积分器模组，将所有梳状滤波器构成一组形成梳状滤波器模组，并将抽取操作置于积分器模组与梳状滤波器模组之间，形成如图3所示硬件实现结构。
这里将积分器模组中第1级加法器记为加法器L1，第1级延时寄存器记为延时寄存器LD1，第2级加法器记为加法器L2，第2级延时寄存器记为延时寄存器LD2，依此类推；梳状滤波器模组第1级加法器记为加法器C1，第1级延时寄存器记为延时寄存器CD1，第2级加法器记为加法器C2，第2级延时寄存器记为延时寄存器CD2，依此类推。将该CIC结构数字抽取滤波器工作流程如下：
数据流以过采样频率fs流入加法器L1的输入端a，加法器L1将其与输入端b得到的延时寄存器LD1的输出端q的数据相加后送入加法器L2的输入端a同时更新延时寄存器LD1中的数据，加法器L2将其与输入端b得到的延时寄存器LD2的输出端q的数据相加后送入后一级加法器同时更新延时寄存器LD2中的数据，直至加法器LN完成加法后将结果送入降采样模块并更新延时寄存器LDN中的数据。降采样模块以fs/R的频率将积分器模组送入的数据送至梳状滤波器模组的加法器C1的输入端a与延时寄存器CD1的输入端d。延时寄存器CD1的输出端q的数据被取负后被送至加法器C1的输入端b。加法器C1完成加法操作后，将所得数据同时送至梳状滤波器模组的加法器C2的输入端a与延时寄存器CD2的输入端d。依次向后进行加法运算，加法器CN完成加法后将结果送至输出寄存器，至此CIC结构数字抽取滤波器完成一次滤波操作。
根据图3所示的常规的CIC结构，可以发现每级CIC中的加法器的操作位数与结构完全一致，并且每级加法器的输入只与其前面1级的加法器的输出相关，与其他级包含的加法器输出无关。多级级联加法器是最直观的实现逐级加法的方式，但相应硬件开销较大，硬件资源未能得到充分利用。
发明内容
本发明针对现有技术中存在的缺陷或不足，提供一种CIC结构数字抽取滤波器的实现方法，利用各加法器进行数据运算的频率远低于工作时钟频率的特点进行分时复用，以多路选择模块配以1个P位加法器与1个P位全加器以及P个1位半加器的方法实现P位多级CIC级联结构中的加法操作，从而减小硬件开销或充分利用硬件资源。
本发明技术方案如下：
一种CIC结构数字抽取滤波器的实现方法，其特征在于，利用各加法器进行数据运算的频率远低于工作时钟频率fclk的特点进行分时复用，通过多路选择控制模块控制多路选择器在1个P位加法器与1个P位全加器以及P个1位半加器上实现多级CIC级联结构中的加法操作，从而减小硬件开销或充分利用硬件资源。
所述P位加法器的最低位加法结构采用1位半加器电路实现。
所述工作时钟频率fclk＝Nfs，其中fs为数据流速度即过采样频率，N为CIC结构的级联级数。
所述P由下式确定：P＝N log2(RM)+Bin-1；其中R为降采样因子，M为抽取因子，Bin为输入数据位宽，N为CIC结构的级联级数。
根据级联级数N，确定P位N选1多路选择器控制信号位宽BMUX，根据多路选择器原理可知，为使输入信号变化组合数目不小于N，可得
Figure BDA0002179526740000031
因此采用如下公式确定BMUX：
Figure BDA0002179526740000032
所述BMUX也是多路选择控制模块的输出信号位宽。
通过引入数据分配器来保证各级延时寄存器只在执行本级加法且加法结果有效后再更新以确保数据的正确性，同时也减少时钟信号的有效扇出，所述数据分配器以时钟反向信号与所述多路选择控制模块的输出信号作为输入，产生N条输出信号分别驱动N级延时寄存器完成数据更新，在每个时钟周期内，所述数据分配器只有一条输出信号有效，其余信号输出低电平。
所述多路选择器将数据流输入积分器模组中的P位全加器，所述积分器模组的输出数据将送至降采样模块输入端，由降采样模块完成降采样后以频率fs/R送至后一级模块，并采用累加计数的方式实现降频采样功能，计数目标Sgoal＝NR-1，降采样模块以CLK作为时钟信号，以P位积分器模组的输出数据做为输入，向后一级梳状滤波器模组输出两组信号：一组为P位降采样数据信号，另一组为1位使能信号，在每个CLK的上升沿降采样模块中的计数器判断是否达到计数目标，若达到计数目标则更新采样结果并向后一级输出并置位输出使能信号并将计数器清零，若未达到计数目标则将计数器加1并将使能信号清零。
所述梳状滤波器模组完成单个数据计算时接收到的时钟数目变为NR，为屏蔽进入所述梳状滤波器模组多余的时钟以保证数据正确性和降低功耗，在所述梳状滤波器模组中引入时钟门控模块，和多路选择及时钟门控控制模块，所述多路选择及时钟门控控制模块用于产生N选1多路选择器的控制信号及时钟门控模块的控制信号，所述多路选择及时钟门控控制模块以CLK作为时钟信号，以来自降采样模块的使能信号作为输入，输出BMUX位多路选择器控制信号以及1位时钟门控控制信号。
所述数据分配器为1位数据分配器，所述多路选择器包括N选1多路选择器。
所述1位数据分配器和所述N选1多路选择器均复用所述积分器模组中的相关组件。
本发明技术效果如下：本发明一种CIC结构数字抽取滤波器的实现方法，基于分时复用的思想,利用加法操作频率远低于工作时钟频率的特点，复用加法逻辑电路辅以必要的逻辑电路完全实现了CIC结构中的逐级加法操作，更充分利用硬件资源，减小了硬件开销。本发明中多路选择控制模块输出变化均采用累加计数的方式实现，也可采用依次递减或者枚举的方式实现。采用一次递减的方法，只需将各多路选择器的输入接入顺序反相即可。本发明以累加计数的方式实现降采样功能，也可采用触发器级联分频的方式实现。本发明中的梳状滤波器模组中以反相器结合全加器的方式实现，梳状滤波器模组(模块)中的相减操作，也可直接用减法器替代直接完成相减操作。
附图说明
图1是现有技术中delta-sigma ADC(模数转换器)结构示意图。图1中的delta-sigma ADC主要包括模拟调制器与数字抽取滤波器两部分结构。模拟调制器对模拟信号进行过采样和转换处理，形成比特流，然后，数字滤波器通过抽取运算将串行数据流转换为数字值。数字抽取滤波器目前均采用多级CIC级联结构外加抽取操作的方式实现。CIC结构具有低通滤波器特性，同时具有如下优势：滤波器系数均为1，设计时无需存储系数，也使得滤波运算只需要加法器与累加器而无需乘法器。CIC是Cascaded-Integrator-Comb的缩写。
图2是现有技术中每级CIC结构示意图。图2中每级CIC结构包括积分器模块及梳状滤波模块两部分。以P位CIC结构为例，积分器模块与梳状滤波器模块各包含一个P位加法器。因此，常规的N级P位的CIC抽取滤波器需要2N个P位加法器与N*P个1位半加器，完成加法操作的硬件开销占据整个CIC滤波器开销的比例很大。根据CIC结构的级联的特点，每级CIC中的加法器的操作位数与结构完全一致。并且每级加法器的输入只与其前面1级的加法器相关，与其他级包含的加法器无关。本设计采用分时复用的思想，利用各加法器进行数据运算的频率远低于工作时钟频率的特点，以多路选择模块配以1个P位加法器与1个P位全加器以及P个1位半加器的方法实现多级CIC级联结构中的加法操作，极大地减小硬件开销，以达到充分利用硬件资源的目的。
图3是现有技术中具有多级CIC级联结构外加抽取操作方式数字抽取滤波器结构示意图。图3中CIC滤波器中的所有积分器构成一组形成积分器模组，将所有梳状滤波器构成一组形成梳状滤波器模组，并将抽取操作置于积分器模组与梳状滤波器模组之间。这里将积分器模组中第1级加法器记为加法器L1，第1级延时寄存器记为延时寄存器LD1，第2级加法器记为加法器L2，第2级延时寄存器记为延时寄存器LD2，依此类推；梳状滤波器模组第1级加法器记为加法器C1，第1级延时寄存器记为延时寄存器CD1，第2级加法器记为加法器C2，第2级延时寄存器记为延时寄存器CD2，依此类推。将该CIC结构数字抽取滤波器工作流程如下：数据流以过采样频率fs流入加法器L1的输入端a，加法器L1将其与输入端b得到的延时寄存器LD1的输出端q的数据相加后送入加法器L2的输入端a同时更新延时寄存器LD1中的数据，加法器L2将其与输入端b得到的延时寄存器LD2的输出端q的数据相加后送入后一级加法器同时更新延时寄存器LD2中的数据，直至加法器LN完成加法后将结果送入降采样模块并更新延时寄存器LDN中的数据。降采样模块以fs/R的频率将积分器模组送入的数据送至梳状滤波器模组的加法器C1的输入端a与延时寄存器CD1的输入端d。延时寄存器CD1的输出端q的数据被取负后被送至加法器C1的输入端b。加法器C1完成加法操作后，将所得数据同时送至梳状滤波器模组的加法器C2的输入端a与延时寄存器CD2的输入端d。依次向后进行加法运算，加法器CN完成加法后将结果送至输出寄存器，至此CIC结构数字抽取滤波器完成一次滤波操作。
图4是本发明中多路选择器控制模块的工作流程图。图4中采用累加计数的方式实现多路选择器控制模块输出信号的N次变化，计数目标Mgoal为N-1，流程如图4所示。在时钟CLK的触发沿到来时，若多路选择器控制模块当前输出达到计数目标Mgoal则将输出清零；若未达到则将输出加1。
图5是本发明中数据分配器各信号示意图。图5中的每个时钟CLK周期内，数据分配器只有一条输出信号有效，其余信号输出低电平。
图6是本发明中积分器模组硬件连接示意图。图6中积分器模组硬件具体工作流程为：数据流in_i率先抵达积分器模组输入端，经P位多路选择器B送至全加器输入端a，此时P位全加器输入端b的数据由延时寄存器LD1提供，而后系统向积分器模组提供时钟信号CLK。在CLK的第一个上升沿，P位全加器的输出结果存入延时寄存器LD1。在CLK的第一个下降沿，多路选择控制模块完成加1操作，输出由0转变为1，P位全加器输入端a的数据由延时寄存器LD1提供，输入端b的数据由延时寄存器LD2提供，P位全加器更新加法结果，在CLK的第二个上升沿，P位全加器的输出结果存入延时寄存器LD2。以此类推，直至CLK的第N个上升沿，P位全加器的输出结果存入延时寄存器LDN后送至输出端out_i，在第N个CLK的下降沿，多路选择控制模块输出清零。
图7是本发明中降采样模块输出输入信号关系示意图。图7中采用累加计数的方式实现降频采样功能，计数目标Sgoal＝NR-1。降采样模块以CLK作为时钟信号，以P位积分器模组的输出数据做为输入，向后一级梳状滤波器模组输出两组信号：一组为P位降采样数据信号out_s，另一组为1位使能信号Sout_en。输出输入信号关系如图7所示，在每个CLK的上升沿降采样模块中的计数器判断是否达到计数目标，若达到计数目标则更新采样结果并向后一级输出并置位输出使能信号并将计数器清零，若未达到计数目标则将计数器加1并将使能信号清零。
图8是本发明中梳状滤波器模组硬件连接示意图。图8中的P位全加器与P位加法器的区别在于P位全加器除a、b两个P位输入信号外还有1为进位信号Ci，用于充当最低位加法时的进位输入信号。从结构上来看，P位全加器的最低位加法结构采用1位全加器电路实现，而P位加法器的最低位加法结构采用1位半加器电路实现。图8中其余组件诸如N选1多路选择器以及1位数据分配器等可复用积分器模组中的相关组件。降采样模块送至梳状滤波器模块的数据频率fs/R，即梳状滤波器模块完成单个数据计算时接收到的时钟数目变为NR。为屏蔽本发明中进入梳状滤波器模块多余的时钟保证数据正确性并实现降低功耗的目的，本发明在梳状滤波器模块中引入时钟门控模块，同时引入了多路选择及时钟门控控制模块，用于产生N选1多路选择器及时钟门控模块的控制信号。时钟门控模块以CLK作为时钟信号，以控制信号S为输入，输出受控时钟信号clkout，用于更新各延时寄存器。本发明中控制信号S为高电平有效，在S无效时，clkout保持为低。多路选择及时钟门控控制模块以CLK作为时钟信号，以来自降采样模块的使能信号Sin_en作为输入，输出BMUX位多路选择器控制信号以及1位时钟门控控制信号S。
图9是本发明中多路选择及时钟门控控制模块与时钟门控控制模块的输入输出信号关系示意图。图9中多路选择及时钟门控控制模块以CLK作为时钟信号，以来自降采样模块的使能信号Sin_en作为输入，输出BMUX位多路选择器控制信号以及1位时钟门控控制信号S。如步骤302，本设计仍采用累加计数的方式实现多路选择器控制模块输出信号的N次变化，计数目标为Mgoal。不同在于，若当累加器达到计数目标Mgoal则停止加1操作并拉低；若未达到则将输出加1。当检测到使能信号Sin_en为高时，多路选择器控制信号清零，时钟门控控制信号置高。为确保第一次降采样过程中时钟信号不能通过时钟门控模块，累加器的初始值为Mgoal，时钟门控控制信号S的初始值为低。
图10是2位全加器与2位加法器的结构区别对照示意图。
图11是本发明各模块逐级连接结构示意图。图11中将各模块逐级连接即可实现数字抽取滤波运算功能。
具体实施方式
下面结合附图(图4-图11)对本发明进行说明。
CIC滤波操作就是一系列加与累加的运算，并且当前加法结果只受前一级加法结果影响与其他级加法运算无关。全加器级联的实现方式较为简单直接、易于理解，但是硬件资源并不能被充分利用。并且数据流入滤波器的速率相对较慢，完成数据处理的时间较为充足。基于上述特点，本发明基于分时复用的思想重新设计CIC滤波操作中加与累加执行过程，更为充分地利用硬件资源，减小了硬件开销。参考图4至图11，实施本发明一种CIC结构数字抽取滤波器的实现方法，具体包括如下步骤：
步骤1，根据数据流速度即过采样频率fs以及级联级数N确定工作时钟CLK的频率fclk，fclk＝Nfs。
步骤2，根据设计给定的级联级数N，输入数据位宽Bin，降采样因子R，抽取因子M，M的典型值为1，根据下述公式确定加法操作以及延时寄存器的位宽P，
P＝N log2(RM)+Bin-1
步骤3，为实现全加器的分时复用，需增添多路选择器用于更换全加器输入。因此需要多路选择控制模块用于控制各多路选择器。具体如下：
步骤301，根据级联级数N，确定P位N选1多路选择器控制信号位宽BMUX。
根据多路选择器原理可知，为使输入信号变化组合数目不小于N，可得
Figure BDA0002179526740000071
因此采用如下公式确定BMUX。
Figure BDA0002179526740000072
步骤302，上述步骤计算得到的BMUX即是多路选择器控制信号位宽，同时也是多路选择器控制模块的输出信号位宽。本设计采用累加计数的方式实现多路选择器控制模块输出信号的N次变化，计数目标Mgoal为N-1，流程如图4所示。在时钟CLK的触发沿到来时，若多路选择器控制模块当前输出达到计数目标Mgoal则将输出清零；若未达到则将输出加1。
步骤4，本设计引入数据分配器来保证各级延时寄存器只在执行本级加法且加法结果有效后再更新，确保了数据的正确性，同时也减少时钟信号的有效扇出。数据分配器以时钟反向信号与多路选择器控制模块的输出信号作为输入，产生N条输出信号分别驱动N级延时寄存器完成数据更新。图5为数据分配器各信号示意图。在每个时钟CLK周期内，数据分配器只有一条输出信号有效，其余信号输出低电平。
步骤5，图6为本设计中重构后的积分器模组硬件连接示意图。具体工作流程为：数据流in_i率先抵达积分器模组输入端，经P位多路选择器B送至全加器输入端a，此时P位全加器输入端b的数据由延时寄存器LD1提供，而后系统向积分器模组提供时钟信号CLK。在CLK的第一个上升沿，P位全加器的输出结果存入延时寄存器LD1。在CLK的第一个下降沿，多路选择控制模块完成加1操作，输出由0转变为1，P位全加器输入端a的数据由延时寄存器LD1提供，输入端b的数据由延时寄存器LD2提供，P位全加器更新加法结果，在CLK的第二个上升沿，P位全加器的输出结果存入延时寄存器LD2。以此类推，直至CLK的第N个上升沿，P位全加器的输出结果存入延时寄存器LDN后送至输出端out_i，在第N个CLK的下降沿，多路选择控制模块输出清零。
步骤6，积分器模组的输出数据将送至降采样模块输入端in_s，由降采样模块完成降采样后以频率fs/R送至后一级模块。本设计采用累加计数的方式实现降频采样功能，计数目标Sgoal＝NR-1。降采样模块以CLK作为时钟信号，以P位积分器模组的输出数据做为输入，向后一级梳状滤波器模组输出两组信号：一组为P位降采样数据信号out_s，另一组为1位使能信号Sout_en。输出输入信号关系如图7所示，在每个CLK的上升沿降采样模块中的计数器判断是否达到计数目标，若达到计数目标则更新采样结果并向后一级输出并置位输出使能信号并将计数器清零，若未达到计数目标则将计数器加1并将使能信号清零。
步骤7，图8为本设计重构的梳状滤波器模组硬件连接示意图。降采样模块送至梳状滤波器模块的数据频率fs/R，即梳状滤波器模块完成单个数据计算时接收到的时钟数目变为NR。为屏蔽本设计中进入梳状滤波器模块多余的时钟保证数据正确性并实现降低功耗的目的，本设计在梳状滤波器模块中引入时钟门控模块。同时引入了多路选择及时钟门控控制模块，用于产生N选1多路选择器及时钟门控模块的控制信号。
步骤701，时钟门控模块以CLK作为时钟信号，以控制信号S为输入，输出受控时钟信号clkout，用于更新各延时寄存器。本设计中控制信号S为高电平有效，在S无效时，clkout保持为低。
步骤702，多路选择及时钟门控控制模块以CLK作为时钟信号，以来自降采样模块的使能信号Sin_en作为输入，输出BMUX位多路选择器控制信号以及1位时钟门控控制信号S。如步骤302，本设计仍采用累加计数的方式实现多路选择器控制模块输出信号的N次变化，计数目标为Mgoal。不同在于，若当累加器达到计数目标Mgoal则停止加1操作并拉低；若未达到则将输出加1。当检测到使能信号Sin_en为高时，多路选择器控制信号清零，时钟门控控制信号置高。为确保第一次降采样过程中时钟信号不能通过时钟门控模块，累加器的初始值为Mgoal，时钟门控控制信号S的初始值为低。多路选择及时钟门控控制模块与时钟门控控制模块的输入输出信号关系如图9所示。
图8中的P位全加器与P位加法器的区别在于P位全加器除a、b两个P位输入信号外还有1为进位信号Ci，用于充当最低位加法时的进位输入信号。从结构上来看，P位全加器的最低位加法结构采用1位全加器电路实现，而P位加法器的最低位加法结构采用1位半加器电路实现，图10为2位全加器与2位加法器的结构区别。图8中其余组件诸如N选1多路选择器以及1位数据分配器等可复用积分器模组中的相关组件。
步骤8，本设计重构的梳状滤波器模组具体工作流程如下：当输入使能信号Sin_en由低变高后，在接下来CLK的第一个的下降沿，多路选择及时钟控制模块输出的多路选择控制信号SMUX被清零，输出的时钟门控信号S被拉高。此时输入端in_c的P位数据流通过N选一多路选择器D到达P位全加器的输入端a，与达到输入端b的经过反相的P位延时寄存器CD1中的数据以及1位进位信号完成加法操作。由于1位数据分配器的选通作用，在接下来的CLK的第一个上升沿，P位延时寄存器CD2的当前输出被存入P位延时寄存器CD1中，同时P位全加器的输出结果存入到P位延时寄存器CD2中，其余P位延时寄存器保持不变。当接下来CLK的第二个下降沿到来时，多路选择及时钟控制模块输出的多路选择控制信号SMUX完成加1操作，P位延时寄存器CD2中的数据通过P位数据流通过N选1多路选择器D到达P位全加器的输入端a，与达到输入端b的经过反相的P位延时寄存器CD1中的数据以及1位进位信号完成加法操作。在接下来CLK第二个上升沿到来时，P位延时寄存器CD3的当前输出被存入P位延时寄存器CD1中，同时P位全加器的输出结果存入到P位延时寄存器CD3中，其余P位延时寄存器保持不变。依此类推，接下来当第N个CLK上升沿到来时，P位输出寄存器被更新，通过输出端out_c输出数据，输入端in_c的P位数据流被存入P位延时寄存器CD1中。接下来当第N个CLK下降沿到来时，多路选择及时钟控制模块输出的时钟门控信号S被拉低，时钟门控模块输出信号clkout保持为低，一次转换结束。
步骤9，根据上述描述，采用硬件描述语言结合数字电路top-down流程即可完成本设计中各模块的硬件实现。按图11所示，将各模块逐级连接即可实现数字抽取滤波运算功能。
在此指明，以上叙述有助于本领域技术人员理解本发明创造，但并非限制本发明创造的保护范围。任何没有脱离本发明创造实质内容的对以上叙述的等同替换、修饰改进和/或删繁从简而进行的实施，例如，采用其他振荡器调节电路实现方式等，均落入本发明创造的保护范围。

Claims (10)

1.一种CIC结构数字抽取滤波器的实现方法，其特征在于，利用各加法器进行数据运算的频率远低于工作时钟频率fclk的特点进行分时复用，通过多路选择控制模块控制多路选择器在1个P位加法器与1个P位全加器以及P个1位半加器上实现多级CIC级联结构中的加法操作，从而减小硬件开销或充分利用硬件资源。
2.根据权利要求1所述的CIC结构数字抽取滤波器的实现方法，其特征在于，所述P位加法器的最低位加法结构采用1位半加器电路实现。
3.根据权利要求1所述的CIC结构数字抽取滤波器的实现方法，其特征在于，所述工作时钟频率fclk＝Nfs，其中fs为数据流速度即过采样频率，N为CIC结构的级联级数。
4.根据权利要求1所述的CIC结构数字抽取滤波器的实现方法，其特征在于，所述P由下式确定：P＝Nlog2(RM)+Bin-1；其中R为降采样因子，M为抽取因子，Bin为输入数据位宽，N为CIC结构的级联级数。
5.根据权利要求4所述的CIC结构数字抽取滤波器的实现方法，其特征在于，根据级联级数N，确定P位N选1多路选择器控制信号位宽BMUX，根据多路选择器原理可知，为使输入信号变化组合数目不小于N，可得
Figure FDA0002179526730000011
因此采用如下公式确定BMUX：
Figure FDA0002179526730000012
所述BMUX也是多路选择控制模块的输出信号位宽。
6.根据权利要求1所述的CIC结构数字抽取滤波器的实现方法，其特征在于，通过引入数据分配器来保证各级延时寄存器只在执行本级加法且加法结果有效后再更新以确保数据的正确性，同时也减少时钟信号的有效扇出，所述数据分配器以时钟反向信号与所述多路选择控制模块的输出信号作为输入，产生N条输出信号分别驱动N级延时寄存器完成数据更新，在每个时钟周期内，所述数据分配器只有一条输出信号有效，其余信号输出低电平。
7.根据权利要求1所述的CIC结构数字抽取滤波器的实现方法，其特征在于，所述多路选择器将数据流输入积分器模组中的P位全加器，所述积分器模组的输出数据将送至降采样模块输入端，由降采样模块完成降采样后以频率fs/R送至后一级模块，并采用累加计数的方式实现降频采样功能，计数目标Sgoal＝NR-1，降采样模块以CLK作为时钟信号，以P位积分器模组的输出数据做为输入，向后一级梳状滤波器模组输出两组信号：一组为P位降采样数据信号，另一组为1位使能信号，在每个CLK的上升沿降采样模块中的计数器判断是否达到计数目标，若达到计数目标则更新采样结果并向后一级输出并置位输出使能信号并将计数器清零，若未达到计数目标则将计数器加1并将使能信号清零。
8.根据权利要求7所述的CIC结构数字抽取滤波器的实现方法，其特征在于，所述梳状滤波器模组完成单个数据计算时接收到的时钟数目变为NR，为屏蔽进入所述梳状滤波器模组多余的时钟以保证数据正确性和降低功耗，在所述梳状滤波器模组中引入时钟门控模块，和多路选择及时钟门控控制模块，所述多路选择及时钟门控控制模块用于产生N选1多路选择器的控制信号及时钟门控模块的控制信号，所述多路选择及时钟门控控制模块以CLK作为时钟信号，以来自降采样模块的使能信号作为输入，输出BMUX位多路选择器控制信号以及1位时钟门控控制信号。
9.根据权利要求6所述的CIC结构数字抽取滤波器的实现方法，其特征在于，所述数据分配器为1位数据分配器，所述多路选择器包括N选1多路选择器。
10.根据权利要求1所述的CIC结构数字抽取滤波器的实现方法，其特征在于，所述1位数据分配器和所述N选1多路选择器均复用所述积分器模组中的相关组件。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103117730A (zh) * 2012-12-28 2013-05-22 上海贝岭股份有限公司 多通道梳状滤波器及其实现方法
CN104393854A (zh) * 2014-12-04 2015-03-04 华侨大学 基于fpga的时分复用级联积分梳状抽取滤波器及其实现方法
CN106059530A (zh) * 2016-05-25 2016-10-26 东南大学 一种频率响应与系数量化位数弱相关的半带滤波器结构
US20190158070A1 (en) * 2017-11-17 2019-05-23 Stmicroelectronics International N.V. Glitch immune cascaded integrator comb architecture for higher order signal interpolation

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103117730A (zh) * 2012-12-28 2013-05-22 上海贝岭股份有限公司 多通道梳状滤波器及其实现方法
CN104393854A (zh) * 2014-12-04 2015-03-04 华侨大学 基于fpga的时分复用级联积分梳状抽取滤波器及其实现方法
CN106059530A (zh) * 2016-05-25 2016-10-26 东南大学 一种频率响应与系数量化位数弱相关的半带滤波器结构
US20190158070A1 (en) * 2017-11-17 2019-05-23 Stmicroelectronics International N.V. Glitch immune cascaded integrator comb architecture for higher order signal interpolation

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
GOURAV SARKAR等: "Design of multi-stage cascaded integrator comb filter using single adder and subtractor", 《2013 ANNUAL INTERNATIONAL CONFERENCE ON EMERGING RESEARCH AREAS AND 2013 INTERNATIONAL CONFERENCE ON MICROELECTRONICS, COMMUNICATIONS AND RENEWABLE ENERGY》 *

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