CN112491391A - 一种音频dac的插值滤波器实现结构 - Google Patents

Abstract

本发明公开了一种音频DAC的插值滤波器实现结构，采用级联形式的滤波器实现结构，使用多个滤波器级联实现更高的阶数，通过基于计数器的使能信号产生模块以及门控时钟产生模块的控制来降低各个滤波器的功耗。门控时钟采用同一个时钟源，更利于实现以及电路移植，降低了后端设计难度。单个滤波器通过采用半带滤波器和级联梳状积分滤波器的组合来降低系数数量，减少了运算量以及存储量，利用对称性降低了系数数量和存储量，使用CSD编码的方法对乘法运算进行优化，降低乘法需要的功耗以及面积。配合门控时钟以及使能控制信号对运算逻辑进行时分复用处理，每个滤波器只需要一组运算逻辑，通过时分复用的方式实现大量的运算，极大的减少了功耗及面积损耗。

Description

一种音频DAC的插值滤波器实现结构

技术领域

本发明属于集成电路设计技术领域，具体涉及到一种音频应用领域DAC中的插值滤波器的实现结构。

背景技术

随着大规模集成电路的快速发展以及数字信号处理理论的不断完善，数字信号处理技术凭借着高精度，高可靠性以及便于大规模集成等诸多优点，广泛应用于各个行业领域。现实世界中的信号主要为模拟信号，所以数字系统的应用就需要模数转换器和数模转换器完成数字信号和模拟信号的相互转换。其中数模转换器是一种将输入的数字信号转换成模拟信号输出的器件，被广泛用于数字通信，自动控制和数字多媒体等领域。在数字系统中以数字方式存储和传输的信号，必须使用数模转换器转换为模拟信号，才能被外界的人或其他非数字系统识别。

音视频如今已经进入数字时代，大量消费数字电子设备进入市场，除了早期的MP3、MP4、PC等设备之外，现在的手机、数码摄像机、数字电视等产品发展势头愈加迅猛，日益普及，与此同时，还不断有新的数字音频产品面世，受到了年轻人的追捧，具有巨大的市场潜力。数字音频处理中的数模转换器直接影响着音频的质量，因此研究音频系统中的DAC具有广泛的现实意义。

由于音频数模转换器的转换精度通常要求达到16bit以上，常规的奈奎斯特率数模转换器是难以胜任的，一般都采用容易达到较高精度的Σ-Δ数模转换器来实现。但是Σ-Δ数模转换器大部分电路使用数字电路实现，需要大量的运算以及存储，特别是最前端的插值滤波器，占用了全部电路最多的运算量和存储量。这往往伴随着更高的功耗和更大的面积，这与消费电子产品的低功耗的要求相悖。现有的插值滤波器的运算以及控制逻辑，大多是并行的实现结构，使用了复杂的流水线实现方法，这需要大量的寄存器阵列来实现，大大增大了存储量。随着精度的提高，滤波器电路需要的阶数迅速增加，电路会更加的复杂，产生更大的功耗和面积消耗，容易出现故障且不易移植。

发明内容

为了解决现有的技术缺陷，本发明采用了级联形式的滤波器实现结构，使用多个滤波器级联实现更高的阶数，通过基于计数器的使能信号产生模块以及门控时钟产生模块的控制来降低各个滤波器的功耗。门控时钟采用同一个时钟源，更利于实现以及电路移植，降低了后端设计难度。单个滤波器通过采用半带滤波器和级联梳状积分滤波器的组合来降低系数数量，减少了运算量以及存储量。对需要大量乘法运算的半带滤波器进行了结构优化，利用对称性，进一步降低了系数数量和存储量，使用CSD编码的方法对乘法运算进行优化，大大降低了乘法需要的功耗以及面积。同时配合门控时钟以及使能控制信号对运算逻辑进行时分复用处理，每个滤波器只需要一组运算逻辑，通过时分复用的方式实现大量的运算，极大的减少了功耗及面积损耗。

本发明是一种音频DAC中的插值滤波器实现结构。其具体技术方案如下：包括一个基于计数器的使能信号产生模块，一个门控时钟产生电路，一个滤波器运算模块，一个数据缓存RAM和滤波器系数保存ROM；滤波器运算模块包括多个半带滤波器运算逻辑、一个补偿滤波器运算逻辑、一个级联梳状积分滤波器运算逻辑模块和运算控制模块；其中数据缓存RAM，用于保存DAC外部输入的数据、各级滤波器的运算结果以及最后的输出结果；滤波器系数保存ROM，用于保存插值滤波器内部多个半带滤波器和一个补偿滤波器的滤波器系数；基于计数器的使能信号产生模块，用于产生控制整个系统的使能控制信号；门控时钟产生电路，用于产生滤波器运算模块中所需的不同频率的分频时钟。

进一步地，所述的滤波器运算模块包括多个半带滤波器运算逻辑、一个补偿滤波器运算逻辑、一个级联梳状积分滤波器运算逻辑模块和运算控制模块，如图2所示。其中半带滤波器运算模块包括一个CSD编码乘法器，两个加法器和一个寄存器，通过运算控制模块控制读出RAM中保存的两个输入数据至加法器进行相加，得到的计算结果输出到CSD编码乘法器中，同时运算控制模块也控制读出ROM中保存的对应的滤波器系数到CSD编码乘法器中。CSD编码乘法器将滤波器系数进行CSD编码，根据CSD编码后的系数数据对输入进行相应的移位运算并相加得到运算结果，CSD编码乘法器极大地减少了乘法需要的移位运算数量，减少了功耗。乘法计算结果输入到加法器中与上一次的运算结果相加后，得到的结果保存在寄存器中，等待与下一次的结果相加实现累加过程。运算控制模块根据基于计数器的使能产生模块产生的控制信号，继续读出下一组RAM中保存的输入数据和ROM中保存的对应的滤波器系数进行上述运算。重复上述过程直到所有计算完成，运算控制模块控制寄存器将最后保存的计算结果写入RAM中，该结果即为该滤波器最终的运算结果。

进一步地，所述的插值滤波器包括一个基于计数器的使能产生模块，该模块使用系统时钟进行计数，根据计数值将控制信号输出给滤波器运算模块，控制滤波器运算模块进行RAM和ROM的读写以及内部各个子滤波器运算模块的运算。将使能信号输出到门控时钟模块，控制门控时钟模块产生不同频率的分频时钟。

进一步地，所述地插值滤波器包括一个门控时钟产生电路，为了降低功耗，生成了多个时钟使用，不同级的结构使用不同的时钟。本技术方案使用计数器来生成门控使能信号以生成门控时钟，通过这个使能选通信号来控制门控时钟实现不同级之间的分频时钟。传统的选通时钟是一种简单的逻辑和关系，容易产生毛刺并导致系统不稳定。本设计方案使用基于锁存器的时钟门控电路。使能信号与时钟的反向信号经过锁存器，输出信号与时钟相与得到需要的时钟，如图6所示。

进一步地，由于级联梳状积分滤波器在通带内有通带衰减，需要使用补偿滤波器进行补偿，补偿滤波器采用FIR型滤波器。补偿滤波器与半带滤波器相似，包括一个CSD编码乘法器，一个加法器和一个寄存器，通过运算控制模块控制读出RAM中保存的数据和ROM中保存的对应的滤波器系数到CSD编码乘法器中。CSD编码乘法器将滤波器系数进行CSD编码，根据CSD编码后的系数数据对输入进行相应的移位运算并相加得到运算结果，CSD编码乘法器极大地减少了乘法需要的移位运算数量，减少了功耗。乘法计算结果输入到加法器中与上一次的运算结果相加后，得到的结果保存在寄存器中，等待与下一次的结果相加实现累加过程。运算控制模块根据基于计数器的使能产生模块产生的控制信号，继续读出下一个RAM中保存的输入数据和ROM中保存的对应的滤波器系数进行上述运算。重复上述过程直到所有计算完成，运算控制模块控制寄存器将最后保存的计算结果写入RAM中，该结果即为该滤波器最终的运算结果。

进一步地，其中的级联梳状积分滤波器由积分器和梳状器组成，输入数据从梳状器一侧输入，经过插值模块高倍数插值后，再通过积分器输出。梳状器由加法器和寄存器组成，数据经过寄存器并与下一拍的数据相减得到输出。积分器也由加法器和寄存器组成，输入与加法器上一拍的计算结果进行相加得到输出。

进一步地，整个电路通过基于计数器的使能信号产生模块进行控制，输入数据时，根据计数器的控制信号，滤波器运算模块中的运算控制模块将数据写到相应的RAM中，并控制第一级半带滤波器运算模块开始计算，当第一级滤波器运算模块计算完成时，根据基于计数器的使能信号产生模块的控制信号，滤波器运算模块中的运算控制模块将第一级滤波器输出结果写到相应的RAM中，并控制第二级半带滤波器运算模块开始计算。运算控制模块将第二级半带滤波器的输入即第一级半带滤波器的输出，从RAM中读出后开始计算，当第二级滤波器运算模块计算完成时，与第一级半带滤波器相同，滤波器运算模块中的运算模块运算逻辑将第二级滤波器输出结果写到相应的RAM中，并控制补偿滤波器运算模块开始计算。依次类推，直到最后的级联梳状积分滤波器计算完成，数据被写入RAM中，整个模块一次工作结束，基于计数器的使能产生模块中计数器值清零，开始下一个周期的运算。

与现有技术相比，该方案使用的级联梳状积分滤波器只采用了简单的加法运算，没有系数需要存储就可以实现高倍数的插值，并进行了简单的滤波功能，极大地减少了硬件消耗。比现有的只采用多级FIR滤波器的技术相比，更加节省资源，降低了更多的功耗。

与现有技术相比，该技术方案使用了半带滤波器，利用了半带滤波器一半系数为零，且系数对称的思想，减少了多半需要保存系数的数量，极大的减少了存储量。使用时分复用的思想，通过基于计数器的使能产生模块的控制，将保存在RAM中的数据依次进行计算，只使用一套运算逻辑计算，极大的减少了硬件消耗。乘法器采用了CSD编码的方法，最大程度的减少了乘法运算需要使用的移位运算数量，极大的减少了运算量和功耗。

与现有技术相比，该技术方案使用基于计数器的使能控制信号控制各个模块工作，更加易于实现，且电路结构简单，容易修改移植。使用使能控制信号进行时钟门控来产生分频时钟，比现有的分频时钟技术方案更加不容易产生毛刺，驱动大量寄存器时也不会产生时钟沿不齐的现象，减少了后端设计的难度，更加利于实现与移植。

与现有技术比，本设计方案采用了门控时钟的方式产生了不同频率的时钟，降低了功耗。分频采用了选通信号门控的方式，不会产生时钟沿不齐的现象，减少了后端设计的难度，更加利于实现与移植。本设计方案使用基于锁存器的时钟门控电路。由于锁存器可以捕获使能信号并一直保持到生成完整的时钟脉冲为止，因此使能信号只需要在上升沿附近保持稳定即可。整个电路的工作可以通过使能信号和门控时钟来控制，逻辑只有在使用时才有门控时钟驱动，达到减少功耗以及模块的分时复用等目的。

附图说明

图1是本发明提供的音频DAC插值滤波器的系统实现结构图。

图2是本发明提供的滤波器运算模块组成原理图。

图3是本发明提供的滤波器运算模块中的半带滤波器运算模块原理图。

图4是本发明提供的滤波器运算模块中的补偿滤波器运算模块原理图。

图5是本发明提供的滤波器运算模块中的级联梳状积分滤波器运算模块原理图。

图6是本发明提供的时钟门控电路。

具体实施方式

下面将结合本发明的附图对本发明的技术方案进行具体的说明。显然，下面描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述的本发明实施例的组件可以以各种不同的配置来布置和设计。因此，以下对提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。

如图1所示，本发明实例提供一种音频DAC中的128倍插值滤波器的实现结构，包括一个基于计数器的使能信号产生模块，一个门控时钟产生电路，一个滤波器运算模块，一个数据缓存RAM和滤波器系数保存ROM，滤波器运算模块包括两个半带滤波器运算逻辑、一个补偿滤波器运算逻辑、一个级联梳状积分滤波器运算逻辑模块和运算控制模块，运算控制模块包括地址译码模块以及读写控制模块；其中数据缓存RAM，用于保存DAC外部输入的数据、各级滤波器的运算结果以及最后的输出结果；滤波器系数保存ROM，用于保存插值滤波器内部多个半带滤波器和一个补偿滤波器的滤波器系数；基于计数器的使能信号产生模块，用于产生控制整个系统的控制信号；门控时钟产生电路，用于产生滤波器运算模块中所需的不同频率的分频时钟。

基于计数器的使能信号产生模块，以下简称为使能信号产生模块产生整个系统的控制信号，其中含有一个主计数器，使用快的系统时钟计数。当计数为0时，产生相应的控制信号start控制滤波器运算模块开始工作，其中的运算控制模块中的写控制模块产生相应的写信号和地址信号，将输入信号data_in写入RAM中，插值在此步骤中即可完成，本实例采用插零的方法，将输入信号与零相邻写入即可完成插值。由于半带滤波器的系数具有对称性，且有几乎一半系数为零，所以有几乎一半的系数是重复的，一半的系数为零，所以仅需要在ROM中保存几乎四分之一的系数，极大的减少了系数的存储量。

本发明实例第一级半带滤波器实现两倍插值运算，如图3所示。当计数器计数到n1时，使能产生模块产生相应的控制信号，控制滤波器运算模块中的运算控制模块产生相应的读控制信号和地址，将RAM中对应的两位系数相同的数据读出到加法器中，进行相加，结果输出到乘法器中作为乘法器的一个乘数，同时修改地址读出保存在ROM中对应的系数输出到乘法器中作为另一个乘数。乘法器将系数进行CSD编码，减少系数中的非零项的数量，数字电路的乘法一般使用移位相加来实现，减少系数中的非零项对于运算量的减少有很大的帮助。例如：“111101111”，通过CSD编码可得到为：(+1)000(-1)(+1)000(-1)。如果x乘以“111101111”就表示为：x<<9-x<<5+x<<4-x。这与直接乘以二进制码的系数相比大大减少了移位运算数量，减少了计算需要的时间。乘法的结果product1输出到加法器中与保存在寄存器中的上一次数据相加得到的结果为y1，第一次相加时寄存器中保存的数据复位为零。当计数器计数到n2时，使能产生模块产生相应的控制信号，控制运算控制模块产生写控制信号和地址，将第一次的运算结果保存到寄存器中。当计数器计数到n3时，使能产生模块产生相应的控制信号，控制运算控制模块将RAM中对应的另外两位系数相同的数据读出到加法器中，进行上述运算，当计数器计数到n4时，乘法的结果product2输出到加法器中与保存在寄存器中的上一次数据y1相加得到的结果为y2。更新寄存器中的累加值直到计数器计数到na，所有数据和系数都完成运算，使能产生模块产生相应的控制信号，控制滤波器运算模块中的写控制模块，将最终的结果写到RAM中的相应位置中，最终结果为yn＝product1+product2+…。

读写RAM时的地址及读写信号由滤波器运算模块中的读写控制模块根据使能产生模块产生的控制信号对应产生，所以使能产生模块通过计数器产生控制信号来控制整个运算。上述所述的计数值之间的间隔，可以根据实际电路的需要来进行调整，由于本实例中采用了128倍插值的方案，有至少128个周期可以完成第一级半带滤波器的一次完整的运算，所以可以通过上述时分复用的方法使用一套运算逻辑，极大地减少了硬件消耗，节省了面积。

第二级半带滤波器与第一级相同，实现两倍插值，与上述第一级的实现方法相同，第二级半带滤波器的输入数据即为第一级的插值输出。结果同样写到RAM中，由于第二级半带滤波器过渡带比第一级宽很多，所以阶数很低，系数很少，需要的运算也很少。第二级半带滤波器采用另一分频时钟实现，有64个周期进行运算，所以同样可以使用时分复用的方法使用一套运算逻辑，极大地减少了硬件消耗，节省了面积。

补偿滤波器与半带滤波器相似，与第二级半带滤波器采用同一频率的时钟，如图4所示。补偿滤波器仅仅需要补偿级联梳状积分滤波器的通带衰减即可，一般采用简单的反sin滤波器，属于FIR滤波器，仅仅需要少数的系数运算即可。当计数器计数到a1时，使能产生模块产生相应的控制信号，控制运算控制模块将RAM中对应的数据读出到乘法器中作为乘法器的一个乘数，同时修改地址读出保存在ROM中对应的系数输出到乘法器中作为另一个乘数。乘法器将系数进行CSD编码，减少系数中的非零项的数量。乘法的结果输出到加法器中与保存在寄存器中的上一次数据相加，第一次相加时寄存器中保存的数据复位为零。当计数器计数到a2时，使能产生模块产生相应的控制信号，控制运算控制模块将第一次的运算结果保存到寄存器中。当计数器计数到a3时，使能产生模块产生相应的控制信号，控制运算控制模块将RAM中对应的另外一位数据读出到乘法器中，进行上述运算，更新寄存器中的累加值直到计数器计数到aa，所有数据和系数都完成运算，使能产生模块产生相应的控制信号，控制滤波器运算模块中的写控制模块，将最终的结果写到RAM中的相应位置中。

级联梳状积分滤波器实现高倍插值，本实例在第一二级半带滤波器各实现两倍插值共四倍插值后，实现32倍插值，根据噪声衰减的需要，采用4级结构，即四个积分器、四个梳状器和中间的插值模块组成，如图5所示。当使能产生模块的计数值为b1时，使能产生模块产生控制信号，梳状器的寄存器同时更新值，四个梳状器的最终输出结果输出到插值模块进行32倍插值，本实例采用了插零的方式实现。当计数值为b2时，使能产生模块产生控制信号，插值后的数据经过第一级积分器运算，当计数值为b3时，使能产生模块产生控制信号，插值后的数据经过第二级积分器运算，直到计数值为b5时，产生最后的结果输出由写控制模块写入RAM中，此结果即为最后的输出。

由于不同级滤波器之间有插值操作，所以本实例采用的时钟不同，第一级半带滤波器，第二级半带滤波器，补偿滤波器和级联梳状积分滤波器的时钟频率比例为64：32：32：1。每一级滤波器的阶数和系数都可以根据实际需要进行定制。系数一般都采用定点化的处理，一般需要量化为二进制形式，具体量化位数以及最后量化后的参数可以经由Matlab仿真工具进行计算仿真的得到。系数的不同影响各级滤波器的性能，位宽越大，精度越高，但是运算时间越长，硬件损耗越大，乘法计算越复杂，对于太长的延迟可能导致的一个周期无法完成的运算，可以通过计数值间隔增加来实现，如果在规定周期内无法完成全部运算也可通过增加多套运算逻辑来实现，具体需要根据性能来综合考量。

以上所述仅为本发明的一个实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (7)

1.一种音频DAC的插值滤波器实现结构，其特征在于：包括一个基于计数器的使能信号产生模块，一个门控时钟产生电路，一个滤波器运算模块，一个数据缓存RAM和滤波器系数保存ROM；滤波器运算模块包括多个半带滤波器运算逻辑、一个补偿滤波器运算逻辑、一个级联梳状积分滤波器运算逻辑模块和运算控制模块；其中数据缓存RAM，用于保存DAC外部输入的数据、各级滤波器的运算结果以及最后的输出结果；滤波器系数保存ROM，用于保存插值滤波器内部多个半带滤波器和一个补偿滤波器的滤波器系数；基于计数器的使能信号产生模块，用于产生控制整个系统的使能控制信号；门控时钟产生电路，用于产生滤波器运算模块中所需的不同频率的分频时钟。

2.根据权利要求1所述的一种音频DAC的插值滤波器实现结构，其特征在于：所述的滤波器运算模块包括多个半带滤波器运算逻辑、一个补偿滤波器运算逻辑、一个级联梳状积分滤波器运算逻辑模块和运算控制模块；其中半带滤波器运算模块包括一个CSD编码乘法器，两个加法器和一个寄存器，通过运算控制模块控制读出RAM中保存的两个输入数据至加法器进行相加，得到的计算结果输出到CSD编码乘法器中，同时运算控制模块也控制读出ROM中保存的对应的滤波器系数到CSD编码乘法器中；CSD编码乘法器将滤波器系数进行CSD编码，根据CSD编码后的系数数据对输入进行相应的移位运算并相加得到运算结果；乘法计算结果输入到加法器中与上一次的运算结果相加后，得到的结果保存在寄存器中，等待与下一次的结果相加实现累加过程；运算控制模块根据基于计数器的使能产生模块产生的控制信号，继续读出下一组RAM中保存的输入数据和ROM中保存的对应的滤波器系数进行运算；直到所有计算完成，运算控制模块控制寄存器将最后保存的计算结果写入RAM中，计算结果即为该滤波器最终的运算结果。

3.根据权利要求1所述的一种音频DAC的插值滤波器实现结构，其特征在于：所述的插值滤波器包括一个基于计数器的使能产生模块，该模块使用系统时钟进行计数，根据计数值将控制信号输出给滤波器运算模块，控制滤波器运算模块进行RAM和ROM的读写以及内部各个子滤波器运算模块的运算；将使能信号输出到门控时钟模块，控制门控时钟模块产生不同频率的分频时钟。

4.根据权利要求1所述的一种音频DAC的插值滤波器实现结构，其特征在于：所述地插值滤波器包括一个门控时钟产生电路，使用计数器来生成门控使能信号以生成门控时钟，通过这个使能选通信号来控制门控时钟实现不同级之间的分频时钟；使用基于锁存器的时钟门控电路；使能信号与时钟的反向信号经过锁存器，输出信号与时钟相与得到需要的时钟。

5.根据权利要求1所述的一种音频DAC的插值滤波器实现结构，其特征在于：由于级联梳状积分滤波器在通带内有通带衰减，需要使用补偿滤波器进行补偿，补偿滤波器采用FIR型滤波器；补偿滤波器与半带滤波器相似，包括一个CSD编码乘法器，一个加法器和一个寄存器，通过运算控制模块控制读出RAM中保存的数据和ROM中保存的对应的滤波器系数到CSD编码乘法器中；CSD编码乘法器将滤波器系数进行CSD编码，根据CSD编码后的系数数据对输入进行相应的移位运算并相加得到运算结果；乘法计算结果输入到加法器中与上一次的运算结果相加后，得到的结果保存在寄存器中，等待与下一次的结果相加实现累加过程；运算控制模块根据基于计数器的使能产生模块产生的控制信号，继续读出下一个RAM中保存的输入数据和ROM中保存的对应的滤波器系数进行上述运算；直到所有计算完成，运算控制模块控制寄存器将最后保存的计算结果写入RAM中，该结果即为该滤波器最终的运算结果。

6.根据权利要求1、2或5所述的一种音频DAC的插值滤波器实现结构，其特征在于：级联梳状积分滤波器由积分器和梳状器组成，输入数据从梳状器一侧输入，经过插值模块高倍数插值后，再通过积分器输出；梳状器由加法器和寄存器组成，数据经过寄存器并与下一拍的数据相减得到输出；积分器也由加法器和寄存器组成，输入与加法器上一拍的计算结果进行相加得到输出。

7.根据权利要求1所述的一种音频DAC的插值滤波器实现结构，其特征在于：整个电路通过基于计数器的使能信号产生模块进行控制，输入数据时，根据计数器的控制信号，滤波器运算模块中的运算控制模块将数据写到相应的RAM中，并控制第一级半带滤波器运算模块开始计算，当第一级滤波器运算模块计算完成时，根据基于计数器的使能信号产生模块的控制信号，滤波器运算模块中的运算控制模块将第一级滤波器输出结果写到相应的RAM中，并控制第二级半带滤波器运算模块开始计算；运算控制模块将第二级半带滤波器的输入即第一级半带滤波器的输出，从RAM中读出后开始计算，当第二级滤波器运算模块计算完成时，与第一级半带滤波器相同，滤波器运算模块中的运算模块运算逻辑将第二级滤波器输出结果写到RAM中，并控制补偿滤波器运算模块开始计算，直到最后的级联梳状积分滤波器计算完成，数据被写入RAM中，整个模块一次工作结束，基于计数器的使能产生模块中计数器值清零，开始下一个周期的运算。

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