KR970001312B1 - 비트 직렬 신호 스케일링 장치 및 디지탈 신호 진폭 제어 시스템 - Google Patents

Abstract

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Description

비트 직렬 신호 스케일링 장치 및 디지탈 신호 진폭 제어 시스템

제1,3 및 4도는 본 발명에 이용되는 비트 직렬 시스템을 설명하는데 유용한 비트 직렬 디지탈 처리 회로의 블록도.

제2도는 본 발명의 타이밍에 사용되며, 제1,3 및 4도에 도시된 형태의 비트 직렬 처리기를 위한 시스템 타이밍을 도시하는 클럭 타이밍 파형도.

제5도는 본 발명을 구현하는 디지탈 음량 제어 시스템을 포함하는 디지탈 오디오 시스템의 블록도.

제6,8 및 9도는 본 발명을 구현하는 직렬 비트 디지탈 음량 제어 시스템으로서 일부는 블록도이며 일부는 논리적 개략도.

제7도는 제6,8 및 9도의 직렬 비트 시스템을 설명하는데 유효한 타이밍도.

제10도는 본 발명을 구현하는 병렬 비트 디지탈 음량 제어 시스템의 블록도.

* 도면의 주요부분에 대한 부호의 설명

18,18',18'' : 개략 승산기/제산기 20,20',20'' : 정밀 승산기/제산기

44,48,52,58,64 : 지연 소자 46,50,54 : 멀티플렉서

68,70,72 : AND 게이트 60,62 : 전가산기

66 : 감산기 501 : 개략 이득/감쇠 블록

502 : 정밀 이득 블록 504,506,508 : 웨이팅(weighting) 회로

510,512,514 : 게이팅 회로 516 : 합산 회로.

본 발명은 일정한 곱셈 인수(constant multiplier factor)만큼 비트 직렬 신호를 스케일링하기 위한 회로를 사용하여 디지탈 오디오 신호 재생 시스템의 음량을 제어(volume control)하는데에 관한 것이다.

[발명의 배경]

2진 형태로 표현된 신호의 증배나 스케일링은 신호 샘플을 신호 자체를 이동(shift) 및 가산(add)시키는 방법에 의해 성취된다. 이런한 기법에 의해 증배를 실행하는데 있어서, 2진 샘플은 샘플 비트의 비트 위치를 샘플의 2진 소숫점에 상대적으로 이동시키는 회로에 연결된다. 이러한 회로는 원하는 증배 인수에 따라서 입력 샘플의 하나 이상의 비트가 이동된 입력 샘플을 제공한다. 이 비트 이동된 샘플은 가산 또는 감산으로 입력 샘플에 결합된다. 이 결합된 샘플은 입력 샘플이 원하는 곱셈 인수만큼 곱해진 것에 대응한다.

가장 왼쪽의 비트가 최상위 비트(MSB)가 되고 가장 오른쪽의 비트가 최하위 비트(LSB)가 되도록 왼쪽에서 오른쪽으로 정렬된 연속적인 비트를 갖는 2진 샘플을 고려해보자. 상기 샘플은 LSB의 바로 오른쪽에 위치된 2진 소숫점을 갖는 것을 가정하자. 2진 소숫점에 대해서 우측으로 모든 샘플 비트들을 이동시키는 것은, 이동된 샘플 비트의 각 비트 위치에 대해 샘플을 효과적으로 2로 나눈다. 대안적으로, 모든 샘플 비트를 좌측으로 이동시키는 것은 이동된 샘플 비트의 각 비트 위치에 대해 샘플에 효과적으로 2를 곱한다. 예를들면, 삼진수 14는 2진수로 1110으로 나타낼수 있다. 샘플의 모든 비트들은, 2진 소숫점에 대해 한자리 및 두자리 우측으로 비트 위치를 이동시키는 것은 각각 2진 샘플 0111.0 및 0011.1을 발생한다. 이렇게 이동된 샘플의 십진값은 원래 값을 2 및 4로 나눈 것에 각각 대응되는 7 및 3.5이다. 통상적으로, 2진 샘플을 이진 소숫점의 왼쪽 또는 오른쪽으로 n-비트 위치만큼 비트 이동시키는 것은 샘플을 2ⁿ만큼 각각 나누거나 곱하는 결과가 된다. 만약 두 이동된 2진 샘플과 전술한 예의 원래 샘플을 더한다면, 결과적인 2진 샘플은 11000.1 혹은 십진수 24.5이다. 이것은 1+1/2+1/4 또는 7/4의 인수만큼 원래 샘플을 스케일링하는 것을 나타낸다.

대안적으로, 만약 이동된 샘플0111.0 및 0011.1이 각각 양 및 음의 극성을 가지고 원래의 샘플에 더해진다면 결과적인 2진 샘플은 10001.1 또는 십진수 17.5이다. 이 값은 1+1/2-1/4 또는 5/4만큼 원래 샘플을 스케일링하는 것을 나타낸다. 원래 샘플이 이동된 형태의 것으로서 결합된 것의 개수와, 샘플이 쉬프트된 각 변형이 원래 샘플에 대해 이동되었던 비트 위치의 개수 및 신호와 결합된 극성에 따라서, 이러한 이동 및 가산(shift and add)기법에 의해 광범위한 스케일 인수가 실현될 수 있다.

이동 및 가산 기법은 상수 곱셈 인수만큼 병렬 비트 2진 샘플을 스케일링 하는데 특별한 도움이 된다. 병렬 비트 시스템에서, 한 샘플의 모든 비트들은 병렬 버스 구조의 병렬 출력 접속점(output connection) 각기 하나마다 동시에 발생된다. 각각의 출력 접속점에는 비트 위치 또는 유효도(significance)가 할당된다. 비트 이동은 회로 소자의 입력 버스를 병렬 출력 접속점에 적당하게 연결함으로써 간단하게 성취된다. 출력 접속점은 유효도의 순서대로 2ⁿ,2^n-1,…2¹,2⁰이 지정되며, 비트 이동된 샘플이 인가되는 회로 소자의 입력 접속점은 유효도의 순서대로 2^w,2^w-1,…2¹,2⁰가 지정된다. 여기서 n 및 w는 정수이며 n은 w와 동일하다. 입력 접속점 2^w,2^w-1,…2¹,2⁰을 출력 접속점 2ⁿ,2^n-1,…2¹,2⁰에 연결시키는 것은 0 비트 이동에 대응한다. 즉 입력접속점에 인가된 샘플은 변경되지 않는다. 입력접속점 2^w,2^w-1,…2³,2²을 출력 접속점 2^n-2,2^n-3,…2⁰,2¹에 접속하면 좌측으로 두 개 비트 위치의 비트 이동을 제공한다. 이런 경우에 두 개의 LSB 입력 접속점 2¹,2⁰는 논리 0 전위에 결합된다. 입력 접속점 2^w,2^w-1을 논리 0전위에, 입력 접속점 2^w-2,2^w-1,…2³,2²을 출력 접속점 2ⁿ,2^n-1,…2³,2²에 각각 연결시키면 두 개의 비트 위치만큼 우측으로 이동시킨 것이 된다.

전술한 비트 이동 방법을 사용하면, 2진 샘플을 상수 스케일 인수만큼 증배시키기 위한 병렬 비트 시스템은 스케일리된 샘플을 제공하는 정보원(source)의 출력 접속점에 대해 적절하게 이동된 입력 접속점을 결합 소자(가산기 및 감산기)에 결합시키므로써 실현될 수 있다.

지금까지는, 2진 샘플을 스케일링하기 위한 이동 및 가산 기술이 비트 직렬 처리에 대해 거의 응용될 수 없었다. 비트 직렬 샘플의 샘플 비트는 시간적으로 순차적으로 발생한다. 통상적으로 샘플 처리를 용이하게 하도록 우선 LSB가 먼저 발생된다. 비트 직렬 샘플의 비트 이동된 변형은 전체 비트 주기만큼 비트 직렬 샘플을 지연시킴으로써 발생된다.

샘플이 지연되는 각각의 비트 주기에 대해, 상기 샘플은 원래 샘플에 대해 좌측으로 한자리 비트 위치 이동된다. 상기에 기술된 바와 같이 샘플 비트를 좌측으로 이동시키는 것은 2의 거듭제곱(power of 2)만큼 샘플의 증배를 제공한다. 비트 직렬 샘플의 우측 이동은 샘플의 변형을 미리 제공하는 것을 뜻하며, 즉 샘플이 발생하기도 전에 샘플을 제공하는 것을 의미한다. 통상적으로, 이것은 불가능하지만, MSB가 우선 먼저 발생되고 LSB가 나중에 발생되도록 비트 직렬 샘플을 재배열함으로써 그와 비슷한 결과를 성취할 수 있다. 재배열된 샘플을 전체 비트 주기만큼 지연시키는 것은 샘플 비트의 우측 이동을 제공한다. 재배열된 샘플이 지연되는 각 비트 주기동안 이것은 지연되지 않은 샘플에 대해 인수 2로 나누어진다.

단순히 2의 거듭제곱 또는 2의 역 거듭제곱이 아니라, 상수 인수만큼 비트 직렬 샘플을 스케일링하기 위한 비트 직렬 시스템은 비트 주기의 여러 수만큼 비트 직렬 샘플을 지연시키고 이 지연된 샘플을 결합시키기 위해 비트 직렬 지연 소자들이 병렬로 연결되도록 시스템을 배열함으로써 실현될 수 있다. 이러한 시스템은 불필요한 하드웨어를 요구하는데, 특히 회로가 샘플 분배를 수행하기 위해 샘플 순차를 재정렬시키는 것을 포함하는 경우에 그러하다.

디지탈 처리 회로가 발달함에 따라서 실용적인 소비자 디지탈 오디오 시스템이 만들어졌다. 디지탈 오디오 시스템은 이들 고유 파라메타 안정성, 높은 신호대 잡음비 및 부품수의 감소때문에 바람직하다.

디지탈 오디오 시스템의 입력 및 출력은 아날로그이다. 디지탈 시스템의 입력단에서는 아날로그 음향 신호가 아날로그 신호의 디지탈 표현으로 되며, 출력단에서는 처리된 디지탈 표현이 스피커에 인가되기 위해 아날로그 형태로 재변환된다. 오디오 신호의 음량 제어는 아날로그 제어 전위차계와 아날로그 스위치 이득소자와 관련된 잡음을 제거하기 위해 디지탈 영역에서 수행되는 것이 바람직하다. 게다가 대규모 집적 회로를 사용하면 음량 제어를 포함하여 디지탈 오디오 처리 시스템 전체가 단일의 집적 회로상에 제조될 수 있으며, 모든 제어 기능은 예를들면, 원격 전달 장치로부터 쉽게 실행할 수 있다.

사람의 귀는 실제로 음향의 변화에 대해 대수적(logarithmic)인 민감성이 있다. 그러므로, 본 발명의 한 목적은 실질적으로 대수적인 단계로 디지탈 음량 제어를 제공하는 것이다.

[발명의 개요]

본 발명의 목적은 인가된 비트 직렬 신호의 스케일링된 표현을 제공하기 위해 다용도로 사용되며 부품 효율적인 비트 직렬 2진 신호 스케일링 시스템을 제공하는 것이다. 제1의 다수의 신호 결합 회로는 제1 및 제2입력 단자와 출력 단자를 각각 구비하며 신호 비트 주기만큼 비트 직렬 신호를 지연시키기 위한 다수의 지연 회로는 결합 회로중 하나 사이에 배치된 지연 회로의 하나와 종속 접속된다(cascade connected). 결합회로의 제1입력 단자는 일렬 접속의 선행 지연 회로나 선행 결합 회로의 어느 하나의 출력 단자에 각각 결합되고, 결합회로의 제2입력 단자는 스케일링된 신호를 수신하기 위해 결합된다. 지연 회로와 신호 결합회로의 일렬 접속의 출력은 인가된 신호의 스케일링된 변형이다.

본 발명은 다른 목적은 디지탈 오디오 신호를 대수적으로 증폭/감쇠시키기 위한 음량 제어 회로에 관한 것이다. 음량 제어 회로는 디지탈 오디오 신호의 값을 2의 멱급수로 변경시키는 개략적 이득/감쇠 회로를 포함한다. 이 개략적 이득/감쇠 회로에는 처리된 오디오 신호를 소정의 값만큼 선택적으로 곱해주는 부가적인 회로가 직렬로 연결된다. 상기 소정의 값은 이러한 값의 오름/내림 순차가 실질적으로 대수적이 되도록 선택된다.

[상세한 설명]

본 발명을 이해하는데 도움이 되도록, 본 발명이 사용되는 비트 직렬 시스템을 우선 설명한다. 비트 직렬 시스템은 비트 직렬 샘플을 처리하기 위해 게이트된 클럭 접근법(gated clock approach)을 이용한다. 게이트된 클럭 방법은 제2도를 참조하여 기술된다. 파형 ST는 샘플 처리 주기를 정의한다.

처리된 연속적인 샘플은 파형 ST의 연속적인 주기 동안에 발생한다. 비트 직렬 샘플의 각 비트는 'CLOCK'으로 표시된 파형에 의해 정의된 시스템 클럭의 펄스와 동기적으로 발생한다. 통상적으로 하나의 샘플에 포함된 비트의 개수는 각 샘플 주기의 시스템 클럭의 주기수보다 더 적다.

각 샘플 주기의 처음에, 시스템의 각 샘플은 CLOCK N으로서 제2도에 표시된 게이트된 클럭의 제어하에 소자를 처리하도록 동시에 클럭된다. CLOCK N에 의해 제공된 각 펄스의 버스트(burst)에 포함되는 펄수의 수 N은 적어도 처리되는 가장 큰 샘플의 비트수만큼 적다. 그러므로 CLOCK N은 시스템의 동적 변위(dynamic range)를 결정한다. 시스템내의 개별적 처리 소자는 시스템 클럭인 CLOCK에 동기적으로 동작하지만, 자신의 기능을 행하기 위한 타이밍 요구에 따라서, CLOCK N 또는 CLOCK P에 의해 에너자이즈된다. 각 샘플 주기가 끝나는 시기에 각 처리 소자는 자신에 제공된 샘플의 처리를 완료하고, 다음 샘플 주기의 시작에서 연속적인 처리 소자로의 이동을 위해 샘플을 배열했을 것이다.

상기 샘플은 2의 보수 형태로 가정된다. 또한 샘플 비트는 LSB가 시간적으로 가장 먼저 발생되고 나머지 비트들은 유효도가(singnificance)가 증가하는 순서로 발생되도록 배열된다.

본 시스템은 제2도에 도시된 파형과 함께 제1,3 및 4도에 도시된 회로를 참조하여 더욱 상세히 설명된다. 제3 및 4도의 회로 소자는 게이트된 클럭 시스템에서 2의 거듭 제곱에 의한 곱셈 및 나눗셈이 어떻게 수행되는가를 이해시킬 수 있도록 선택된다. 이것은 본 발명을 구현하는 비트 직렬 스케일링 회로를 이해하는데 도움을 준다.

제1도에서, 처리된 비트 직렬 디지탈 샘플은 단자(610)에 인가된다. 상기 샘플은 클럭 신호, N개의 클럭 펄스를 갖는 CLOCK N의 제어하에서 N단 직렬 이동 레지스터(N-stage serial shift register)(614)내로 동기적으로 클럭된다. 제1클럭 펄스는 제1샘플 비트 또는 최하위 샘플 비트와 동시에 발생되도록 동기화된다. 상기 샘플 비트는 레지스터(614)의 N-V번째 최하위 비트 위치로, 즉 레지스터 출력 접속점에 가장 가까운 레지스터단내로 클럭된다. CLOCK N의 N번째 클럭 펄스의 종단에서, CLOCK N은 정지되고 샘플은 다음의 샘플 주기까지 레지스터내로 저장된다.

N 비트 주기의 샘플 공간이 제공되지만, 통상적으로 시스템내의 각 샘플은 N 비트보다 더 적은 비트를 포함한다. 이런 경우에, 샘플은 (N-V)개 비트에 의해 표현되며 여기서 N 및 V는 모두 정수이다.

V는 주어진 시스템의 서로 다른 부분마다 그 값이 다른데, 이는 샘플의 최대 가능값이 샘플들이 처리됨에 따라 변화하고 이에 따라서 샘플값을 정의하기 위해 요구되는 비트수가 변화하기 때문이다. 예를들어, N이 20이며 16384의 최대값을 갖는 샘플이 배가 회로(doubling circuit)에 인가된다고 가정하자. 배가 회로의 입력에서 (N-V)는 15로 증가되었으며, 따라서 V는 6에서 5로 변화된다.

각 비트 직렬 샘플의 N-V개 정보 비트는 최하위 비트(LSB)에서 최상위 비트(MSB)까지 차례로 발생된다. 여분의 V비트 공간은 처리된 샘플의 비트폭의 변화를 없애도록 각 샘플의 MSB 끝부분에 부가된다. 상기 샘플은 부호 비트를 나타내는 (N-V)번째 비트와 함께 2의 보수 형태인 것으로 가정한다. 2의 보수 샘플을 효과적으로 처리하기 위하여, 부호 비트는 통상적으로 각 샘플 공간의 MSB 위치, 즉 N차 비트 주기를 차지하는 것으로 고정된다. 이러한 조건은 본 발명에서 각 V 비트 위치의 (N-V)번째 부호 비트를 반복하므로써 성취된다. V개의 여분 MSB들이 샘플의 (N-V)번재 부호 비트를 (N-V)비트 분해능으로 반복하는 N 비트 샘플은 (N-V)비트 샘플과 같은 동일한 수 값을 가진다.

부호 비트의 반복은 레지스터(614)의 출력 단자에 직렬로 부호 확장 래치(616)에 접속함으로써 수행된다. 래치(616)는 제어 신호 XND에 의해서 레지스터(614) 출력의 첫 N-V-1샘플 비트 출력을 통과시키고 샘플 주기의 나머지 기간동안은 (N-V)번째 샘플 비트(부호 비트)를 래치시키고 보유한다. 래치(616)는 텍사스주 달라스시에 있는 텍사스 인스투루먼트 인코포레이티드(Texas Instruments Inc.)로부터 입수 가능한 SN74LS75로 표시된 쌍안정 래치형일 수 있다. CLOCK N에 의해 제공된 클럭 펄스에 관하여 래치(616)에 인가되어 제어신호 XND의 타이밍이 제2도에 도시된다.

래치(616)가 샘플 주기의 나머지에 대해(N-V)번째 심플 비트를 보유하기 때문에, 레지스터(612)의 V MSB위치에 저장된 값은 기존의 레지스터(614)로부터 배제되므로 중요하지 않다. 그러나, 레지스터(614)내의 (N-V)개 비트 샘플의 부호 비트가 처음부터 샘플 비트 공간의 V MSB 위치에서 반복되었다면, 제어 신호의 시작은 CLOCK N의 (N-1)차 클럭 펄스만큼 지연될 것이다. 이런 경우에 샘플 분해능을 정의하는 비트의 수는 더 크거나 더 작은 수로 변화되나, 제어 펄스 XND의 상승 에지(leading edge)는 클럭 펄스(N-1)에서 일정하게 유지될 수 있다.

명목상으로, 신호 XND양의 진행 전이(positive going transition)는 주어진 시스템에서 샘플의 최상위 값 비트 위치에 대응되는 클럭 펄스가 최하위 수의 값 비트를 가진 후에 즉시 일어나도록 발생된다. 본 시스템에서는 유사한 회로에 의해 처리된 더 많은 수의 비트들로 정의된 샘플을 수용하기 위해, 신호 XND의 양의 진행 전이는, 예를 들면 폴립플롭단에 의해 적당한 수의 클럭 주기만큼 지연된다. 이하 설명의 나머지 부분에 대하여는, 최대 샘플값이 N 비트로 표현되어 N번째 비트가 부호 비트인 것으로 가정될 것이다. 따라서 신호 XND는 (N-1차) 클럭 펄스 다음에 발생하도록 제어 장치에서 생성된다.

따라서 레지스터(614)와 래치(616)와의 조합은 부호 확장 시프트 레지스터(sign-extend-shift-register) 즉 SXSR로 표시된다.

SAPU(618)의 출력은 SXSR(620)에 접속된다. SAPU(618)는 일반적으로 샘플 저장소를 포함하지 않기 때문에 샘플 비트들이 처리됨에 따라 이들을 수용하고 그 다음번 샘플 주기까지 상기 처리된 비트들을 저장하기 위해 SXSR(620)이 제공된다. 만약 SAPU(618)가 샘플을 지연없이 처리한다면, 즉 각 비트의 처리가 자신의 대응 클럭 주기내에서 완료된다면, SXSR(620)은 CLOCK N에 의해 클럭될 것이다. 대안적으로, 만약 처리된 비트가 SAPU(618)내에서 처리되는 비트 시간 지연을 초래한다면, SXSR(620)은 다음 샘플 주기 동안 레지스터내에서 샘플 비트를 적절하게 우단 정렬(right justify) 또는 시간 정렬(time align)되도록 N개 펄스 이상으로 클럭된다.

샘플 비트는 SAPU(618)에서 처리되는 동안 M 클럭펄스 주기의 지연을 초래하는 것으로 가정한다. 각 샘플의 처리가 종료하자마자, 처리된 샘플의 LSB가 N단 SXSR(620)의 LSB에 기록되어 다음 샘플 주기의 시작부에서 적절히 정렬되도록 하기 위해, SXSR(620)은 M+N개 클럭 펄스로 클럭되어야 한다. 제1 및 2도는 CLOCK P는 적당한 수의 펄스를 제공한다.

통상적으로, CLOCK P는 시스템내에서 가장 큰 처리 지연을 가지는 특정한 SAPU를 수용하기 위해 샘플 주기당 적절한 수의 펄스를 제공한다. 추가적인 레지스터단으 다른 SAPU(더 작은 처리 지연을 갖는다)와 이에 대응되는 SXSR 사이에 결합되어, 적어도 공통 클럭 신호 CLOCK P가 처리 지연을 갖는 다수의 처리 회로가 이용된다. 추가 레지스터단의 수는 처리 지연(클럭 펄스 주기로 된)에 추가단을 더하고 N을 더한 것이 P와 같도록 선택된다.

제1도의 장치는 처리 소자(618)의 입력 및 출력에서 SXSR을 포함한다. 일반적으로, SXSR(612)은 선행처리단과 연관되고, 연산 처리 소자가 입력 및 출력 SXSR 모두를 요구하는 것을 의미하는 것은 아니다. 실제로, 어떤 처리 기능은 삽입되는 SXSR 없이도 직렬로 연결된다.

시스템 클럭 및/또는 제어 신호는 제어장치(622)에서 발생된다. 제어장치(622)는 마스터 클럭인 CLOCK이 유도되는 발진기를 포함한다. CLOCK N,CLOCK P, 샘플 신호 ST 및 부호 확장 제어 신호 XND는 모두 종래의 카운팅 및 게이팅 회로에 의해 마스터 클럭 신호로부터 유도될 수 있다. 이러한 신호는 제2도에 도시된 것과 관련되어 알려진 종래 기술에 의해 발생시킬 수 있다.

제3도는 직렬 샘플에 2^-(P-N)과 동일한 상수값을 곱하는 회로를 도시한다. 2진 샘플의 모든 비트를 더 작은 유효 자리수로 한 비트 위치씩 이동시키는 것은 샘플의 1/2 인수만큼 곱하는 결과가 된다. 샘플의 모든 비트를 더 작은 유효 자리수의 N-비트 위치로 이동시키는 것은 2^-N만큼 스케일링 또는 곱셈을 수행하는 것이며 비트를 더 작은 자리수의 (P-N) 비트 위치로 이동시키는 것은 2^-(P-N)에 의한 곱셈을 수행한다. 샘플 주기 레지스터(612)의 시작부는 N-비트 샘플을 포함하는 것을 가정한다. 또한 SXSR 레지스터(612 및 625)는 N단을 갖는 것으로 가정하자. SXSR(612)은 CLOCK N에 의해 클럭되며 SXSR(625)은 PN인 CLOCK P로 클럭됨을 가정하자. N 클럭 펄스후 SXSR(612)내의 N 비트 샘플은 SXSR(625)의 N단으로 이동되었다. 그러나 CLOCK P는 계속 동작하여, SXSR(625)를 통해 샘플을 클럭킹 한다. 샘플중 P-N이하의 유효 비트는 SXSR(625)의 우단에서 없어진다. CLOCK P 펄스의 버스트의 끝에서, 원래 N-비트 샘플의 2N-P 이상의 유효 비트는 레지스터(625)의 2N-P LSB 위치를 차지한다. 레지스터(625)의 P-N MSB 위치에는 레지스터(625)로부터 샘플의 반복된 부호 비트가 적재된다. 레지스터(625)내에 있는 샘플값은 비트 자리수(significance) 변화 때문에 원래 N 비트 샘플의 2^-(P-N)배가 된다. 레지스터(625)의 부호 확장은 N-1 클럭 펄스 이후에 에너자이즈되어, 이전의 샘플 주기동안 레지스터(625)내에 저장된 샘플의 부호 비트를 반복하고, 현재 샘플의 P-N LSB를 레지스터(612)로부터 삭제한다. 이러한 회로의 실제적 구현을 위하여, CLOCK P의 클럭 펄스의 수에서 CLOCK N의 클럭 펄스의 수를 뺀 값은 원래 샘플의 분해능을 정의하는 비트의 수보다 더 적어야 하며, 그렇지 않으면 이동된 샘플은 0값이거나 실현 가능한 가장 작은 음수와 동일하게 될 것이다.

제4도는 하나의 샘플 주기만큼 샘플을 지연시키는 장치를 도시한다. 이 회로는 SXSR(712)(P-N)단 쉬프트 레지스터(726) 및 SXSR(727)의 직렬 접속으로 구성된다. (P-N)단의 개수는 CLOCK P와 CLOCK N 사이의 펄스수의 차이와 동일하다. 레지스터(712 및 727) 각가의 단의 개수는 N으로 가정된다. 결합된 레지스터(726 및 727)의 단의 수는 (P-N)+N 또는 P단과 동일하다. 따라서, P 클럭 펄스는 SXSR(712)의 LSB로 하여금 SXSR(727)의 LSB 부분내로 클럭시켜야 한다. 이것은 정확히 각 샘플 주기내에서 CLOCK P 펄스의 버스트내에 발생하는 펄스의 갯수이다. 그러므로, 만일 레지스터(727)가 CLOCK P에 의해 클럭된다면 레지스터(726 및 727)는 한 샘플 주기의 지연을 제공한다. 레지스터(726)는 마스터 클럭인 'CLOCK'에 의해 계속 클럭될 것이다. 또한 레지스터(726 및 727)를 대체하고 CLOCK N에 의해 클럭되는 N단 SXSR도 비트 직렬 샘플에 대해 한 샘플 주기 지연을 수행한다.

다음에는 레지스터(726 및 727)가 CLOCK N에 의해 클럭되는 것을 생각하자. 이런 경우에, CLOCK N에 의해 제공된 N 펄스 버스트의 종단에서 SXSR(712)로부터의 샘플의 LSB는 레지스터(727)의 (P-N)번째 LSB 위치에 있을 것이다. 본질적으로, 샘플의 모든 비트는 (^P-N) 상위 비트 위치로 이동되어 있다. 이러한 비트 위치 자리의 이동은 2(P-N)을 샘플에 곱한 것과 동등하다. 다시 말하면, 지연 레지스터(726)로의 샘플 입력에 대하여, 지연 레지스터(726)의 출력은 그 입력의 2(^P-N)배이다. 따라서, 2의 배수(multiples of two)을 곱하는 것은 신호 처리 경로에 레지스터다늘 삽입하므로써 수행되고 2의 배수로 나누는 것은 클럭 펄스를 가산시켜서, 예를들면 레지스터의 클럭 신호에 가산시키므로써 수행된다.

전술한 시스템 정보를 배경 지식으로 하여, 본 발명의 본보기적 실시예를 기술한다.

제6도는 상술된 바와 같이, 비트 직렬 신호를 스케일링 인수만큼 증배시키는 비트 직렬 스케일러를 포함 하는 본 발명의 실시예를 점선(20')내에 도시한다. 본 발명에 따른 스케일링 회로는 종속적으로 연결된 지연단(cascaded delay)(58,62)과 비트 직렬 결합 회로(70,62,66)로 구성되고, 스케일링된 비트 직렬 신호는 단자(56)를 통해 비트 직렬 결합 회로에 인가된다. 이러한 회로의 작동은 제6도를 참조하여 아래에서 더욱 상세히 기술할 것이다.

디지탈 오디오 신호의 음량 제어는 디지탈 오디오 샘플의 중복 또는 감쇠시키므로써 실행된다. 그러나, 다음과 같은 이유때문에 샘플을 감쇠시키는 것이 양호하다. 종래의 디지탈 오디오 시스템은 원하는 동적 범위 및 신호 대 잡음비를 실현하기 위해 14 또는 16개의 비트 샘플로 시작되었다. 디지탈 오디오 샘플이 디지탈 시스템내에서 처리됨에 따라, 샘플 비트폭은 예를들면 20 비트로 확장되는 경향이 있다. 20비트의 디지탈 오디오 샘플이 증폭에 의해 60dB의 음량 제어를 받게 된다고 가정하자. 이것은 샘플을 0에서 1000가지의 값에 곱하는 것을 의미하여, 이것에 의해 20 비트 오디오 샘플의 최대 비트폭이 30비트로 증가됨을 의미한다. 종래의 저항 래더 트리(ladder tree) 또는 전류 합산 디지탈 대 아날로그 변환기가 디지탈 오디오 샘플을 아날로그 영역으로 변환시키는 데 사용된다면, 음량 제어에 의해 가산되는 여분의 10 비트는 변환기를 훨씬 복잡하게 만든다.

반대로, 만약 음량 제어가 감쇠에 의해 실행된다면, 처리된 샘플의 최대 비트폭은 일정하게 예를 들면 20비트로 유지되어, 현저하게 덜 복잡한 디지탈 대 아날로그 변환기를 필요로 할 것이다.

그러나, 펄스폭 변조 변환기와 같은 통상적이지 않은 디지탈 대 아날로그 변환 기술은 비트폭을 확장시키므로써 복잡하게 되지는 않으며, 따라서 증폭 및 감쇠 음량 제어 시스템 모두가 이하에서 설명될 것이다.

제5도를 참조하면, 대표적 디지탈 오디오 처리 시스템이 디지탈 음량 제어 소자를 포함하여 도시된다. 제5도에서, 예를들어 안테나 및 튜너(tuner)로부터 접속부(10)상의 아날로그 오디오 신호가 아날로그 대 디지탈 변환기(ADC,12)의 아날로그 입력 단자에 인가된다. ADC(12)는 일정하게 떨어진 시간격 및 나이키스트 샘플링 요건 (Nyquist sampling criterion)을 만족시키는 속도로, 아날로그 신호의 펄스 코드 변조(PCM)표현을 발생한다. ADC(12)로부터의 PCM 오디오 샘플은 디지탈 프로세서(14)에 인가되고, 상기 프로세서에서 PCM 오디오 신호는 필터링 되고 확장되며 잡음을 감소시키거나, 예를들어 스피커 시스템내에서의 다른 재생 조건을 재생시키기 위해 조절된다.

프로세서(14)로부터 나온 처리된 PCM 오디오 신호는 신호의 증폭 또는 감쇠를 수행하기 위해 PCM 샘플값을 대수적으로 변화시키는 음량 제어 회로에 인가된다. 음량 제어 회로(16)로부터의 신호는 PCM 오디오 신호를 아날로그 형태로 변환시키는 디지탈 대 아날로그 변환기(DAC,22)에 결합된다. DAC(22)로부터의 아날로그 신호는 구동 증폭기(24)를 통해 스피커(26)에 연결된다.

음량 제어 회로(16)는 개략 승산기/제산기(coarse multiplier/divider)(18) 및 정밀 승산기/제산기(fine multiplier/divier)(20)를 포함한다. 개략 승산기/제산기(18)는 인가된 샘플의 2^N의 인수만큼 증배시키며 여기서, N은 양 또는 음의 정수 값이다. N이 양의 값을 가지면 PCM 신호는 2의 거듭제곱(power of 2)으로 나누어진다. 만일 N의 값이 단위 스텝만큼 증가된다면 PCM 신호는 스텝 6dB로 변화를 야기하도록 승산/제산된다.

정밀 승산기/제산기(20)는 예를들어 사실상 대수적으로 증가/감소하는 3 또는 4개의 숫자 열만큼 상기 개략 승산기/제산기의 출력을 증배시킨다. 만일 스텝당 원하는 음량 변화가 대략 1.5dB이라면, 숫자열 Bi는 16,19,23 및 27일 것이다.

만약 음량 제어 소자(16)에 인가된 신호값이 S라면, 소자(16)에 의해 발생된 dB 형태의 출력 O_S는 아래와 같다.

진폭 S의 특정한 신호에 대해, 진폭의 변화는 20log₁₀(2^N×B₁)항에 의해 조절된다. 표 Ⅰ에는 N=-1,0,+1,2 및 Bi가 16,19,23,27인 경우에 대한 진폭 변화가 도식화 되어 있다.

표1로부터 B_i의 순환값들 사이나 B_i값의 세트의 이득 증가량의 거의 6dB임을 알수 있다. B_i의 연속적 값 사이의 증가량 또는 스테은 대략 1.5dB이며 이값은 Bi의 세트당 6dB이 세트내 Bi값의 갯수인 4로 나누어진 값에 대응한다. 스텝당 이 두 증가량은 B_i값들간에 차이에 대응하며 dB로는 20log₁₀(B_i+1/B₁)에 대응하며 이는 20log₁₀(B_i+1-20log₁₀(B_i))으로 간략화 할 수 있다. 만일 이득 스텝 크기가 실제로 동일한 dB 증가량이라면, 표1에 도시된 B_i의 4개 값의 세트에 대해 계산해보면 6dB/4는 20log₁₀(B_i+1/B_i)에 근사되며, 보다 일반적으로 세트당 P개의 값(P는 정수)를 포함하여,B_i값을 임의의 세트에 대해 만약 스텝 크기가 사실상 동일한 dB 증가분으로 유지될 수 있다면 20log₁₀(B_i+1/B_i)는 6dB/P에 근사되어야 한다. 역대수(antilog)를 취하면, 연속적인 B_i값의 비율 B_i+1/B_i는 사실상 10^(6/20P)와 동일하게 된다. 대략 2dB의 스텝을 가진 이득 제어 시스템은 16, 20 및 25와 동일한 세 인수 B_i의 세트를 반복하는 정밀 승산기/제산기로 구현될 것이다.

제6도는 특정한 직렬 비트 음량 제어 회로를 도시한다. 이 회로는 제7도에 도시된 파형을 참조하여 기술될 것이다. 직렬 비트 PCM 샘플은 R-비트폭 2진 샘플이며, 최하위 비트(LSB)가 먼저 발생하는 것으로 가정된다. 상기 샘플은 제7도에 SAMOLE CL로 표시된 파형에 의해 정의된 속도로 발생하며, 하이파이 오디오 신호는 상기 속도가 적어도 44KHz는 되어야 한다. 샘플 비트 속도는 SYSTEM CL로 표시된 파형에 의해 규정된다.

제6도에서, 예를들어 디지탈 프로세서로부터 나오는 샘플을 접속점(40)을 통해 R-비트 직렬 쉬프트 레지스터(42)에 인가된다. 상기 샘플은 샘플 주기당 R 펄스를 갖는 CLOCK R(제3도의 파형 CLOCK R로 도시됨)의 제어하에 레지스터(42)내로 클럭된다. 각 샘플 주기의 초기에, 레지스터(42)내의 샘플은 접속점(43)으로 직렬로 클럭되어 나가며, 먼저 LSB와 뒤따르는 샘플이 레지스터내로 적재된다. 레지스터(42)로부터의 샘플은 개략 승산기/제산기(18')에 연결된다.

승산기/제산기(18')의 입력은 멀티플렉서(46)의 입력 단자(A로 표시)에 직접 연결되며 또한 지연 소자(44)를 통해 멀티플렉서(46)의 제2단자(B로 표시)에도 연결된다. 지연 소자(44)는 4개의 샘플 비트 속도 주기만큼 샘플을 지연시키고 멀티플렉서(46)은 제어 신호 C4에 의해 제어된다.

멀티플렉서(46)의 출력은 직접 멀티플렉서(50)의 입력 단자 A에 접속되고 또한 지연 소자(48)을 통해 멀티플렉서(50)의 입력 단자 B에도 접속된다. 지연소자(48)는 2개의 샘플 비트 속도 주기만큼 샘플을 지연시키며, 멀티플렉서(50)는 제어 신호 C3에 의해 제어된다.

멀티플렉서(50)의 출력은 멀티플렉서(54)의 입력단자 A에 직접 접속되며 또한 지연 소자(52)를 통해 멀티플렉서(54)의 입력단자 B에 접속된다. 자연 소자(52)는 1개 샘플 비트 속도 주기만큼 샘플을 지연시키고 멀티플랙서(54)는 제어 신호 C2에 의해 제어된다.

설명을 위한 목적으로, 제어 신호 C2,C3 및 C4는 논리 하이 및 논리 로우 상태를 나타내는 2레벨(bilevel)신호임을 가정하자. 제어 신호가 논리 로우 상태를 나타낼 때, 각 멀티플렉서는 멀티플렉서의 출력 단자를 자신의 A 입력 단자에 접속시키고, 논리 하이 상태일 경우 각 멀티플렉서는 멀티플렉서의 출력 단자를 자신의 B 입력 단자에 접속시킨다. 만약 제어신호 C2,C3 및 C4가 제어신호 C2C3C4를 형성하기 위해 서로 연결(concatenate)된다면, 이러한 신호는 10진수 0 내지 7을 나타내는 8개의 2진 상태를 나타낼 수 있다.

숫자 0 내지 7로 표시된, 서로 연결된 제어 신호 2진 상태에 대해 승산기/제산기(18')는 0 내지 7 샘플 비트 속도 주기의 샘플 지연을 제공한다.

샘플 비트 속도 주기만큼 직렬 비트 신호를 지연시키는 것은 모든 샘플 비트를 N 상위 비트 위치로 이동시킨다. 직렬 비트 샘플을 N 상위 비트 위치로 이동시키는 것은 샘플에 2^N을 곱하는 것이다. 따라서, 숫자 0 내지 7을 나타내는 상태를 통해 제어 신호를 순서화하면 인가된 샘플을 인수 1, 2, 4, 8, 32, 64, 128만큼 증배시킨다. 더 큰 2진 이득 인수를 제공하기 위해 추가적인 단(stage)이 승산기/제산기(18')에 부가될 수도 있다. 승산기/제산기(18')의 이득 G는 dB로 다음과 같이 주어진다.

G=20log(2^N)=N20log₁₀(2) (3)

만일 N이 한 스텝씩 증가된다면 상기 이득은 다음과 같다.

G=(N+1)20log₁₀(2) (4)

따라서 이득 증가량 또는 스텝은 20log₁₀(2)=6dB이다.

멀티플렉서(54)의 출력은 정밀 승산기/제산기(20')의 입력 단자(56)에 접속된다. 승산기/제산기(20')는 지연 소자(58), 전가산기(60), 전가산기(62), 지연 소자(64) 및 감산기(66)의 종속 접속을 포함한다. 소자(58 내지 66)는 각각 인가된 샘플에 한 샘플 비트 속도 주기의 지연을 부여한다. 가산기와 감산기는 한 샘플 비트 비율 주기의 고유의 처리 지연 주기를 갖는 것으로 간주된다. 가산기(60)의 제2입력은 제어 신호 C1에 의해 제어되는 AND 게이트(68)에 의해 입력단자(56)에 접속된다. 가산기(62)의 제2입력 단자는 제어 신호 C0에 의해 제어되는 AND 게이트(70)에 의해 입력 단자(56)에 접속된다. 감산기(66)의 감수(subtrahend) 입력 단자는 AND 게이트(72)를 통해 입력 단자(56)에 접속된다. AND 게이트(72)는 OR 게이트(74)에 의해 제공된 논리적으로 OR되는 신호 C0와 C1에 의해 제어된다.

감산기(66)의 출력은 (R+8)비트 쉬프트 레지스터(78)에 접속되며 이 레지스터 (R+13)비트 속도 펄스(제7도의 파형 CLOCK(R+13))를 갖는 클럭에 의해 클럭된다. 레지스터(78)는 샘플과 승수를 곱한 값을 수용하기 위해 R+8비트 또는 단을 갖는다.

개략 승산기/제산기(18')는 R 비트 샘플에 7비트를 제공한다. 즉, R 비트 샘플과 7비트 승수의 곱(product)은 (R+7)비트 샘플이다. 정밀 승산기/제산기(18')는 상기 개략적인 곱에 5개 샘플 비트 주기의 최소 지연을 부가하며, 이는 만약 보상되지 않는다면 음량 제어 시스템으로 하여금 32인수의 초소 이득을 가지도록 할 것이다. 상기 최소 이득 인수를 하나의 값으로 정상화하기 위하여, 샘플은 32로 나눈 결과를 얻도록 5개의 클럭 펄스를 추가하여 레지스터(78)내로 클럭된다. 승산기/제산기(20')로부터 이용가능한 최대 이득 인수는 (2×27) 또는 54이며, 이를 32로 나누면 27/16이 된다. 이 인수는 상기 적에 한 비트를 더하여, 적내의 전체 비트수를 (R+8)이 되게 한다. 그러므로, 레지스터(78)는 (R+8)개 비트 위치를 포함하며 R+13개 펄스의 클럭으로 클럭된다.

AND 게이트(68,70 및 72)는 C0 및 C1이 논리 로우 상태를 나타낼 때 디스에이블된다. AND 게이트(68,70)는 제어 신호 C0가 논리 하이 상태일 때, 입력 단자(56)의 개략적인 곱(product)을 감산기(66) 및 가산기(62)에 접속시킨다. AND 게이트(72 및 68)는 제어 신호 C1이 논리 하이 상태일 때마다 입력 단자(56)의 개략적인 적은 감산기(66) 및 가산기(60)에 접속시킨다.

C0 및 C1 모두가 논리 로우 상태일 때를 생각해 보자. 이런 경우에, 단자(56)로부터의 개략적인 적은 5개비트 주기만큼 지연되는 소자들(58-66)의 직렬 접속을 통과하여(통과하지 않았다면 변경되지 않음), 상기 개략적인 적이 32만큼 곱해진다. 그리고 레지스터(78)내로 클럭될 때 32로 나누어진다.

그 다음에, C0가 하이이고 C1이 로우일때를 생각하자. 개략적인 적은 가산기(62)의 한 입력에 접속되고 두개 비트 주기(4로 증배된)만큼 지연된 개략적인 적은 가산기(60)와 지연 소자(58)을 통해 가산기(62)의 다른 입력에 접속된다. 가산기(62)의 내부합은 개략적인 적의 (4+1)배이다. 이러한 부분곱은 가산기(62)의 고유 지연과 소자(64)의 지연에 의해 두 개 비트 주기 만큼 지연되로(4로 증배) 감산기(66)의 피감수(minuend) 입력에 접속된다. 개략적인 곱은 개략적인 곱의 [4(4+1)-1]배 또는 개략적인 곱의 19배의 차이를 발생시키는 감산기(66)의 감수 입력에 접속된다. 이 샘플은 감산기(66)내에서 한 비트 주기 지연을 받아 상기 곱을 두배로 하여 상기 개략적인 곱의 38배가 되게 하나.

이번에는 제어 신호 C0가 로우이고 C1이 하이일 때를 생각하자. 이러한 경우에는 개략적인 곱은 AND 게이트(68)을 통해 가산기(60)의 한 입력에 접속되고, 지연 소자(58)를 통해 한 비트 주기(2배로 증배)만큼 지연된 개략 곱은 개략 곱의(2+1)배인 합계를 발생하는 가산기(60)의 다른 입력에 접속된다. 이 샘플은 소자(60 내지 64)에서 세 개 샘플 비트 주기만큼 지연되며(8배로 증배) 감산기(66)에 피감수로서 접속된다. 개략 곱은 AND 게이트(72)를 통해 감산기(66)의 감수로서 접속된다. 감산기(66)은 개략 곱의 [8(2+1)-1]배 또는 개략 곱의 23배의 차이를 발생한다. 감산기(66)의 고유 지연은 상기 곱을 두배로 하여 개략 곱의 46배가 되게 한다.

마지막으로, C0와 C1 모두가 하이일 때, 개략 곱은 감산기(66)의 감수 입력과 가산기(62 및 60)의 입력들에 접속된다. 가산기(60)로부터의 개략곱의(2+1)배인 출력은 한 비트 주기만큼 지연되며(2배로 증배), 개략 곱의 [2(2+1)+1]배 또는 개략 곱의 7배인 샘플을 발생하는 가산기(62)의 제2입력에 접속된다. 이 샘플을 두 개 샘플 비트 주기만큼 지연되며(4배로 증배) 개략 곱의 (28-1)배 또는 27배의 차이를 발생하는 감산기(66)의 피갑수 입력에 접속된다. 이 값은 감산기(66)의 고유 지연에 의해 두배가 되어 개략 곱의 54배가 된다.

신호 C4, C3, C2, C1 및 C0를 연결시켜 제어 신호 C4C3C2C1C0가 형성되는 경우를 생각하자. 이러한 조합은 0에서 31까지 2⁵개 또는 32개의 상태를 나타낼수 있다. 제어 신호 C4C3C2C1C0가 2진 상태 00000를 나타내면 시스템은 0dB의 이득을 나타낸다. 제어 신호가 2진 상태 11111를 나타내면 시스템은 20log₁₀(54/32) +20log₁₀(128)=46.69dB의 이득을 나타낸다. 이러한 두가지 극단적인 경우의 중간에서, 최종적으로 제어 신호 C4C3C2C1C0를 나타내는 2진 값이 단위 스텝 만큼 증가된다면 이득 인수는 대략 1.5dB 스텝으로 변화된다.

제6도에서, 앞서와 같은 제어 신호 C0 내지 C4의 2진 표현을 발생시키도록 구현된 회로는 병렬 2진 출력 단자 2⁰내지 2⁴를 갖는 2진 업/다운 카운터를 포함한다. 이러한 출력 단자는 제어 신호 단자 C0 내지 C4에 각각 접속된다. 음량 제어 변화의 속도는 대략 초당 3스텝 정도인 것이 바람직하다. 샘플 클럭은 AND 게이트(82 및 84)의 제1입력 단자에 각각 입력되는 대략 3㎐의 클럭 신호를 발생시키기 위해 제산기(80)에서 나누어진다.

AND 게이트(82 및 84)는 스위치(87 및 88)에 의해 각각 선택적으로 또한 배타적으로 인에이블되는데, 이는 제산기(80)로부터 나오는 3㎐의 클럭 신호를 시스템 이득 증가의 목적으로 업/다운 카운터(86)의 업-클럭 입력에 연결하거나, 시스템 이득 감소의 목적으로 업/다운 카운터(86)의 다운-클럭 입력에 연결하기 위한 것이다. 음량 제어 변화의 속도가 제어될 수 있도록 프로그램 가능한 제산기(80)를 갖는 것도 바람직할 것이다. 비교적 빠른 속도의 단계 변화가 이용되는 하나의 예로서는 오디오 시스템이 턴오프되는 것을 들 수 있다. 이 경우에, 이득은 요란한 '딸깍' 또는 '퍽'하는 소리를 신속하게 방지하기 위하여 시스템을 스위치 오프시키기 이전에 급속히 최소로 감소된다.

제6도의 시스템은 주로 신호 감쇠를 제공하기 위해 재구성될 수 있다. 이러한 재구성에 있어서, 레지스터(78)는 R 비트 위치 또는 단을 구비하며, 샘플 주기당 (R+12)펄스를 갖는 클럭 신호를 클럭된다. 샘플 주기의 끝에서 레지스터(78)에 있는 결과적인 곱은 개략 및 정밀 증배 인수를 샘플에 곱하고 2¹²로 나눈것과 동일하다. 그러므로, 접속된 제어 신호 C4C3C2C1C0가 2진값 00000으로 표현되면, 2⁵(정밀 이득 승산기/제산기(20')의 최소 이득)의 이득 인수에 2-¹²를 곱한 2^-7또는 -42.14dB과 같다. 2진값 11111으로 표현되는 제어 신호 C4C3C2C1C0의 경우, 시스템에 의해 제공되는 최대 이득은 2⁷(최대 개략 이득)×2(27)(최대정밀이득)×2^-12또는 +4.54dB이다.

디지탈 신호 처리 기술 분야의 당업자라면 제6도 실시예에서 보인 쉬프트 레지스터(42 및 78)가 예를들어 디지탈 프로세서(14)와 DAC(22)에 포함될 수 있음을 이해할 것이다. 실제로, 레지스터(42)는 음량 제어회로에 제공된 샘플원에 따라서 완전히 제거될 수도 있다. 제6도를 참조로 기술된 제1실시예에서 이득 인수를 정규화시키는 것이 중요하지 않다면, 시스템의 최대 이득은 2×27×128 또는 6912이다. 이러한 인수를 표현하는데 필요한 2진 비트의 수는 13이다. 그러므로 레지스터(78)는 (R+13)비트 위치로 구성되고 샘플 주기당 (R+13)클럭 펄스의 버스트로 클럭될 것이다.

제8도는 대략 2dB 스텝의 감쇠를 제공하는 직렬 비트 디지탈 음량 제어 시스템이다. 제2도의 소자와 유사한 번호로 표시된 소자는 유사한 소자이다. 정밀 승산기/제산기(20')는 개략 승산기/제산기(18')로부터의 개략 곱에 인수2(16), 2(20) 및 2(25)를 곱하도록 구성된다. 각 이득 인수내의 인수 2는 가산기(108)에 의해 제공된 고유의 지연 때문이다. 정밀 승산기/제산기(20'')의 출력은 (R+12)클럭 펄스의 버스트에 의해 클럭된 R 비트 쉬프트 레지스터에 접속되고, 따라서 제8도에 보인 시스템은 소자(18',20'')로부터의 곱을 2^-12으로 나누도록 구성된다.

승산기/제산기(20'')는 지연 소자(100), 가산기(102), 가산기(104), 지연 소자(106) 및 가산기(108)의 종속 접속을 포함하며, 이들 각각은 한 샘플 비트 주기를 지연시킨다. 제어 신호 C1에 의해 제어되는 AND 게이트(110)는 제어 신호 C1이 논리 하이일때 가산기(102)의 제2입력에 개략 곱을 접속시킨다. 제어 신호 C1 및 C0에 의해 제어되는 AND 게이트(112)는 단지 C1이 논리 로우이고 C0가 논리 하이일 경우에만 가산기(104)의 제2입력 단자에 개략 곱을 접속시킨다. 제어 신호 C1에 의해 제어되는 AND 게이트(114)는 C1이 논리 하이일 때 가산기(108)의 제2입력 단자에 개략 곱을 접속시킨다.

제어 신호 C0 및 C1이 모두 로우일 경우, 개략 곱은 지연 소자(100-108)를 통과하여, 다른 경우라면 변경되지 않았을 다섯 개 비트 주기만큼 지연된다(2⁵배로 증배). 2진값 00으로 나타난 제어 신호 C1C0(제어 신호 C1과 C0가 연결된 것)에 대해 정밀 승산기/제산기의 이득 인수는 2(16) 또는 30.10dB이다. C0가 하이이고 C1이 로우일 때, 즉 C1C0=01일 때, 가산기(104)는 가산기 (102) 및 지연 소자 (100)를 통해 제공된 개략의 곱 4배와 AND 게이트(112)를 통해 제공된 개략 곱을 합산하며 개략 곱의 5배인 합계를 발생한다. 이러한 합은 가산기(104), 지연 소자(106) 및 가산기(108)에서 3비트 주기만큼 지연된다(8이 곱해짐).

가산기(108)에 의해 제공된 값은 개략 곱의 (8×5)배이다. 그러므로, 2진값 01로 나타난 제어 신호 C1C0 대한 정밀 이득은 32.04dB로서 2진값 00으로 나타난 제어 신호 C1C0에 의한 것보다 1.94dB 더 크다.

C0가 로우이고 C1이 하이라면, 가산기(102)는 지연 소자(100)를 통해 접속된 개략 곱의 두배와 AND 게이트(110)를 통해 접속된 개략 곱을 더하여 개략 곱의 3배인 합계를 제공한다. 이 합계는 가산기(102)와 가산기(104) 및 지연 소자(106)에 의해 지연되고(8이 곱해짐), 가산기(10)에서 개략 곱과 합산되어 개략 곱의 (24+1)배의 합을 발생시킨다. 샘플은 가산기(108)의 지연 덕분으로 두배가 되어 개략 곱의 2(25)배의 곱을 발시킨다. 그러므로, 2진값 10으로 표현된 제어 신호 C1C0에 대해, 정밀 이득 인수는 50 또는 33.99dB이며 이는 2진값 01으로 나타난 제어 신호 C1C0의 경우보다 1.94dB 더 크다.

제어 신호 C1과 C0가 모두 하이라면, 이득 인수는 C1이 하이이며 C0가 로우인 경우와 동일하다. 그러므로, 2진값 000으로 나타난 제어신호 C4C3C2와 2진값 00,01,10 및 11으로 나타난 제어 신호 C1C0에 대해 전체 시스템 이득은 레지스터(116)에 인가되는 여분의 12클럭 펄스에 의해 2¹²로 분배되기 때문에, 각각 42.15dB, -40.21dB, -38.26dB 및 -38.26dB이다. 최대 시스템 이득은 제어 신호 C4C3C2C1C0가 2진값 11111으로 나타나는 경우에 발생하며 그 크기는 -38.26dB+20log2⁷=3.88dB이고 2진값 11100으로 나타난 제어 신호 C4C3C2C1C0에 대해서는 0dB 이득이 발생된다.

제어 신호는 제6도에 도시된 장치와 유사한 장치로 발생된다. 대안적으로, 제어 신호는 예를들어 오디오 재생 시스템을 제어하기 위해 사용되는 마이크로 프로세서에 의해 제공된다.

승산기/제산기(20'')는 제어 신호 C1C0의 2진 증가량에 대해 약 2dB 스텝으로 이득/감쇠를 변화시킨다. 이와 유사하게, 제어 신호 C1C0가 11과 같은 상태를 배제한다면, 2진 형태로 나타난 제어 신호 C4C3C2C1C0의 2진 증가량에 대해 전체 이득도 2dB 스텝으로 변화된다.

제9도는 대략 1.5dB 스텝의 감쇠를 제공하는 증폭 제어 시스템으로서, 여기에서 2진값 00000으로 나타난 제어 신호 C4C3C2C1C0에 대한 이득 인수는 0dB이고 2진값 11111으로 나타난 제어 신호 C4C3C2C1C0에 대한 이득 인수는 -42.14dB이다. 제9도에서, 개략 승산기/제산기(18'')는 제어 신호값 C4, C3 및 C2가 논리 0와 동일한 경우, 멀티플렉서(46',50' 및 54')가 자신의 출력 단자를 자신의 각 B 입력 단자에 대해 결합하는 것을 제외하고는 제6도에 도시된 개략 승산기/제산기(18')와 유사하다. 그러므로 2진값 000, 001,010,…111로 나타낸 제어 신호 C4C3C2(제어 신호 C4,C3 및 C2를 연결시켜 형성된 것)에 대해 개략 승산기/제산기(18'')의 이득 인수는 각각 2⁷, 2⁶, 2⁵,…2⁰이다.

정밀 승산기/제산기(20'')는 제어 신호 C1C0(제어 신호 C1과 C0를 연결시켜 형성된 것)가 각각 2진값 00, 01, 10 및 11을 나타낼 때 자신에 인가된 샘플을 인수(64,54,46 및 38)만큼 증배시키도록 구성된다. 이러한 구성은 2-샘플 비트 지연 소자(200), 감산기(202), 감산기(204), 1-샘플 비트 지연 소자(206) 및 제3감산기(208)의 종속 접속을 포함한다. 상기 감산기들의 피감수 입력 단자는 종속 접속으로 접속된다. 감산기(208)의 감수 입력 단자는 제어 신호 C0나 C1이 하이일 때 AND 게이트(214)를 통해 정밀 승산기/제산기의 입력 단자(199)에 접속된다. 감산기(202)의 감수 입력 단자는 제어 신호 C1이 하이일 경우에만 AND 게이트(210)를 통해 입력 단자(199)에 접속되고, 감산기(204)의 감수 입력 단자는 제어 신호 C0가 하이일 경우에만 AND 게이트(211)를 통해 입력 단자(199)에 접속된다.

제어 신호 C1과 C0 모두가 로우일 경우 정밀 승산기/제산기(20'')에 인가된 샘플은 6샘플 비트 주기로 지연되며, 그렇지 않으면 변경되지 않는다. 그러므로 제어신호 C1C0=00에 대해, 정밀 승산기/제산기의 이득 인수 64 또는 2⁶이며, 제어신호 C4C3C2C1C0가 2진값 00000으로 나타난 경우에 대해, 개략 및 정밀 승산기/제산기 조합의 전체 이득은 2⁷×64 또는 2¹³이다. 상기 이득 인수를 1에 대해 즉 0dB에 대해 정규화시키기 위하여, 정밀 승산기/제산기(216)의 출력은 샘플당(R+13)펄스를 갖는 클럭으로 R 비트 이동 레지스터(216)에 클럭된다. 이는 2¹³으로 나누는 결과가 된다. 최대 감쇠는 제어 신호 C4C3C2C1C0가 2진값 1111111으로 나타날 때 발생되며, 이는 2⁰의 개략 이득에 38의 정밀 이득을 곱한 것을 2¹³으로 나눈 값 즉 38×2-¹³또는 -46.67dB이다. 접속된 제어 신호를 0000에서 LSB11까지 증가적으로 변화시키는 것은 약 1.5dB 스텝으로 46.67dB의 감쇠를 수행한다.

제10도는 대략 2dB 스텝으로 이득/감쇠를 변화시키는 음량 제어 시스템의 병렬 비트 실시예이다. 병렬 비트 샘플은 버스(500)를 통해 병렬 비트 개략 이득/감쇠 블록(501)에 접속된다. 블록(501)은 2의 거듭제곱으로 승산/제산을 수행하도록 샘플 비트의 비트 자리수를 이동시키는 종래의 배럴 시프터(barrel shifter)이다. 배럴 시프터(501)는 3비트 제어 신호 C4C3C2에 의해 제어되고 2^N(여기서 N은 0 내지 7(십진)까지의 정수 범위)과 동등한 이득/감쇠를 제공한다. 그러므로, 블록(501)은 6dB 스텝으로 이득/감쇠를 제공한다.

개략 이득 블록(501)의 출력은 정밀 이득 블록(52)에 접속된다. 정밀 이득 블록(502)은 개략 이득 블록으로부터 제공된 신호를 1/2.1/4 및 /16의 인수로 각각 스케일링하는 웨이팅 회로(weighting circurt)(508,504 및 506)를 포함한다. 스케일 인수가 2의 역 거듭제곱(reciprocal power of 2)이기 때문에, 웨이팅 회로(508,504 및 506)로부터의 출력 샘플은 각각 게이팅 소자(514,510 및 512)를 통해 병렬 비트 합산 소자(516)의 입력에 접속된다. 개략 이득 블록으로부터의 출력도 버스(503)을 통해 합산 소자(516)의 입력에 각각 접속된다.

게이팅 소자(512 및 514)는 제어 신호 C1에 의해 제어되며, 제어 신호 C1이 논리 하이일 때 가중화된 샘플을 합산 회로(516)에 접속시킨다. 게이팅 회로(510)는 AND 게이트(518)를 통해 제어되며, 단지 제어 신호 C0가 논리 하이이고, C1이 논리 로우일 때만 웨이팅 회로(504)로부터 웨이트된 샘플을 합산 회로(516)에 접속시킨다.

제어 신호 C1과 C0를 접속하여 형성된 제어 신호 C1C0가 2진값 00을 나타낼 때, 합산 회로(516)에 접속된 유일한 입력 샘플을 개략 이득 블록으로부터 직접 접속된 샘플이다. 따라서, 합산 회로로부터의 출력 샘플은 정말 이득 블록에 인가된 입력 샘플과 동일하며, 정밀 이득은 0dB이다.

제어 신호 C1C0가 2진값 01으로 나타난 경우, 정밀 이득 블록에 인가된 입력 샘플과 웨이팅 회로(504)로부터 1/4만큼 스케일링된 입력 샘플이 합산 회로(516)에 접속된다. 합산 회로로부터의 출력 샘플은 입력 샘플의 5/4배와 동일하며 이는 1.94dB의 이득을 나타낸다.

마지막으로, 제어 신호 C1C0가 2진값 10 및/또는 11으로 나타난 경우, 정밀 이득 블록에 인가된 입력 샘플과 웨이팅 회로(506 및 508)로부터 1/16 및 1/2만큼 스케일링된 입력 샘플이 합산 회로(516)에 접속된다. 합산 회로에 의해 발생된 출력은 입력 샘플의 25/16배이고, 제어신호 C1C0가 2진값 01으로 나타난 경우에 발생된 이득은 1.94dB 초과하는 3.88dB의 이득이 정밀 이득 블록으로부터 제공된다. 그러므로 정밀 이득 블록(502)은 대략 2dB 증가량의 두가지 이득값을 제공한다.

제10도의 병렬 비트 실시예에 대한 제어신소(C4,C3,C2,C1,C0)는 제6도에 도시된 직렬 비트 실시예에 대한 제어 신호와 동일한 방식으로 발생된다.

직렬 비트 처리 소자에 관련되어 후술하는 청구범위에서, 가산기/지연단 및 감산기/지연단이라는 용어들은 신호 또는 샘플을 결합시키고 결합된 신호나 샘플에 대해 한 샘플 비트 주기의 지연을 제공하는 소자로서 정의된다.

Claims (15)

1. 일정한 인수(constant factor)로 비트 직렬 신호를 스케일링하는 비트 직렬 신호 스케일링 장치(20')에 있어서, 비트 직렬 신호를 인가시키기 위한 신호 입력 단자(56)와, 신호 결합 회로(60,62,66)의 종속 접속을 포함한 수단으로서, 상기 신호 결합 회로는 상기 종속 접속에 연결된 제1입력 단자와 출력 단자를 구비하고 또한 제2입력 단자를 각각 구비하며 적어도 한 비트 주기의 지연단 (58,64)이 상기 신호 결합 회로들 사이에 삽입(interpose)되는, 상기 신호 결합 회로의 종속 접속을 포함한 수단과, 상기 신호 입력 단자를 상기 신호 결합 회로의 제2입력 단자에 결하시키는 수단(68,70,72,74)를 포함하는 비트 직렬 신호 스케일링 장치.
2. 제1항에 있어서, 상기 신호 결합 회로 사이에 삽입되는 상기 지연단(delay)은 상기 신호 결합 회로의 고유 처리 지연(inherent processing delay)으로 구성되는 비트 직렬 신호 스케일링 장치.
3. 제1항에 있어서, 상기 신호 결합 회로 사이에 삽입된 지연단은, 신호 비트 주기의 1배를 포함한 정수배 지연을 각각 제공하는 다수의 신호 지연 회로(58,64)에 의해 제공되고, 상기 다수의 지연 회로는 상기 종속 접속내 상기 신호 결합 회로들 사이에 결합되는 비트 직렬 신호 스케일링 장치.
4. 제1항에 있어서, 상기 신호 결합 회로 사이에 삽입되는 상기 지연단은 상기 신호 결합 회로의 고유한 처리 지연과, 상기 종속 접속 내 상기 신호 결합 회로들 사이에 연결되며 비트 주기의 정수배 지연을 가진 비트 직렬 지연 소자로 구성되는 비트 직렬 신호 스케일링 장치.
5. 6dB 보다 더 작은 스텝으로 된 사실상 균일한 dB 스텝으로 디지탈 신호의 진폭값을 변경시키는 디지탈 신호 진폭 제어 시스템으로서, 상기 디지탈 신호를 인가하기 위한 신호 입력 단자(10)와, 신호 입력 단자와 제어 신호 입력 단자 및 출력 단자를 구비하고, 상기 제어 신호 입력 단자에 인가되는 제1제어 신호에 응답하여 6dB 스텝의 1배 또는 다른 배수(multiples including one)로 디지탈 신호의 진폭값을 변경시키는 수단을 포함하는 개략 제어수단(18 ; 18' ; 18'')과 신호 입력 단자와 출력 단자 및 제어 신호 입력 단자를 구비하고, 제어 신호 입력 단자에 인가되는 제2제어 신호에 응답하여, 사실상 대수적으로 순서화된 오름/내림 순차를 가진 다수의 소정 값을 상기 디지탈 신호에 곱하는 수단(58,60,62,64,66,70,72,74)을 포함하는 정밀 제어 수단( 20 ; 20' ; 20'' ; 20''')과, 상기 개략 제어 수단 및 상기 정밀 제어 수단을 상기 신호 입력 단자에 직렬 조합(serial combination)으로 결합시키는 수단(56,199)과, 상기 제1 및 제2제어 신호를 발생하기 위한 제어 신호 발생 수단(90,82,84,8687,88)을 포함하며, 상기 제1 및 제2제어 신호의 연속적 변화가, 상기 개략 제어 수단 및 정밀 제어 수단의 직렬 조합에 의해 처리된 신호에 의해 6dB 보다 작으면서 사실상 균일한 dB의 증분량으로 진폭 변화에 영향을 미치는 디지탈 신호 진폭 제어 시스템.
6. 제5항에 있어서, 상기 곱셈 수단은 제어 신호 입력 단자에 인가되는 제2제어 신호에 응답하여 소정 값들 중 소정 숫자 P를 디지탈 신호에 곱하며, 상기 P는 정수이고, 상기 소정 값들의 순서화된 오름차순 순차중 연속된 값들의 비율을 밑수 10으로 대수화[logarithm(base 10)]한 값의 20배는 6을 P로 나눈 값과 실질적으로 동일한 디지탈 신호 진폭 제어 시스템.
7. 제6항에 있어서, 상기 디지탈 신호 곱셈 수단은 상기 신호를 4개의 소정 값과 곱하며 상기 소정의 값은 순차 16, 19, 23, 27 및 k16, k19, k23, k27(k는 스케일러 상수)중 하나를 포함하는 디지탈 신호 진폭 제어 시스템.
8. 제6항에 있어서, 상기 제어 신호 발생 수단은 다중 비트 2진값을 발생시키되, 하위 비트(lesser significant bits)는 상기 제2제어 신호로서 상기 정밀 제어수단에 결합되며 상위비트(more significant bits)는 상기 제1제어 신호로서 상기 개략 제어 수단에 결합되는 다중 비트 2진값을 발생시키며, 상기 2진값을 단위 스텝(unit step)만큼씩 증가시키는 수단을 포함하는 디지탈 신호 진폭 제어 시스템.
9. 제6항에 있어서, 상기 디지탈 신호 곱셈 수단은 상기 신호에 세 개의 소정의 값을 곱하며, 상기 소정의 값은 순차 16, 20, 25 및 순차 k16, k20, k25(k는 스케일러 상수)중 하나를 포함하는 디지탈 신호 진폭 제어 시스템.
10. 제5항에 있어서, 상기 디지탈 신호는 직렬 비트 디지탈 신호로서, LSB가 먼저 발생되는 PCM 샘플로서 발생하며, 상기 개략 제어 수단은 신호 입력 및 출력 단자(44,46,48,50,52,54)와, N 상태 제어 신호(N은 정수)를 인가시키기 위한 제어 입력 단자를 구비하는 개략 승산기/제산기(coarse-multiplier/divider)를 포함하되, 상기 개략 승산기/제산기는 상기 제어 신호에 응답하여 K 샘플 비트 주기[K는 0에서 (N-1)까지 포함하는 정수]만큼 직렬 비트 PCM 신호를 선택적으로 지연시키며, 상기 정밀 제어 수단은 신호 입력 및 출력 단자(58,60,62,64,66,68,70,74)와, M 상태 제어신호(M은 정수)를 인가시키기 위한 제어 입력 단자를 구비하는 정밀 승산기/제산기(fine multiplier/divider)를 포함하되, 상기 제어 신호에 응답하여 직렬 비트 신호에 소정의 값을 곱하기 위해 정수 샘플 비트 주기만큼 상대적으로 지연되며 상기 정밀 승산기/제산기의 신호 입력 단자에 인가된 신호를 선택적으로 결합시키는 수단을 포함하며, 상기 제어 신호 발생 수단에 의해 발생된 상기 제1 및 제2제어 신호는 각각 상기 M 상태 제어 신호 및 상기 N 상태 제어 신호인 디지탈 신호 진폭 제어 시스템.
11. 제10항에 있어서, 상기 정밀 승산기/제산기는 출력 단자를 가지며 상기 정밀 승산기/제산기의 신호 입력 단자에 대응하는 입력 단자를 가지는, 가산기/지연(60,62) 및 지연소자(58,64)의 종속 접속과, M 상태 제어 신호를 인가시키기 위해 상기 제어 입력 단자에 대응되는 제어 입력 단자를 갖는 게이팅 수단(68,70,72,74)을 구비하는데, 상기 가산기/지연 소자는 상기 종속 접속에 접속된 제1입력단자와 제2입력 단자를 각각 가지며, 상기 게이팅 수단은 상기 종속 접속의 입력 단자를 제2입력 단자에 선택적으로 접속시키는 디지탈 신호 진폭 제어 시스템.
12. 제11항에 있어서, 상기 종속 접속은, 입력 단자에서 출력 단자의 순서로, 지연 소자(58), 가산기/지연 소자(60), 다른 가산기/지연 소자(62), 다른 지연 소자(64) 및 감산기/지연 소자(66)를 구비하고, 상기 감산기/지연 소자는 종속 접속된 피감수 입력 단자와 감수 입력 단자를 구비하며, 상기 정밀 승산기/제산기는, 상기 M 상태 제어 신호에 응답하여 상기 종속 접속의 입력 단자에 상기 감수 입력 단자를 선택적으로 결합시키는 추가적인 게이팅 수단을 포함하는 디지탈 신호 진폭 제어 시스템.
13. 제10항에 있어서, 상기 정밀 승산기/제산기는 감산기/지연 소자(202,204,208) 및 지연 소자(200,206)의 종속 접속과 게이팅 수단(210,211,214)을 포함하며, 상기 종속 접속은 출력 단자와 상기 정밀 승산기/제산기의 신호 입력 단자에 대응되는 입력 단자를 구비하고, 상기 감산기/지연 소자는 상기 종속 접속에 접속된 제1입력 단자와 제2입력 단자를 구비하며, 상기 게이팅 수단은 M 상태 제어 신호를 인가시키기 위해 상기 제어 입력 단자에 대응되는 제어 입력 단자를 가지며, 상기 종속 접속의 입력 단자를 상기 제2입력 단자중의 하나에 선택적으로 결합시키는 수단을 포함하는 디지탈 신호 진폭 제어 시스템.
14. 제13항에 있어서, 상기 종속 접속은 입력 단자에서 출력 단자의 순서로, 지연 소자(200), 제1감산기/지연 소자(202), 제2감산기/지연 소자(204), 다른 지연 소자(206) 및 제 3감산기/지연 소자(208)를 구비하는 디지탈 신호 진폭 제어 시스템.
15. 제14항에 있어서, 상기 제1,제2 및 제3의 감산기/지연 소자들(202,204,208)은 각 피감수 입력 단자가 상기 종속 접속에 접속되며, 상기 지연 소자(200) 및 상기 다른 지연 소자(206)은 2대 1의 비율로 지연 주기를 제공하는 디지탈 신호 진폭 제어 시스템.

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