JPH0758594A - デシメーション・フィルタ - Google Patents
デシメーション・フィルタInfo
- Publication number
- JPH0758594A JPH0758594A JP20382793A JP20382793A JPH0758594A JP H0758594 A JPH0758594 A JP H0758594A JP 20382793 A JP20382793 A JP 20382793A JP 20382793 A JP20382793 A JP 20382793A JP H0758594 A JPH0758594 A JP H0758594A
- Authority
- JP
- Japan
- Prior art keywords
- data
- input
- sampling frequency
- output
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【目的】 入力データが複数ビットの並列データの場合
にも、ハードウェア量の大きい乗算器や多段の加算器を
用いずに、デジタル信号のサンプリング周波数変換を行
なうことができるデシメーション・フィルタ。 【構成】 サンプリング周波数ｆ1 で量子化された複数
ビットの並列データを入力し、サンプリング周波数ｆ2
＝ｆ1 ／ｎ（但しｎは２以上の自然数）でダウンサンプ
リングしたデータを出力するデシメーション・フィルタ
において、前記入力する並列データを、その複数ビット
の値に応じたパルス幅を有する１ビット直列データに変
換するＰＷＭ部１１０，１１１を備えたもの。
にも、ハードウェア量の大きい乗算器や多段の加算器を
用いずに、デジタル信号のサンプリング周波数変換を行
なうことができるデシメーション・フィルタ。 【構成】 サンプリング周波数ｆ1 で量子化された複数
ビットの並列データを入力し、サンプリング周波数ｆ2
＝ｆ1 ／ｎ（但しｎは２以上の自然数）でダウンサンプ
リングしたデータを出力するデシメーション・フィルタ
において、前記入力する並列データを、その複数ビット
の値に応じたパルス幅を有する１ビット直列データに変
換するＰＷＭ部１１０，１１１を備えたもの。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、デジタル信号のサンプ
リング周波数変換を行なうデシメーション・フィルタに
関するものである。
リング周波数変換を行なうデシメーション・フィルタに
関するものである。
【０００２】
【従来の技術】従来、周波数ｆ1 でサンプリングされた
オーバーサンプリング型Ａ／Ｄ変換器の出力信号を、周
波数ｆ2 にダウンサンプリングするのに必要なデシメー
ション・フィルタの代表例として、次の（１）式で示す
伝達関数Ｈ（ｚ）の特性をもつものがある。 Ｈ（ｚ）＝ａ0 ＋ａ1 ・ｚ-1＋ａ2 ・ｚ-2＋ａ3 ・ｚ-3＋… …＋ａ2n-2・ｚ-(2n-2) ＋ａ2n-1・ｚ-(2n-1) …（１） ここでａ0 ，ａ1 …ａ2n-1は係数、ｚ-1はサンプリング
周波数ｆ1 の１周期分の遅延、ｚ-2は２周期分の遅延を
表わす。
オーバーサンプリング型Ａ／Ｄ変換器の出力信号を、周
波数ｆ2 にダウンサンプリングするのに必要なデシメー
ション・フィルタの代表例として、次の（１）式で示す
伝達関数Ｈ（ｚ）の特性をもつものがある。 Ｈ（ｚ）＝ａ0 ＋ａ1 ・ｚ-1＋ａ2 ・ｚ-2＋ａ3 ・ｚ-3＋… …＋ａ2n-2・ｚ-(2n-2) ＋ａ2n-1・ｚ-(2n-1) …（１） ここでａ0 ，ａ1 …ａ2n-1は係数、ｚ-1はサンプリング
周波数ｆ1 の１周期分の遅延、ｚ-2は２周期分の遅延を
表わす。
【０００３】図３は従来のデシメーション・フィルタの
例を示す回路図であり、サンプリング周波数ｆ1 とｆ2
が、ｆ2 ＝ｆ1 ／ｎ（但しｎは２以上の自然数）の場合
に、前記（１）式の伝達関数の特性を実現するフィルタ
である。図４は入力データとこれに乗算する係数とのタ
イミング説明図である。図３において、３０１は入力デ
ータであり、アナログ信号をＡ／Ｄ変換器を介してサン
プリング周波数ｆ1 で逐次量子化したデジタルデータ
（１ビットのデータ又は複数ビットの並列データ）
Ｄ0 ，Ｄ1 ，…Ｄ2n-1であり、図４に示されるように周
期１／ｆ1 毎に入力される。
例を示す回路図であり、サンプリング周波数ｆ1 とｆ2
が、ｆ2 ＝ｆ1 ／ｎ（但しｎは２以上の自然数）の場合
に、前記（１）式の伝達関数の特性を実現するフィルタ
である。図４は入力データとこれに乗算する係数とのタ
イミング説明図である。図３において、３０１は入力デ
ータであり、アナログ信号をＡ／Ｄ変換器を介してサン
プリング周波数ｆ1 で逐次量子化したデジタルデータ
（１ビットのデータ又は複数ビットの並列データ）
Ｄ0 ，Ｄ1 ，…Ｄ2n-1であり、図４に示されるように周
期１／ｆ1 毎に入力される。
【０００４】１０４，１０５は、それぞれ係数発生部で
あり、前記サンプリング周波数ｆ1に同期して、複数ビ
ットの並列デジタルデータによりその係数値を示す係数
ａ0，ａ1 ，…ａ2n-1を逐次発生するものである。但し
この係数発生部１０４と１０５は、図４に示すように、
時間で１／ｆ2 だけずれたタイミングに、それぞれ同一
の係数を周期１／ｆ1 毎に順次発生させる。換言する
と、係数発生部１０４の出力信号を時間で１／ｆ2 だけ
遅延させた信号が係数発生部１０５の出力信号に等し
い。
あり、前記サンプリング周波数ｆ1に同期して、複数ビ
ットの並列デジタルデータによりその係数値を示す係数
ａ0，ａ1 ，…ａ2n-1を逐次発生するものである。但し
この係数発生部１０４と１０５は、図４に示すように、
時間で１／ｆ2 だけずれたタイミングに、それぞれ同一
の係数を周期１／ｆ1 毎に順次発生させる。換言する
と、係数発生部１０４の出力信号を時間で１／ｆ2 だけ
遅延させた信号が係数発生部１０５の出力信号に等し
い。
【０００５】係数発生部１０４，１０５は、例えば所望
の伝達関数特性に基づき算出された係数ａ0 ，ａ1 ，…
ａ2n-1をあらかじめＲＯＭに格納しておき、この格納デ
ータを順次読出して発生させるものでよい。また係数に
よっては、カウンタの計数値を順次係数データとして発
生させることもできる。
の伝達関数特性に基づき算出された係数ａ0 ，ａ1 ，…
ａ2n-1をあらかじめＲＯＭに格納しておき、この格納デ
ータを順次読出して発生させるものでよい。また係数に
よっては、カウンタの計数値を順次係数データとして発
生させることもできる。
【０００６】３０２，３０３はそれぞれ乗算部であり、
サンプリング周波数ｆ1 毎に入力される２つのデジタル
データを乗算し、その積データを出力する。１１４，１
１５はそれぞれ加算部であり、同様にサンプリング周波
数ｆ1 毎に入力される２つのデジタルデータを加算し、
その和データを出力する。１１６，１１７はそれぞれサ
ンプリング周波数ｆ1 の１周期を遅延させる遅延素子で
あり、この例ではリセット付きＤ型フリップフロップ
（以下Ｄ−Ｆ／Ｆという）を、加算器１１４，１１５の
出力データのビット数だけ設けて構成させる場合を示
す。
サンプリング周波数ｆ1 毎に入力される２つのデジタル
データを乗算し、その積データを出力する。１１４，１
１５はそれぞれ加算部であり、同様にサンプリング周波
数ｆ1 毎に入力される２つのデジタルデータを加算し、
その和データを出力する。１１６，１１７はそれぞれサ
ンプリング周波数ｆ1 の１周期を遅延させる遅延素子で
あり、この例ではリセット付きＤ型フリップフロップ
（以下Ｄ−Ｆ／Ｆという）を、加算器１１４，１１５の
出力データのビット数だけ設けて構成させる場合を示
す。
【０００７】１１８，１１９はそれぞれＤ−Ｆ／Ｆ１１
６，１１７のリセット信号であり、（１）式の計算が終
了毎の周期２／ｆ2 でＤ−Ｆ／Ｆをリセットする。１２
０はセレクタであり、入力される２つのデータのうちの
いずれか一方を、図示されない外部制御信号により選択
して出力する。１２１はラッチ部であり、入力データを
サンプリング周波数ｆ2 毎にラッチして出力する。従っ
てセレクタ１２０の出力データと等しいビット数のデー
タを保持できるラッチ素子を含んでいる。
６，１１７のリセット信号であり、（１）式の計算が終
了毎の周期２／ｆ2 でＤ−Ｆ／Ｆをリセットする。１２
０はセレクタであり、入力される２つのデータのうちの
いずれか一方を、図示されない外部制御信号により選択
して出力する。１２１はラッチ部であり、入力データを
サンプリング周波数ｆ2 毎にラッチして出力する。従っ
てセレクタ１２０の出力データと等しいビット数のデー
タを保持できるラッチ素子を含んでいる。
【０００８】図３の動作を説明する。サンプリング周波
数ｆ1 で量子化されて順次入力される入力データ３０１
と、係数発生部１０４，１０５からそれぞれ発生される
係数ａk （ｋ＝０〜２ｎ−１）とは、乗算部３０２，３
０３において、図４のタイミング説明図のように、周期
１／ｆ1 毎に乗算される。その結果乗算部３０２から
は、積データａ0 ・Ｄ0，ａ1 ・Ｄ1 ，…ａ2n-1・Ｄ
2n-1が、また乗算部３０３からは、積データａn ・
Ｄ0 ，ａn+1 ・Ｄ1 ，…ａn-1 ・Ｄ2n-1がそれぞれ出力
される。以下前者の演算系を演算系Ａ、後者の演算系を
演算系Ｂと称する。
数ｆ1 で量子化されて順次入力される入力データ３０１
と、係数発生部１０４，１０５からそれぞれ発生される
係数ａk （ｋ＝０〜２ｎ−１）とは、乗算部３０２，３
０３において、図４のタイミング説明図のように、周期
１／ｆ1 毎に乗算される。その結果乗算部３０２から
は、積データａ0 ・Ｄ0，ａ1 ・Ｄ1 ，…ａ2n-1・Ｄ
2n-1が、また乗算部３０３からは、積データａn ・
Ｄ0 ，ａn+1 ・Ｄ1 ，…ａn-1 ・Ｄ2n-1がそれぞれ出力
される。以下前者の演算系を演算系Ａ、後者の演算系を
演算系Ｂと称する。
【０００９】演算系Ａでは、乗算部３０２の最初の出力
データａ0 ・Ｄ0 とＤ−Ｆ／Ｆ１１６の最初の出力デー
タ（最初はゼロ）とが加算部１１４で加算され、この加
算結果の出力データａ0 ・Ｄ0 が再び各ビット毎のＤ−
Ｆ／Ｆ１１６に入力される。そして乗算部３０２の次の
出力データａ1 ・Ｄ1 とＤ−Ｆ／Ｆ１１６の出力データ
ａ0 ・Ｄ0 （前回の加算出力）とが加算部１１４で加算
され、この加算結果の出力データａ0 ・Ｄ0 ＋ａ1 ・Ｄ
1 が再びＤ−Ｆ／Ｆ１１６に入力されるという巡回形フ
ィルタの処理が周期２／ｆ2 のリセット信号１１８が入
力されるまで繰返される。従ってＤ−Ｆ／Ｆ１１６の出
力データには（１）式の伝達関数の特性を有する積算デ
ータが得られる。
データａ0 ・Ｄ0 とＤ−Ｆ／Ｆ１１６の最初の出力デー
タ（最初はゼロ）とが加算部１１４で加算され、この加
算結果の出力データａ0 ・Ｄ0 が再び各ビット毎のＤ−
Ｆ／Ｆ１１６に入力される。そして乗算部３０２の次の
出力データａ1 ・Ｄ1 とＤ−Ｆ／Ｆ１１６の出力データ
ａ0 ・Ｄ0 （前回の加算出力）とが加算部１１４で加算
され、この加算結果の出力データａ0 ・Ｄ0 ＋ａ1 ・Ｄ
1 が再びＤ−Ｆ／Ｆ１１６に入力されるという巡回形フ
ィルタの処理が周期２／ｆ2 のリセット信号１１８が入
力されるまで繰返される。従ってＤ−Ｆ／Ｆ１１６の出
力データには（１）式の伝達関数の特性を有する積算デ
ータが得られる。
【００１０】同様に演算系Ｂでも、乗算部３０３の出力
データとＤ−Ｆ／Ｆ１１７の出力データとが加算部１１
５で加算され、この加算結果の出力データが再びＤ−Ｆ
／Ｆ１１７に入力されるという巡回形フィルタの処理が
周期２／ｆ2 のリセット信号１１９が入力されるまで繰
返される。従ってＤ−Ｆ／Ｆ１１７の出力データには、
Ｄ−Ｆ／Ｆ１１６の出力データと時間で１／ｆ2 だけず
れた積算データが得られる。
データとＤ−Ｆ／Ｆ１１７の出力データとが加算部１１
５で加算され、この加算結果の出力データが再びＤ−Ｆ
／Ｆ１１７に入力されるという巡回形フィルタの処理が
周期２／ｆ2 のリセット信号１１９が入力されるまで繰
返される。従ってＤ−Ｆ／Ｆ１１７の出力データには、
Ｄ−Ｆ／Ｆ１１６の出力データと時間で１／ｆ2 だけず
れた積算データが得られる。
【００１１】セレクタ１２０は、演算系Ａ又は演算系Ｂ
のいずれか一方の演算結果、即ちＤ−Ｆ／Ｆ１１６又は
１１７のいずれか一方の出力データを選択して出力し、
ラッチ部１２１はセレクタ１２０の出力をサンプリング
周波数ｆ2 毎にラッチして出力する。このようにして入
力データから、サンプリング周波数ｆ2 でダウンサンプ
リングされたデータが得られる。
のいずれか一方の演算結果、即ちＤ−Ｆ／Ｆ１１６又は
１１７のいずれか一方の出力データを選択して出力し、
ラッチ部１２１はセレクタ１２０の出力をサンプリング
周波数ｆ2 毎にラッチして出力する。このようにして入
力データから、サンプリング周波数ｆ2 でダウンサンプ
リングされたデータが得られる。
【００１２】
【発明が解決しようとする課題】しかしながら上記のよ
うなデシメーション・フィルタでは、例えば入力データ
が±２のｍ乗（ｍは自然数）に限定される場合には、乗
算演算は係数ａk （ｋ＝０〜２ｎ−１）をシフト演算す
ることにより、比較的簡単に乗算回路を実現することは
できる。しかし入力データが一般的な複数ビットの並列
データの場合には、乗算演算には、複数ビットの入力デ
ータと複数ビットの係数データとの並列乗算を行なう並
列乗算器または多段の加算器が必要となり、ＬＳＩ等で
構成する場合に、ハードウェアの量が著しく増大してし
まうという問題点があった。
うなデシメーション・フィルタでは、例えば入力データ
が±２のｍ乗（ｍは自然数）に限定される場合には、乗
算演算は係数ａk （ｋ＝０〜２ｎ−１）をシフト演算す
ることにより、比較的簡単に乗算回路を実現することは
できる。しかし入力データが一般的な複数ビットの並列
データの場合には、乗算演算には、複数ビットの入力デ
ータと複数ビットの係数データとの並列乗算を行なう並
列乗算器または多段の加算器が必要となり、ＬＳＩ等で
構成する場合に、ハードウェアの量が著しく増大してし
まうという問題点があった。
【００１３】本発明はかかる問題点を解決するためにな
されたもので、入力データが複数ビットの並列データの
場合にも、ハードウェア量の大きい乗算器や多段の加算
器を用いずに、デジタル信号のサンプリング周波数変換
を行なうことができるデシメーション・フィルタを得る
ことを目的とする。
されたもので、入力データが複数ビットの並列データの
場合にも、ハードウェア量の大きい乗算器や多段の加算
器を用いずに、デジタル信号のサンプリング周波数変換
を行なうことができるデシメーション・フィルタを得る
ことを目的とする。
【００１４】
【課題を解決するための手段】本発明に係るデシメーシ
ョン・フィルタは、サンプリング周波数ｆ1 で量子化さ
れた複数ビットの並列データを入力し、サンプリング周
波数ｆ2 ＝ｆ1 ／ｎ（但しｎは２以上の自然数）でダウ
ンサンプリングしたデータを出力するデシメーション・
フィルタにおいて、前記入力する並列データを、その複
数ビットの値に応じた時間幅を有する１ビット直列デー
タに変換する変換手段を備えたものである。
ョン・フィルタは、サンプリング周波数ｆ1 で量子化さ
れた複数ビットの並列データを入力し、サンプリング周
波数ｆ2 ＝ｆ1 ／ｎ（但しｎは２以上の自然数）でダウ
ンサンプリングしたデータを出力するデシメーション・
フィルタにおいて、前記入力する並列データを、その複
数ビットの値に応じた時間幅を有する１ビット直列デー
タに変換する変換手段を備えたものである。
【００１５】
【作用】本発明においては、サンプリング周波数ｆ1 で
量子化された複数ビットの並列データを入力し、サンプ
リング周波数ｆ2 ＝ｆ1 ／ｎ（但しｎは２以上の自然
数）でダウンサンプリングしたデータを出力するデシメ
ーション・フィルタにおいて、変換手段は、前記入力す
る並列データを、その複数ビットの値に応じた時間幅を
有する１ビット直列データに変換する。
量子化された複数ビットの並列データを入力し、サンプ
リング周波数ｆ2 ＝ｆ1 ／ｎ（但しｎは２以上の自然
数）でダウンサンプリングしたデータを出力するデシメ
ーション・フィルタにおいて、変換手段は、前記入力す
る並列データを、その複数ビットの値に応じた時間幅を
有する１ビット直列データに変換する。
【００１６】
【実施例】図１は本発明に係るデシメーション・フィル
タの実施例を示す回路図であり、同図において、１０
４，１０５、及び１１４〜１２１は図３と同一のもので
ある。図２は図１のＰＷＭ部の動作を説明する波形図で
ある。図１において、１０１は入力データであり、アナ
ログ信号をＡ／Ｄ変換器を介してサンプリング周波数ｆ
1 で逐次量子化し、１ビットの極性ビット１０２と（ｍ
−１）ビットの絶対値ビット１０３を含む合計ｍビット
の並列デジタルデータである。１０６，１０７は排他的
論理和回路、１０８，１０９は加算部である。１１２，
１１３はＡＮＤゲートであり、いま係数発生部１０４，
１０５が発生する係数データがｋビットの並列データの
場合に、ＡＮＤゲート１１２，１１３はそれぞれｋ個並
列に設けられる。また加算部１１４，１１５及びＤ−Ｆ
／Ｆ１１６，１１７もそれぞれｋ個並列に設けられてい
る。
タの実施例を示す回路図であり、同図において、１０
４，１０５、及び１１４〜１２１は図３と同一のもので
ある。図２は図１のＰＷＭ部の動作を説明する波形図で
ある。図１において、１０１は入力データであり、アナ
ログ信号をＡ／Ｄ変換器を介してサンプリング周波数ｆ
1 で逐次量子化し、１ビットの極性ビット１０２と（ｍ
−１）ビットの絶対値ビット１０３を含む合計ｍビット
の並列デジタルデータである。１０６，１０７は排他的
論理和回路、１０８，１０９は加算部である。１１２，
１１３はＡＮＤゲートであり、いま係数発生部１０４，
１０５が発生する係数データがｋビットの並列データの
場合に、ＡＮＤゲート１１２，１１３はそれぞれｋ個並
列に設けられる。また加算部１１４，１１５及びＤ−Ｆ
／Ｆ１１６，１１７もそれぞれｋ個並列に設けられてい
る。
【００１７】図１の１１０，１１１はパルス幅変調部
（以下ＰＷＭ部という）であり、入力データがｍ＝４ビ
ットの場合の例を図２に示している。図２の例において
は、入力データの絶対値ビット（ｍ−１）＝３は、８レ
ベルの絶対値０〜７を示すものであるから、入力データ
のサンプリング周波数ｆ1 の周期１／ｆ1 を８つの等間
隔の時間１／（８ｆ1 ）に分割し、入力データの絶対値
が０のときはパルス幅も０、絶対値が１のときはパルス
幅は１／（８ｆ1 ），…絶対値が７のときはパルス幅７
／（８ｆ1 ）というように、ＰＷＭ部１１０，１１１
は、入力データの絶対値に応じたパルス幅で、振幅は１
ビットの場合の振幅値（即ち論理“１”レベルの電圧
値）の信号を発生して出力するものである。
（以下ＰＷＭ部という）であり、入力データがｍ＝４ビ
ットの場合の例を図２に示している。図２の例において
は、入力データの絶対値ビット（ｍ−１）＝３は、８レ
ベルの絶対値０〜７を示すものであるから、入力データ
のサンプリング周波数ｆ1 の周期１／ｆ1 を８つの等間
隔の時間１／（８ｆ1 ）に分割し、入力データの絶対値
が０のときはパルス幅も０、絶対値が１のときはパルス
幅は１／（８ｆ1 ），…絶対値が７のときはパルス幅７
／（８ｆ1 ）というように、ＰＷＭ部１１０，１１１
は、入力データの絶対値に応じたパルス幅で、振幅は１
ビットの場合の振幅値（即ち論理“１”レベルの電圧
値）の信号を発生して出力するものである。
【００１８】一般的に周波数ｆ1 でサンプリングされた
入力データが極性１ビットを含むｍビットの並列データ
の場合に、ＰＷＭ部１１０，１１１は、入力データの絶
対値である（ｍ−１）ビットの並列データを、周波数２
m-1 ×ｆ1 でサンプリングされた１ビットの直列データ
に変換して出力するものである。ＰＷＭ部１１０，１１
１は、例えば（ｍ−１）ビットのカウンタとフリップフ
ロップとを設け、周期１／ｆ1 毎に、クロック周波数２
m-1 ×ｆ1 で最初に入力されるクロック信号により、前
記フリップフロップの強制的リセットと、前記カウンタ
に（ｍ−１）ビットの並列データの強制的セットとを行
ない、それ以降に入力されるクロック信号により順次前
記カウンタの加算を行ない、計数値がゼロになったとき
の桁上げ信号で前記フリップフロップをセットするよう
にすれば、前記フリップフロップの出力信号として図２
と等しい波形信号が得られる。
入力データが極性１ビットを含むｍビットの並列データ
の場合に、ＰＷＭ部１１０，１１１は、入力データの絶
対値である（ｍ−１）ビットの並列データを、周波数２
m-1 ×ｆ1 でサンプリングされた１ビットの直列データ
に変換して出力するものである。ＰＷＭ部１１０，１１
１は、例えば（ｍ−１）ビットのカウンタとフリップフ
ロップとを設け、周期１／ｆ1 毎に、クロック周波数２
m-1 ×ｆ1 で最初に入力されるクロック信号により、前
記フリップフロップの強制的リセットと、前記カウンタ
に（ｍ−１）ビットの並列データの強制的セットとを行
ない、それ以降に入力されるクロック信号により順次前
記カウンタの加算を行ない、計数値がゼロになったとき
の桁上げ信号で前記フリップフロップをセットするよう
にすれば、前記フリップフロップの出力信号として図２
と等しい波形信号が得られる。
【００１９】図２を参照し、図１の動作を説明する。サ
ンプリング周波数ｆ1 で量子化されたｍビットの入力デ
ータ１０１のうち、１ビットの極性ビット１０２は排他
的論理和回路１０４，１０５と加算部１０８，１０９に
それぞれ供給され、（ｍ−１）ビットの絶対値ビット１
０３はＰＷＭ部１１０，１１１に供給される。排他的論
理和回路１０４，１０５は、極性ビット１０２が“１”
の場合（即ち入力データ１０１が負の場合）には、係数
発生部１０４，１０５から入力するｋビットの係数デー
タの“１”と“０”とを反転して出力し、“０”の場合
（即ち入力データ１０１が正の場合に）には、入力する
ｋビットの係数データをそのまま出力する。
ンプリング周波数ｆ1 で量子化されたｍビットの入力デ
ータ１０１のうち、１ビットの極性ビット１０２は排他
的論理和回路１０４，１０５と加算部１０８，１０９に
それぞれ供給され、（ｍ−１）ビットの絶対値ビット１
０３はＰＷＭ部１１０，１１１に供給される。排他的論
理和回路１０４，１０５は、極性ビット１０２が“１”
の場合（即ち入力データ１０１が負の場合）には、係数
発生部１０４，１０５から入力するｋビットの係数デー
タの“１”と“０”とを反転して出力し、“０”の場合
（即ち入力データ１０１が正の場合に）には、入力する
ｋビットの係数データをそのまま出力する。
【００２０】加算部１０８，１０９は、排他的論理和回
路１０４，１０５の出力データに対して、極性ビット１
０２の“１”又は“０”を加算して出力する。従って極
性ビットが“１”の場合（即ち入力データが負の場合）
には、係数発生部１０４，１０５の出力データの反転デ
ータに“１”を加算することにより、係数データの２の
補数データが出力される。また極性ビットが“０”の場
合（即ち入力データが正の場合）には、係数データがそ
のまま出力される。この加算部１０８，１０９の出力デ
ータはｋビットを有し、各ビット毎にｋ個のＡＮＤゲー
ト１１２，１１３のそれぞれの一方の入力に供給され
る。
路１０４，１０５の出力データに対して、極性ビット１
０２の“１”又は“０”を加算して出力する。従って極
性ビットが“１”の場合（即ち入力データが負の場合）
には、係数発生部１０４，１０５の出力データの反転デ
ータに“１”を加算することにより、係数データの２の
補数データが出力される。また極性ビットが“０”の場
合（即ち入力データが正の場合）には、係数データがそ
のまま出力される。この加算部１０８，１０９の出力デ
ータはｋビットを有し、各ビット毎にｋ個のＡＮＤゲー
ト１１２，１１３のそれぞれの一方の入力に供給され
る。
【００２１】ＰＷＭ部１１０，１１１に入力された（ｍ
−１）ビットの絶対値ビット１０３は、図２で説明した
ように、その絶対値に応じたパルス幅で、論理“１”レ
ベルの直列データに変換されて、ｋ個のＡＮＤゲート１
１２，１１３のすべての他方の入力に供給される。ｋ個
のＡＮＤゲート１１２，１１３は、各ゲート毎にＰＷＭ
部１１０，１１１からの入力データと、加算部１０８，
１０９からの入力データとの論理積を周波数２m-1 ×ｆ
1 毎に出力し、対応して設けられたｋ個の加算部１１
４，１１５のそれぞれ一方の入力に供給する。図１のＡ
ＮＤゲート１１２，１１３は、図３の乗算部３０２，３
０３と同様に乗算機能を有するものであるが、各ＡＮＤ
ゲートにおいて１ビットのデータ同志の論理積演算をｋ
個並列に行なうことにより簡単なハードウェアでこの乗
算機能を実現している。
−１）ビットの絶対値ビット１０３は、図２で説明した
ように、その絶対値に応じたパルス幅で、論理“１”レ
ベルの直列データに変換されて、ｋ個のＡＮＤゲート１
１２，１１３のすべての他方の入力に供給される。ｋ個
のＡＮＤゲート１１２，１１３は、各ゲート毎にＰＷＭ
部１１０，１１１からの入力データと、加算部１０８，
１０９からの入力データとの論理積を周波数２m-1 ×ｆ
1 毎に出力し、対応して設けられたｋ個の加算部１１
４，１１５のそれぞれ一方の入力に供給する。図１のＡ
ＮＤゲート１１２，１１３は、図３の乗算部３０２，３
０３と同様に乗算機能を有するものであるが、各ＡＮＤ
ゲートにおいて１ビットのデータ同志の論理積演算をｋ
個並列に行なうことにより簡単なハードウェアでこの乗
算機能を実現している。
【００２２】ｋ個並列に設けられた加算部１１４，１１
５及びＤ−Ｆ／Ｆ１１６，１１７は、それぞれクロック
周波数２m-1 ×ｆ1 に同期して、Ｄ−Ｆ／Ｆ１１６，１
１７の出力側から帰還される１クロック前の加算結果デ
ータと、ＡＮＤゲート１１２，１１３からの今回の入力
データとを加算して、その加算結果を再びＤ−Ｆ／Ｆ１
１６，１１７に入力するという巡回形フィルタの処理
を、図３の動作説明と同様に行う。但し図３ではクロッ
ク周波数ｆ1 で行なった巡回形フィルタの処理を、図１
ではクロック周波数２m-1 ×ｆ1 で行なう点が相違して
いる。図３と同様に、周期２／ｆ2 のリセット信号１１
８，１１９がそれぞれＤ−Ｆ／Ｆ１１６，１１７に入力
されるまで、上記巡回形フィルタの処理は繰返される。
そして図３と同様に、ｋ個のＤ−Ｆ／Ｆ１１７の出力デ
ータには、ｋ個のＤ−Ｆ／Ｆ１１６の出力データと時間
で１／ｆ2 だけずれた積算データが得られる。
５及びＤ−Ｆ／Ｆ１１６，１１７は、それぞれクロック
周波数２m-1 ×ｆ1 に同期して、Ｄ−Ｆ／Ｆ１１６，１
１７の出力側から帰還される１クロック前の加算結果デ
ータと、ＡＮＤゲート１１２，１１３からの今回の入力
データとを加算して、その加算結果を再びＤ−Ｆ／Ｆ１
１６，１１７に入力するという巡回形フィルタの処理
を、図３の動作説明と同様に行う。但し図３ではクロッ
ク周波数ｆ1 で行なった巡回形フィルタの処理を、図１
ではクロック周波数２m-1 ×ｆ1 で行なう点が相違して
いる。図３と同様に、周期２／ｆ2 のリセット信号１１
８，１１９がそれぞれＤ−Ｆ／Ｆ１１６，１１７に入力
されるまで、上記巡回形フィルタの処理は繰返される。
そして図３と同様に、ｋ個のＤ−Ｆ／Ｆ１１７の出力デ
ータには、ｋ個のＤ−Ｆ／Ｆ１１６の出力データと時間
で１／ｆ2 だけずれた積算データが得られる。
【００２３】セレクタ１２０は、入力されるｋ個のＤ−
Ｆ／Ｆ１１６の出力データまたはｋ個のＤ−Ｆ／Ｆ１１
７の出力データのいずれか一方の出力データを選択して
出力し、ラッチ部１２１はセレクタ１２０の出力をサン
プリング周波数ｆ2 毎にラッチして出力する。このよう
にして入力データから、サンプリング周波数ｆ2 でダウ
ンサンプリングされた複数ビットのデジタルデータが得
られる。
Ｆ／Ｆ１１６の出力データまたはｋ個のＤ−Ｆ／Ｆ１１
７の出力データのいずれか一方の出力データを選択して
出力し、ラッチ部１２１はセレクタ１２０の出力をサン
プリング周波数ｆ2 毎にラッチして出力する。このよう
にして入力データから、サンプリング周波数ｆ2 でダウ
ンサンプリングされた複数ビットのデジタルデータが得
られる。
【００２４】
【発明の効果】以上のように本発明によれば、サンプリ
ング周波数ｆ1 で量子化された複数ビットの並列データ
を入力し、サンプリング周波数ｆ2 ＝ｆ1 ／ｎ（但しｎ
は２以上の自然数）でダウンサンプリングしたデータを
出力するデシメーション・フィルタにおいて、変換手段
により前記入力する並列データを、その複数ビットの値
に応じた時間幅を有する１ビット直列データに変換する
ようにしたので、ＡＮＤゲートにより乗算機能を実現で
き、ハードウェア量の大きい乗算器や多段の加算器を用
いずに、デジタル信号のサンプリング周波数変換を行な
うことができる。
ング周波数ｆ1 で量子化された複数ビットの並列データ
を入力し、サンプリング周波数ｆ2 ＝ｆ1 ／ｎ（但しｎ
は２以上の自然数）でダウンサンプリングしたデータを
出力するデシメーション・フィルタにおいて、変換手段
により前記入力する並列データを、その複数ビットの値
に応じた時間幅を有する１ビット直列データに変換する
ようにしたので、ＡＮＤゲートにより乗算機能を実現で
き、ハードウェア量の大きい乗算器や多段の加算器を用
いずに、デジタル信号のサンプリング周波数変換を行な
うことができる。
【図１】本発明に係るデシメーション・フィルタの実施
例を示す回路図である。
例を示す回路図である。
【図２】図１のＰＷＭ部の動作を説明する波形図であ
る。
る。
【図３】従来のデシメーション・フィルタの例を示す回
路図である。
路図である。
【図４】入力データとこれに乗算する係数とのタイミン
グ説明図である。
グ説明図である。
１０１ 入力データ １０２ 極性ビット １０３ 絶対値ビット １０４，１０５ 係数発生部 １０６，１０７ 排他的論理和回路 １０８，１０９，１１４，１１５ 加算部 １１０，１１１ ＰＷＭ部 １１２，１１３ ＡＮＤゲート １１６，１１７ Ｄ−Ｆ／Ｆ １１８，１１９ リセット信号 １２０ セレクタ １２１ ラッチ部
Claims (1)
- 【請求項１】 サンプリング周波数ｆ1 で量子化された
複数ビットの並列データを入力し、サンプリング周波数
ｆ2 ＝ｆ1 ／ｎ（但しｎは２以上の自然数）でダウンサ
ンプリングしたデータを出力するデシメーション・フィ
ルタにおいて、 前記入力する並列データを、その複数ビットの値に応じ
た時間幅を有する１ビット直列データに変換する変換手
段を備えたことを特徴とするデシメーション・フィル
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20382793A JPH0758594A (ja) | 1993-08-18 | 1993-08-18 | デシメーション・フィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20382793A JPH0758594A (ja) | 1993-08-18 | 1993-08-18 | デシメーション・フィルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0758594A true JPH0758594A (ja) | 1995-03-03 |
Family
ID=16480372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20382793A Pending JPH0758594A (ja) | 1993-08-18 | 1993-08-18 | デシメーション・フィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758594A (ja) |
-
1993
- 1993-08-18 JP JP20382793A patent/JPH0758594A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4819252A (en) | Sampled data subsampling apparatus | |
| KR930001296B1 (ko) | 보간용 시간이산 필터장치 | |
| Kozak et al. | Oversampled delta-sigma modulators: Analysis, applications and novel topologies | |
| US5345233A (en) | Digital Σ-Δ modulator | |
| US5196850A (en) | Fourth order digital delta-sigma modulator | |
| US6396313B1 (en) | Noise-shaped digital frequency synthesis | |
| JPH0340972B2 (ja) | ||
| JPH01305725A (ja) | ディジタル・アナログ変換装置 | |
| US3997770A (en) | Recursive digital filter | |
| JP2998551B2 (ja) | 回路領域の少ないディジタル積分器およびそれを用いたアナログ・ディジタル変換器 | |
| Kozak et al. | A pipelined noise shaping coder for fractional-N frequency synthesis | |
| KR950012379B1 (ko) | 직렬 비트 디지털 신호 처리 장치 | |
| JP3276852B2 (ja) | 符号変換回路 | |
| US6127863A (en) | Efficient fractional divider | |
| US11870465B2 (en) | Digital filter for a delta-sigma analog-to-digital converter | |
| US4841466A (en) | Bit-serial integrator circuitry | |
| JPS6222289B2 (ja) | ||
| Kozak et al. | A pipelined all-digital delta-sigma modulator for fractional-N frequency synthesis | |
| JPH0758594A (ja) | デシメーション・フィルタ | |
| JP3053008B2 (ja) | 信号生成方法および装置、電圧生成方法および装置 | |
| JP3090043B2 (ja) | ディジタル補間フィルタ回路 | |
| JPH0613906A (ja) | Σ−δ変調器 | |
| JPH0687531B2 (ja) | ビット−シリアル信号スケーリング装置及びディジタル信号振幅制御装置 | |
| JPH0722952A (ja) | ディジタルδς変調器 | |
| JP4315783B2 (ja) | シングルビットδς変調演算回路 |