JPS6222289B2 - - Google Patents

Description

変調信号の標本を発生するｍビツト累算器１５ とから成ることを特徴とする変換器。 ２ 特許請求の範囲第１項に記載の変換器におい
て、前記論理素子は（ｎ−１）ビツトの真／補数
01論理素子１２であつて、前記カウンタ１０の
（ｎ−１）出力ビツトに接続されて動作し、前記
論理素子の出力は前記カウンタの出力ビツトの最
上位ビツトの値により制御されることを特徴とす
る変換器。 ３ 特許請求の範囲第２項に記載の変換器におい
て、前記累算器はｍビツト加算器２０とｍビツト
ラツチ回路２１とを含み、該加算器は前記標本出
力を受けるための第１入力部Ａと前記ラツチ回路
の内容を受けるための第２入力部Ｂとを有し、前
記ラツチ回路は前記累算器の出力に接続されてそ
の出力を保持して次の動作サイクルに備えること
を特徴とする変換器。 ４ 特許請求の範囲第１項から第３項のいずれか
に記載の変換器において、前記累算器から累算さ
れた標本を受ける出力ラツチ回路１６を含むこと
を特徴とする変換器。 ５ 特許請求の範囲第３項または第４項に記載の
変換器において、前記ｍビツト加算器の前記第２
入力部Ｂと、前記ｍビツトラツチ回路２１の出力
との間に接続され、その間のデータの流れを阻止
する様に制御する論理装置３０を含むことを特徴
とする変換器。 ６ 特許請求の範囲第１項に記載の変換器におい
て、前記論理素子は前記カウンタ８０のｐビツト
に関して動作するように構成されたｐビツト真／
補数01論理素子８２から成り、前記ｐは前記ｎよ
りも小さい値であつて、該論理素子８２は２つの
制御入力部を有し、該入力部の１つは前記デルタ
シグマ変調された信号を受け、該入力部の他方は
前記デルタシグマ変調された信号を供給される２
^pビツトシフトレジスタに接続されることを特徴
とする変換器。 ７ 特許請求の範囲第１項から第６項のいずれか
に記載の変換器において、前記変換器の各要素の
タイミング信号が前記カウンタ１０の出力から導
出されることを特徴とする変換器。

【発明の詳細な説明】

本発明は、デルタシグマ変調された信号（この
信号はパルス密度変調された信号としてもまた知
られている）をパルス符号変調された信号
（PCM信号）に変換する変換器に関する。 デルタシグマ変調された信号は単一ビツトの大
きさの符号であり、２進数字の１または０を示す
一定周波数のパルス信号の流れからなつている。
信号の流れの出力値は、信号の流れ中の“１”と
“０”の比の平均、すなわち信号の流れの平均値
である。 デルタシグマ変調器はアナログ−PCMエンコ
ーダの初段として使用されることができる。デル
タシグマ変調器はデイジタル化されるべきアナロ
グ信号を受けて、１つの標本について１つのビツ
トを発生し、アナログ信号を示すデルタシグマ変
調された信号を発生する。デルタシグマ変調され
た符号は比較的高い標本化速度を有し、パルス符
号変調された信号に変換され、かなり低い標本化
速度を有し且つ１つの標本当り数個のビツトを含
む信号となる。 本発明は、デルタシグマ変調された信号を
PCM信号に変換する変換器に関するものであ
る。 本発明によれば、ｎビツトカウンタと、パルス
密度変調入力に応じて上記カウンタのビツトに関
して動作し標本出力を発生する真／補数01論理素
子（true／complement、zero one element）
と、上記標本を累算してパルス符号変調された標
本を発生するｍビツト累算器とを含む、デルタシ
グマ変調された信号をパルス符号変調された信号
に変換する変換器が提供される。 01論理素子は、上記ｎビツトカウンタの（ｎ−
１）ビツトに関して動作するように構成され且つ
上記カウンタの最上位ビツトにより制御される
（ｎ−１）ビツト真／補数01論理素子とすること
ができる。累算器は、ｍビツト加算器と、ｍビツ
トラツチ回路を含むことができる。 上記変換器は、上記累算器から出力される累算
された標本を受ける出力ラツチ回路を含むことが
できる。また、上記変換器は、上記ｍビツト加算
器と上記ｍビツトラツチ回路との間に介挿される
論理装置を含むことができる。 別の態様によれば、上記論理素子は、２つの制
御入力端を有し、一方の制御入力端においてパル
ス密度変調された信号の流れを受け、他方の制御
入力端がパルス密度変調された信号の流れを受け
るように構成された２^pビツトシフトレジスタに
接続され、上記カウンタのｐビツトに関して動作
するように構成されたｐビツト真／補数01論理素
子とすることができる。 上記変換器に対するタイミング信号は上記カウ
ンタの出力から導出される。 以下、添付図面を参照して本発明の実施例を説
明する。 ここで述べるデルタシグマ変調−PCM変換器
は、1976年７月22日発行のエレクロニクス・レタ
ーズ（Electronics letters）第12巻第15号第379
頁と第380頁に記載されている種類のデルタシグ
マ変調器の出力を変換するように設計されたもの
である。このようなデルタシグマ変調器と組み合
わされる変換器は、例えば、英国特許出願第
38689／76号に記載されているデイジタル・スイ
ツチング装置中のコーデツク（codec）に使用で
きる等、特に電話関係の応用に適するものであ
る。 第１図は変換器の第１実施例を示す。この変換
器は、ライン１１のクロツク信号を受けるｎビツ
トカウンタ１０と、このカウンタの（ｎ−１）ビ
ツトに関して動作する７ビツト真／補数01論理素
子１２の形態をとる論理装置と、ｍビツト累算器
１５と、出力ラツチ回路１６とを含み、上記論理
装置はライン１４においてデルタシグマ変調器の
出力を受けるようになつている。カウンタ１０に
使用されるクロツク信号はデルタシグマ変調器に
使用されるものと同じである。これにより、変換
器はライン１１におけるデルタシグマ変調器から
の入力デイジツトの流れに対して確実に同期動作
を行うことができる。タイミングパルス発生器１
８はカウンタ１０と出力ラツチ回路１６と累算器
１５との間に設けられている。 ｍビツト累算器１５はｍビツト２進加算器２０
とｍビツトラツチ回路２１とからなつている。ラ
ツチ回路２１の出力端は加算器２０のＢ入力端に
接続されている。加算器２０の「総和」出力端２
２はラツチ回路２１の入力端に接続されている。 次に、かかる構成の変換器の動作を説明する。
デルタシグマ変調器の出力端から発生されるデル
タシグマ変調された標本（典型例では、2048Kサ
ンプル／秒）はカウンタ１０の出力と同期してラ
イン１４を介して論理素子１２に供給される。こ
のとき、カウンタ１０に与えられるクロツク信号
の周波数は変調器に与えられるものと等しい。カ
ウンタ１０と真／補数01論理素子１２は到来した
デルタシグマ標本のそれぞれにある値（これらの
値を連続的にグラフに示せば三角形状をなす）を
乗じて重みをつけるように有効に動作する。これ
は、論理素子１２がカウンタ１０の最上位ｎビツ
トにより制御されるように構成することにより達
成される。カウンタ１０は０からその最大値まで
連続的に計数動作を行うように構成され、カウン
タの最上位ビツトｎが０から１に変化すると、論
理素子１２の出力はその真位の状態から補数状態
に変化する。これによる効果は、カウンタ１０が
実際には常に増加方向に計数動作を行つているに
もかかわらず、計数サイクルのはじめの半分の
間、カウンタ１０は増加方向に計数しているよう
に見え、計数サイクルの後の半分の間、カウンタ
１０は減少方向に計数しているように見え、全体
として計数値が三角形状に変化する。 論理素子１２から出力される重みのつけられた
標本は累算器１５においてデルタシグマ変調器の
クロツク速度で累算される。累算器１５の内容は
パルス発生器１８から出力されるクロツク信号の
制御の下に各計数周期の終りに周期的にラツチ回
路１６に入力し、累算器は次のサイクルのために
クリアされる。ラツチ回路中の一連の数はオフセ
ツト２進数の形をとつた所要の線形PCM符号語
を構成する。これらは、さらに処理される前に例
えば線形−Ａ規則変換器（Linear to Ａ−law
converter）に印加される。Ａ規則圧伸PCM（Ａ
−Law companded Ｐ Ｃ Ｍ）は一般に電話
に関する応用分野に使用される。 次に、第２図を参照して第１図の変換器の動作
を詳細に説明する。ｉ番目の加算時のラツチ回路
２１の内容をＳ_iとし、加算器２０の“Ａ”入力
端にあらわれる数をＸ_iとすると、 ε_i＝Ｓ_i＋Ｘ_i となる。ε_iはｍビツト加算器２０の総和出力Σ
の値である。 ラツチ回路２１にクロツク信号が与えられる
と、ε_iがラツチ回路に入力し、Ｓ_i+1となる。ラ
ツチ回路にクロツク信号が与えられると、その前
にラツチ回路がクリアされた時点から加算器２０
の“Ａ”入力端にあらわれるすべての数が累算さ
れる。 第２ａ図を参照するに、ｎビツトカウンタ１０
はデルタシグマ変調器の標本化速度と同じ速度で
クロツク信号を受け、はじめの最低位ビツトから
（ｎ−１）ビツトが０から（２^n-1−１）までの数
を発生する。カウンタ１０のｎ番目のビツトは第
２ｂ図に示すように発生されたのこぎり波状の数
を奇数相と偶数相に分割する。ビツトｎはデルタ
シグマ変調器の出力とともに使用され、これによ
り論理素子１２は一連の計数値に関して動作し、
累算器中において次のアルゴリズムを使用して加
算される数を発生する（ここで、ΔΣはデルタシ
グマ変調器の出力を示す）。 ΔΣ＝０のときには、カウンタがどんな状態で
あつてもＸ_i＝０である。 ΔΣ＝１で且つビツトｎ＝０（奇数相）のとき
には、Ｘ_iは計数値Ｃに等しい。 ΔΣ＝１で且つビツトｎ＝１（偶数相）のとき
には、Ｘ_i＝_i（_iはＣ_iの１の補数）となる。
_iに相当する数は〔２^n-1−１〕−Ｃ_iである。 これにより第２ｃ図に示されるような三角形状
に分布する一連の数が得られる。ΔΣ＝１のとき
には、これらの数はいずれのクロツクサイクルに
おいても累算器中に加算される。ΔΣ＝０のとき
には、何も加算されない。デルタシグマ変調器の
出力を反転させるとPCM標本出力が反転する。 各偶数周期の終りにおいて、累算器はクロツク
信号を受けたタイミングでその内容をラツチ回路
１６に与えてクリアされ次の累算サイクルを開始
する。出力ラツチ回路１６中の一連の数はオフセ
ツト２進数の形をとつた線形PCM符号語であ
る。 デルタシグマ変調器の標本化率がf₁、カウンタ
１０がｎビツト長とすれば、線形PCM符号語はf₂
＝f₁／２ⁿの速度で発生する。累算周期全体にわ
たつてΔΣ＝１とすると、最大出力が得られる。
２ⁿ回の加算が行われると、Ｘ_iの平均値は（２^n-1
−１）／２となる。従つて、累算された最大値は ２^ｎ−１−１／２２ⁿ＝２^2(n-1)−２^n-1 となる。 従つて、累算器１５はｍ＝２（ｎ−１）ビツト
の長さがなければならない。 例えば、f₁＝2048Kサンプル／秒で、f₂が8Kサ
ンプル／秒となる必要があるとすれば、ｎ＝８で
あり、且つ所要の累算器長は２（８−１）＝14ビ
ツトである。 累算器１５をクリアし且つ出力ラツチ回路１６
の動作タイミングをとるタイミングパルスはｎビ
ツトカウンタの状態から導出される。変換器がそ
の中で動作するエンコーダ装置が必要とするタイ
ミングでPCM標本を配列するために、カウンタ
１０には適当な時点において標本が発生されたな
らばローデングの時点でとらなければならない値
が周期的にロードされる。従つて、最初のロード
パルスにより時間列に従つて標本が発生される
が、次に続くパルスが発生しても、カウンタには
該カウンタがすでに保持している値がロードされ
るにすぎない。しかし、これらは雑音の影響によ
り回路が誤動作するのを軽減するのに必要であ
る。 第３図を参照するに、この図には、第１図の変
換器の変形例が示されており、この変形例では、
累算器１５の内容は全クロツク周期の間および次
の累算周期の最初の加算期間の間出力ラツチ回路
１６に入力される一方、累算器１５はクリアされ
ることができるようになつている。これは、累算
器ラツチ回路２１の出力端と加算器２０のＢ入力
端との間に制御ライン３１をそなえた論理装置３
０を設けることにより達成される。制御ライン３
１が“累算”状態にあるときには、ラツチ回路２
１から出力される数は変化されることなく、加算
器２０の“Ｂ”入力端に与えられる。各全累算周
期の終わりにおいて、ライン３１の状態は１クロ
ツク周期に変化する。論理装置３０は加算器２０
の“Ｂ”入力端すべてに零を与える。この結果、
このクロツク周期の終りにおいてラツチ回路２１
にクロツク信号のタイミングで入力される数はＡ
入力端にあらわれる数に０を加算したものとな
り、この数は、累算器が瞬間的にクリアされて最
初の数が加えられたときの数と全く同じである。 さらに、別のラツチ回路を論理素子１２と累算
器１５との間に設けることができる。このラツチ
回路は変調器に与えられるクロツク信号と同じ周
波数のクロツク信号を受けて、カウンタ論理回路
により発生された数をクロツクパルスの能動端に
応じて出力する。これにより、全クロツク周期が
加算処理に使用される。これは、動作速度が使用
技術の限界に近いときに必要である。出力ラツチ
回路１６に与えられ且つ累算器１５をクリアする
パルスはさらに別のクロツク周期により遅延され
なければならない（もしこれが含まれている場合
には）。 第４図は第３図のように変形された第１図の変
換器を現在入手し得る回路要素を使用して構成し
た例を示す。カウンタ１０は２つの74193型集積
回路４０と４１を含み、論理素子１２は２つの４
ビツト真／補数01論理素子４３，４４（74H87
型）を含んでいる。ｍビツト加算器２０は４つの
４ビツト２進数全加算器（SN74283型）を含み、
ラツチ回路２１は４つのＤ型フリツプフロツプ５
０乃至５３（74175型）を含む。出力ラツチ回路
１６は３つのＤ型フリツプフロツプ（74175型）
５５乃至５７を含み、論理装置３０は４つの４ビ
ツト真／補数01論理素子５８乃至６１（74H87
型）を含む。タイミングパルス発生器１８は、図
示のようにａ乃至ｈにおいてカウンタ１０の出力
ビツトを受ける２つのＤ型フリツプフロツプ６
３，６４（7474型）を含む。ライン６６における
パルスは出力ラツチ回路１６のクロツク信号を形
成し、ライン６７におけるパルスは論理装置３０
のためのクロツク信号を形成する。 第５図は累算された数を発生する別の回路を示
す。この回路は、デルタシグマ変調器からのクロ
ツクパルスに応じて計数を行うように構成された
ｎビツトアツプカウンタ８０と、Ｐビツト真／補
数01論理素子８２と、パルス密度信号の流れを受
ける２^pビツトシフトレジスタ８４とを含んでい
る。かかる構成において、論理素子８２はシフト
レジスタ８４とデルタシグマ変調された信号の流
れとに応じてカウンタ８０のＰビツトに関して動
作する。要素８２は第１図の要素１２と同様に累
算器に接続されている。 このように構成された第５図の回路の動作を第
６ａ図乃至第６ｃ図を参照して説明する。変調器
から先に出力された２^p+1個のパルスに三角形状
に分布する係数（第６ｂ図）により重みをつける
ことにより中間出力標本が形成される。中間出力
標本Ｉの間の２^p個のクロツク周期は数値を求め
るのに使用される。２つの入力標本の積の和およ
びこれらに対応する係数は同時に求められる。デ
ルタシグマ変調器から今出力された標本をΔε
_i、２^pクロツク周期分前に出力された標本（これ
はシフトレジスタの出力に相当する）をΔε_i−
２^pとし、Δε_iにはＷ_iが乗ぜられ、Δε_i−２^pに
はＷ_i−２^pが乗ぜられるものとすると、 Ｘ_i＝Δε_iＷ_i＋Δε_i−２^p・Ｗ_i−２^p となる。カウンタ８０の出力は第６ｃ図に示され
ている。ｉ番目の周期の計数値がＣ_iであるとす
ると Ｎ_i−２^p＝Ｃ_i Ｗ_i＝（２^p−１）−Ｃ_i＝_i Ｘ_i＝Δε_{i i}＋Δε_i-2pC_i となる。表２は累算器中に累算されるべき標本で
あるＸ_iのとり得る値を示す。

【表】

【表】 ｐビツト真／補数01論理素子は表３に示される
ようにカウンタ８０の出力に関して動作する。 Ｘ_iの値は上述のように累算されてそれぞれ２^p
クロツク周期後中間標本となる。累算器が、カウ
ンタの内容がすべて零となる各２ⁿクロツク周期
において読み出されリセツトされるとすれば、
PCM標本は前の２^n-p中間出力標本の緩和とな
る。 デルタシグマ変調器のクロツク周波数をf₁とす
ると、出力される標本の標本速度はf₂＝f₁／２ⁿと
なる。Ｘ_i＝２^p−１が全２ⁿクロツク周期を越え
たとき、最大出力が発生する。このことは、最大
の累算された数が ２ⁿ（２^p−１）＝２ⁿ＋２^p−２ⁿ となり、必要な累算器の長さはｍ＝ｎ＋ｐビツト
である。 第７図は論理素子８２を７ビツト真／補数01論
理素子とし、カウンタ８０を８ビツトカウンタと
し、レジスタ８４を128ビツトシフトレジスタと
したときの構成例を示す。この場合、128標本分
離間した２つの中間標本があらわれる。図ではこ
れを８６と８７により示してある。

【図面の簡単な説明】

第１図は本発明によるデルタシグマ変調−
PCM変換器の一実施例を示すブロツク図、第２
ａ図乃至第２ｃ図は第１図の変換器の動作を示す
説明図、第３図は第１図の変換器の変形例を示す
ブロツク図、第４図は第３図の変換器を現在入手
し得る構成要素により実際に構成した場合の構成
例を示す詳細ブロツク図、第５図は本発明による
変換器の別の実施例を示すブロツク図、第６ａ図
乃至第６ｃ図および第７図は第５図の変換器の動
作を示す説明図である。 １０…ｎビツトカウンタ、１１…ライン、１２
…真／補数01論理素子、１５…ｍビツト累算器、
１６…出力ラツチ回路、１８…タイミングパルス
発生器、２０…加算器、２１…ラツチ回路、３０
…論理装置、８０…アツプカウンタ、８２…真補
数01論理素子、８４…シフトレジスタ。

Claims (1)

1. 【特許請求の範囲】 １ デルタシグマ変調された信号をパルス符号変
   調された信号に変換する変換器であつて、 クロツクパルスを計数し、所定期間計数した該
   クロツクパルスの数を代表する出力ビツトを有す
   るｎビツトカウンタ１０，８０と、 前記カウンタの前記出力ビツトに接続され、前
   記出力ビツトの信号を入力とし、前記デルタシグ
   マ変調された信号に従つて動作して前記カウンタ
   の前記出力ビツトにあらわれる瞬時計数値に応じ
   て重みづけされた標本出力を発生する真／補数01
   論理素子１２，８２と、 前記標本をある所定期間にわたつて累算して、
   前記デルタシグマ変調信号に対応するパルス符号