JP3222611B2 - 演算器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、特にアナログ入力デ−
タをＡ／Ｄ変換してデジタル信号処理を行った上でアナ
ログ出力する演算器の改良に関する。

【０００２】

【従来の技術】近年のデジタル信号処理において、Ａ／
Ｄ変換やＤ／Ａ変換をノイズシェ−ピング特性を利用し
たΣΔ変調方式で行うという方法が広く用いられてい
る。従来のデジタル信号処理における入力デ−タのレベ
ル変化は、変調器（例えばΣΔ変調器）によりノイズシ
ェ−ピングして少ないビット長とした入力デ−タについ
て、以下のいずれかの処理をするという方法により行わ
れている。

【０００３】ａ） デシメ−ションフィルタ等により、
帯域制限した多ビット長のデ−タとした後、多ビット長
の係数値と掛け合わせ、オ−バ−サンプリング用フィル
タを通した上で、変調器によるノイズシェ−ピング処理
を行い、少ないビット長のデ−タにして出力する。 ｂ） 出力パルス高を変化させて出力する。 ｃ） 出力パルス幅を変化させて出力する。

【０００４】図５は、従来のデジタル信号処理によるア
ッテネ−タの一例を示すものである。まず、アナログデ
−タは、ΣΔ変調Ａ／Ｄコンバ−タ１−１により、ΣΔ
・Ａ／Ｄ変換される。当該ΣΔ変調Ａ／Ｄコンバ−タ１
−１によりノイズシェ−ピングされ、少ないビット長と
された入力デ−タは、さらにデシメ−ション用デジタル
フィルタ１−２に入力され、マルチビット（ｍビット）
のデ−タに変換される。この後、乗算器１−３におい
て、デシメ−ション用デジタルフィルタ１−２の出力デ
−タ（ｍビット）と、係数（ｎビット）との多ビット同
士の乗算が行われる。また、乗算器１−３の出力デ−タ
（ｍ＋ｎ−１ビット）は、オ−バ−サンプリング用デジ
タルフィルタ１−４によりｋビットのデ−タに変換され
る。さらに、オ−バ−サンプリング用デジタルフィルタ
１−４の出力デ−タは、ΣΔ変調Ｄ／Ａコンバ−タ１−
５により、ΣΔ・Ｄ／Ａ変換される。

【０００５】上記構成によれば、十分な精度を得るため
に、多ビット×多ビットの乗算を行う乗算器１−３を具
備している。即ち、一般に乗算を含んだデジタル信号処
理のハ−ドを構成する場合には、十分な精度を得るため
に、多ビット同士の乗算を行う乗算器１−３が必要とな
る。

【０００６】しかし、乗算器１−３の処理速度には限界
があるため、当該乗算器で処理するビット数が増える
と、信号処理全体の処理速度を制限してしまう欠点があ
る。また、乗算器１−３を構成するハ−ドが増大すると
いう欠点がある。さらに、上記回路構成の場合、デ−タ
のアッテネ−ト処理は、多ビットの乗算器１−３で行わ
れるため、当該乗算器の負担を大きくする欠点がある。

【０００７】図６は、従来のデジタル信号処理によるア
ッテネ−タの他の一例を示すものである。この例は、図
５の回路において、ΣΔ変調Ｄ／Ａコンバ−タ１−５の
出力デ−タ（１ビット）のパルス高を変化させ、入力デ
−タのレベルを変化させるものである。即ち、デ−タの
アッテネ−ト処理を多ビットの乗算器１−３で行わず、
当該乗算器の負担を軽減させたものである。なお、図６
において、１−６は、可変電位源、１−７は、高低レベ
ル切替用スイッチである。

【０００８】しかし、この構成では、パルス高を制御す
る回路のアナログ特性が、アッテネ−トの精度に影響す
る欠点がある。また、入力デ−タのレベルを変化させた
後のデ−タは、アナログデ−タとして取り扱わなければ
ならないため、アッテネ−ト処理後に続けてデジタル信
号処理をすることができない欠点がある。

【０００９】図７は、従来のデジタル信号処理によるア
ッテネ−タの他の一例を示すものである。この例は、図
５の回路において、ΣΔ変調Ｄ／Ａコンバ−タ１−５の
出力デ−タ（１ビット）のパルス幅を変化させ、入力デ
−タのレベルを変化させるものである。即ち、デ−タの
アッテネ−ト処理を多ビットの乗算器１−３で行わず、
当該乗算器の負担を軽減させたものである。なお、図７
において、１−８は、パルス幅制御装置、１−９は、パ
ルス幅変化用スイッチである。

【００１０】しかし、この構成では、出力デ−タのパル
ス幅を制御するために、パルス幅制御装置１−８は、出
力デ−タのパルスの周波数のよりも高い周波数の信号を
出力しなければならない。このため、パルス幅制御装置
１−８のハ−ドに負担をかけるという欠点がある。

【００１１】

【発明が解決しようとする課題】このように、従来のア
ッテネ−ト処理においては、乗算器の負担を増大させ
る、続けてデジタル信号処理を行えない、制御装置に負
担をかける等というような欠点がある。

【００１２】本発明は、上記欠点を解決すべくなされた
もので、その目的は、乗算器の負担を軽減し、システム
全体を簡素化し得るような演算器を提供することであ
る。

【００１３】

【課題を解決するための手段】上記目的を達成するた
め、本発明の演算器は、ｉビット長の入力デ−タにｎビ
ット長の係数を掛け合わせ、当該入力デ−タのレベルを
変化させてｊビット長のデ−タを出力する乗算器と、前
記乗算器のｊビット長の出力デ−タを変調し、ｋビット
長のデ−タを出力する変調器とを備えている。

【００１４】本発明の演算器は、多ビット長のデジタル
信号又はアナログ信号を変調し、ｉビット長の入力デ−
タに変換する第１の変調器と、前記ｉビット長の入力デ
−タにｎビット長の係数を掛け合わせ、当該入力デ−タ
のレベルを変化させてｊビット長のデ−タを出力する乗
算器と、前記乗算器のｊビット長の出力デ−タを変調
し、ｋビット長のデ−タを出力する第２の変調器とを備
えている。

【００１５】また、前記ｎビット長の係数を生成するカ
ウンタをさらに備えている。前記カウンタは、そのカウ
ント値を時間と共に変化させることにより、前記入力デ
−タのレベルを段階的に変化させ得る。

【００１６】本発明のデジタル信号処理装置は、ｉビッ
ト長の入力デ−タを所定量だけ任意に遅延させ、それぞ
れ異なる遅延量を有する複数の当該ｉビット長の入力デ
−タを出力し得る遅延メモリと、所定のｉビット長の入
力デ−タに所定のビット長の係数を掛け合わせ、当該入
力デ−タのレベルを変化させてｊビット長のデ−タと
し、かつ当該ｊビット長の出力デ−タを変調し、ｋビッ
ト長のデ−タを出力する複数個の演算器と、各々の演算
器の出力デ−タを加算する加算器とを備えている。

【００１７】

【作用】上記構成によれば、演算処理のための乗算は、
多ビット長のデジタル信号又はアナログ信号を、量子化
器等においてノイズシェ−ピングし、少ないビット数
（ｉビット長）のデ−タに変換した後に、当該少ないビ
ット数のデ−タに対して直接行うことが可能である。従
って、乗算器の負担を軽減し、システム全体を簡素化す
ることができる。

【００１８】

【実施例】以下、図面を参照しながら、本発明の一実施
例について詳細に説明する。図１は、本発明の一実施例
に係わる演算器として、アッテネ−タの基本構成を示し
ている。なお、図１において、２−１は、乗算器（ｉビ
ット×ｎビット）であり、２−２は、ΣΔ変調器であ
る。

【００１９】本実施例では、アッテネ−ト処理のための
乗算は、多ビット長のデジタル信号又はアナログ信号
を、量子化器等においてノイズシェ−ピングし、少ない
ビット数（ｉビット長）のデ−タに変換した後に、当該
少ないビット数のデ−タに対して直接行っている。

【００２０】即ち、少ないビット数、例えばｉ（＝１）
ビット長に変換された入力デ−タは、乗算器２−１に入
力される。乗算器２−１では、当該ｉビット長の入力デ
−タとｎビットのアッテネ−ト係数とが乗算され、ｊ
（＝ｉ＋ｎ−１）ビット長のデ−タが出力される。乗算
器２−１の出力デ−タ（ｊビット長）は、ΣΔ変調器２
−２によりノイズシェ−ピングされ、ｋビット長、例え
ば１ビット長のデ−タに変換された後に、出力デ−タと
して出力される。

【００２１】上記構成によれば、一般に、アッテネ−タ
の分解能は、少ないビット長、即ち８ビット長程度の分
解能で十分である。従って、乗算器２−１やΣΔ変調器
２−２は、当該少ないビット長に対応できる程度のもの
で足りるため、図５に示すようなデジタル信号処理装置
における乗算器１−３のように大規模な構成にする必要
がなく、小規模で済むことになる。

【００２２】図２は、図１のアッテネ−タの回路構成の
一例（１ビットアッテネ−タ）を示すものである。な
お、図２において、２−３は、加算器、２−４は、１サ
ンプル遅延器、２−５は、量子化器、２−６は、乗算器
である。

【００２３】この回路においては、乗算器２−１の出力
デ−タは、１の補数表現になるが、ΣΔ変調器２−２に
おける演算が２の補数表現で行われるため、ΣΔ変調器
２−２の初段の加算器２−３に符号ビットを桁上りとし
て加えてある。図３は、図１のアッテネ−タの応用例を
示すものである。なお、図３において、２−７は、ΣΔ
変調器、２−８は、アッテネ−ト係数生成用カウンタで
ある。

【００２４】この回路では、デジタル信号処理を行った
後の多（ｍ）ビット長デジタル信号又はアナログ信号
を、さらにΣΔ変調により少ないビット数、ｉビット
（例えば１ビット）長の入力デ−タに変換し、アッテネ
−ト処理を行っている。

【００２５】即ち、例えばデジタル信号処理が行われた
多ビット長のデジタル信号は、ΣΔ変調器２−７によっ
てｉビット長に変換される。ｉビット長に変換されたデ
ジタル信号は、乗算器（ｉビット×ｎビット）２−１に
おいてｎビット長のアッテネ−ト係数と掛け合わされる
ことによりアッテネ−トされる。

【００２６】なお、ｎビット長のアッテネ−ト係数は、
カウンタ２−８により与えられている。また、カウンタ
２−８のカウント値を時間の経過と共に変化させること
により、出力デ−タのレベルを段階的に変化させる処理
を行うことができる。

【００２７】乗算器２−１においてアッテネ−ト処理さ
れたデ−タは、ｊ（＝ｉ＋ｎ−１）ビット長となってい
る。このため、乗算器２−１の出力デ−タ（ｊビット）
は、さらにΣΔ変調器２−２により、ｋビット長、例え
ば１ビット長に変換された後に出力される。

【００２８】図４は、図１のアッテネ−タの他の応用例
を示すものである。なお、図４において、２−９−ａ，
２−９−ｂ，… ２−９−ｋは、それぞれ図１のアッテ
ネ−タを表している。また、２−１０は、遅延用メモ
リ、２−１１は、加算器である。

【００２９】この回路では、各アッテネ−タの乗算器
に、それぞれ異なるアッテネ−ト係数ｎ１，ｎ２，…ｎ
ｋが入力されている。即ち、１ビット長の入力デ−タ
を、遅延用メモリ２−１０によって所定量だけ任意に遅
延させ、それぞれ異なる遅延量を有する複数の遅延デ−
タについてアッテネ−ト処理を行っている。そして、ア
ッテネ−ト処理後のデ−タを足し合わせることにより、
デジタル信号処理によるエコ−効果を得ている。

【００３０】

【発明の効果】以上、説明したように、本発明の演算器
によれば、次のような効果を奏する。一般に、デジタル
信号処理は、ノイズシェ−ピングを用いた変調により、
アナログ信号をデジタル信号に変換した後に行われる
が、本発明の演算器によれば、デシメ−ション用フィル
タが必要なくなる。また、デシメ−ション用フィルタが
不要となることにより、デジタル信号処理後にアナログ
信号に変換する場合においてオ−バ−サンプリング用フ
ィルタを通す必要がなくなる。これにより、従来の構成
（例えば図５）に比べて大幅に回路が簡素化される。

【００３１】さらに、デジタル信号処理の演算におい
て、従来は、複雑で大規模な多ビット長×多ビット長の
乗算器が必要であったが、本発明の演算器によれば、入
力デ−タが１ビットのときは、乗算器は、２の補数器と
いった簡易なもので構成することができるため、回路を
規模を小さくできる。また、従来は、複雑な乗算器が、
デジタル信号の処理速度を制限していたが、本発明で
は、乗算器が簡易な構成になるため、高速なデジタル信
号処理が可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例に係わるアッテネ−タを示す
ブロック図。

【図２】図１のアッテネ−タの回路構成を示す回路図。

【図３】図１のアッテネ−タの応用例を示すブロック
図。

【図４】図１のアッテネ−タの応用例を示すブロック
図。

【図５】従来のデジタル信号処理装置の一例を示すブロ
ック図。

【図６】従来のアッテネ−タの一例を示すブロック図。

【図７】従来のアッテネ−タの一例を示すブロック図。

【符号の説明】

２−１ …乗算器（ｉビット×ｎビット）、 ２−２ …ΣΔ変調器、 ２−３ …加算器、 ２−４ …１サンプル遅延器、 ２−５ …量子化器、 ２−６ …乗算器、 ２−７ …ΣΔ変調器、 ２−８ …アッテネ−ト係数生成用カウンタ、 ２−９−ａ，２−９−ａ，…２−９−ｎ …アッテネ
−タ、 ２−１０ …遅延用メモリ、 ２−１１ …加算器。

フロントページの続き (56)参考文献 特開 平４−331516（ＪＰ，Ａ) 特開 平２−19014（ＪＰ，Ａ) 特開 昭63−209209（ＪＰ，Ａ) 実開 平５−36929（ＪＰ，Ｕ) 実開 平５−50831（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 3/02 H03H 17/02

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 １ビット長の入力データにｎビット長の
   係数を掛け合わせ、当該入力データのレベルを変化させ
   てｊビット長のデータを出力する乗算器と、 前記乗算器のｊビット長の出力データを変調し、ｋビッ
   ト長のデータを出力する変調器と、 前記ｎビット長の係数を生成するカウンタとを具備し、 前記カウンタは、そのカウント値を時間と共に変化させ
   ることにより、前記入力データのレベルを段階的に変化
   させる ことを特徴とする演算器。
2. 【請求項２】 多ビット長のデジタル信号又はアナログ
   信号を変調し、ｉビット長の入力データに変換する第１
   の変調器と、 前記ｉビット長の入力データにｎビット長の係数を掛け
   合わせ、当該入力データのレベルを変化させてｊビット
   長のデータを出力する乗算器と、 前記乗算器のｊビット長の出力データを変調し、ｋビッ
   ト長のデータを出力する第２の変調器と、 前記ｎビット長の係数を生成するカウンタとを具備し、 前記カウンタは、そのカウント値を時間と共に変化させ
   ることにより、前記入力データのレベルを段階的に変化
   させる ことを特徴とする演算器。
3. 【請求項３】 ｉビット長の入力データを所定量だけ任
   意に遅延させ、それぞれ異なる遅延量を有する複数の当
   該ｉビット長の入力データを出力し得る遅延メモリと、 所定のｉビット長の入力データに所定のビット長の係数
   を掛け合わせ、当該入力データのレベルを変化させてｊ
   ビット長のデータとし、かつ、当該ｊビット長の出力デ
   ータを変調し、ｋビット長のデータを出力する複数個の
   演算器と、 各々の演算器の出力データを加算する加算器とを具備
   し、 ｉ＝ｋ＝１である ことを特徴とするデジタル信号処理装
   置。