JPS63163927A - 乗算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、デジタル信号処理装置に関し、特に２つの
データをシリアルに入力して乗算しその演算結果をシリ
アルに出力する場合に、演算を高速化し、ハードウェア
量を低減する乗算器に関するものである。

（従来の技術〕 第３図は従来回路を示し、乗算を高速化するため、アレ
イ方式乗算回路（日経エレクトロニクス１９７８．５月
号“ＬＳＩ化が進む並列演算方式による乗算器の回路方
式を見る”に記載）を用い、シリアルデータをパラレル
データに変換して演算の高速化を行い、所望の乗算結果
を得ようとするものである０図の回路によれば、シリア
ルデータを乗算しなければならない場合でも、一度パラ
レルデータに変換し並列乗算方式としているので、アレ
イ方式乗算回路２０にＢｏｏ　ｔｈのアルゴリズム等を
通用すれば演算を高速化でき、かつハードウェアを節減
できるという利点がある。

ここで上記回路の構成及び動作について説明する。

１５及び１６は入力端子ｌ及び２であり、簡単の為に４
ビツトのシリアルデータがそれぞれに入力されるものと
する。１８及び１９はシフトレジスタｌ及び２であり、
入力された４ビツトのシリアルデータを４ビツトのパラ
レルデータに変換し、アレイ方式乗算回路２０に出力し
、並列乗算を行なわせる為のものである。またアレイ方
式乗算回路２０については周知の回路であるので説明を
略すが、この出力である、４＋４＝８ビツトのパラレル
データは出力回路２１に入力され、８ビツトのシリアル
データとして、出力端子１７より出力される。

〔発明が解決しようとする問題点〕

ここで、ｎビット×ｎビットのシリアル乗算を行う場合
を考える。すなわち上述のように乗算を並列化して行う
と、シフトレジスタ１．シフトレジスタ２及び出力回路
２１において、データを１ビツトシフトする時間を１ク
ロンクとすれば、並列乗算ではデータをシフトさせるこ
となしに演算出来るので２ｎクロツク必要となる。即ち
、一度シリアルデータをパラレルデータに変換し、再び
シリアルデータとして送出する時間で済み高速化がはか
れる。

しかし、上述のような並列乗算回路では、ｎ×ｎビット
の乗算の際、部分積を求める回路と、それを加算する１
ビツトあたりの単位回路がｎ　個必要であり、入力デー
タの語長が長い程、ハードウェアが大きくなってしまう
。

そこで、従来より前記の資料にあるようにＢｏｏｔｈの
アルゴリズム、　Ｗａｌｌａｃｅのトリー回路等により
少しでもハードウェア量を低減する試みがなされていた
。しかし、並列乗算を行い、乗算の高速化をはかる以上
どうしてもハードウェアは大きくなるという問題点があ
った。

本発明は上記のような問題点を解決するためになされた
もので、シリアル乗算において一度パラレルデータに変
換して並列乗算を行なうのではなく、シリアル乗算のま
まで演算することにより、上記従来例と同じ時間内に演
算を終了でき、かつハードウェアを大幅に減らすことの
できる乗算回路を提供することを目的とする。

〔問題点を解決するための手段〕

本発明にかかるｎＸｍ（ｎ≧ｍ）ビットの乗算回路は、
ｎビットのデータが最下位ビット（ＬＳＢ）を先頭に順
次シリアルに入力されこれを順次シリアルに出力する第
１のシフトレジスタと、ｍビットのデータがデータの最
下位ピントを先頭に順次シリアルに入力され、ｍビット
のパラレルデータを出力する第２のシフトレジスタと、
前記第１のシフトレジスタの出力に直列に接続された（
ｎ−１）個の遅延器から構成される第３のシフトレジス
タと、前記第１のシフトレジスタの出力とデータ“０″
又は前記第３のシフトレジスタの第（ｋ−１）番目（１
〈ｋ≦ｍ）の遅延器の出力とデータ″０”とを入力とし
、前記第２のシフトレジスタの最下位ビット又は最下位
ビットから第に番目の出力データに応じて前記２入力の
いずれかを出力する第１番目ないし第ｍ番目のセレクタ
からなるｍ個のセレクタと、前記ｍ個のセレクタの各出
力を入力とする全加算回路とで構成したものである。

〔作用〕

本発明においては、被乗数を第１のシフトレジスタに入
力し、これをさらに複数の遅延器からなる第３のシフト
レジスタに入力し、その各段の出力とデータ“０”との
いずれかを第２のシフトレジスタに格納した乗数の各ピ
ントの値に応じて選択し、その選択した出力からなる、
乗数における部分積に相当するビット列を全加算回路で
加算し、これをシリアル出力するようにしたので、演算
を簡略化できる。

〔実施例〕

第１図は本発明の一実施例による乗算回路を示す、簡単
の為に４×４ビツトの演算を考えるものとする。

図において、１５は入力端子１．１６は入力端子２で、
それぞれ４ビツトのシフトデータが入力されるものとす
る。１は第１のシフトレジスタであって、４ビツトの容
量をもち、乗算の為に入力端子１５より入力されたデー
タが順次シリアルに送出されるものである。また第１の
シフトレジスタｌの出力には第３のシフトレジスタ２２
及びセレクタ６が接続され、第３のシフトレジスタ２２
は遅延器３．４．５で構成され、その内、遅延器３の出
力には遅延器４及びセレクタ７、遅延器４の出力には遅
延器５及びセレクタ８が接続されている。さらに、入力
端子１６には第２のシフトレジスタ２が接続され、入力
された４ピントのシリアルデータはここで４ピントのパ
ラレルデータに変換される。この内最下位ビット（Ｌ　
Ｓ　Ｂ）のデータはセレクタ６に接続され、これが選択
信号となりセレクタ６において、第１のシフトレジスタ
１の出力とＧＮＤ　（即ち０”である信号）が選択され
て出力される。以下同様に最下位ビットの次のビットの
データはセレクタ７に、その次のビットのデータはセレ
クタ８に、最上位ビットのデータはセレクタ９にそれぞ
れ接続されている。ここで、これらセレクタ６〜９の出
力は、全加算器１０〜１２からなる全加算回路１４によ
り、それぞれ１ビツトずつシリアルに加算される。これ
ら演算結果は出力回路１３により、順次送出されて出力
端子１７に現われ、４×４ビツトの乗算結果である８ビ
ツトのシリアルデータとして出力される。

以上のように構成された、本発明における乗算回路の動
作を第２図に示すタイミングチャートをもとに説明する
。

いま、入力端子１５及び１６に同時に入力されたデータ
３２．３３は、乗算回路におけるデータシフトクロック
３０に同期して順次出力されるものとする。尚、上の番
号１〜１３は何りロック目の時刻であるかを示すもので
、ｌクロックにつき１ビツト分のデータが入出力される
。またデータにおいて“Ｏ”と示されている個所は乗算
の為にデータを“０”としてお（べきタイミングを示す
。

まず第１クロフク目〜第４クロツク目において、入力端
子１５及び１６に入力された４ビツトのシリアルデータ
３２．３３は、第１のシフトレジスタ１゜第２のシフト
レジスタ２内に取り込まれる。ここで、第１のシフトレ
ジスタｌでは、データの同期をとるため、４クロ・ツク
分データに遅延がかけられるだけであるが、第２のシフ
トレジスタ２は直列並列変換能力を持つので、第５クロ
ツク目に、第２のシフトレジスタ２の出力として４ビツ
トのパラレルデータが出力される。このデータは続く乗
算の為に第１２クロツク目迄第２のシフトレジスタ２内
で保持される。ここで、これら最下位ビットから最上位
ビットまでの４ビツトのパラレルデータは、それぞれ第
１のシフトレジスタの出力を何倍すれば良いかを示すデ
ータとされ、セレクタ６〜９に対する選択信号となる。

例えば、最下位ビットのデータが“１”のとき、ｊ８１
のシフトレジスタ１の出力がＩＸ２　　倍されたデータ
が出力されるための選択信号となり、最上位ピントのデ
ータが“１″ならば１×２３倍、また２ビツト目のデー
タが“０”ならば０×２′倍されたデータが出力される
ための選択信号となる。さらに第１のシフトレジスタ１
の出力はそれぞれ遅延器３〜５で１ビツトシフトされる
ので、図に示す通り遅延器３の出力は２′倍、遅延器４
の出力は２″倍、遅延器５の出力では２Ｊ倍となる。こ
こで、これら第１のシフトレジスタｌの出力、遅延器３
〜５の出力はそれぞれセレクタ６〜９に入力されている
。さらに、上記における第２のシフトレジスタ２の出力
の内最下位ビットのデータが“１′ならば、これに接続
されたセレクタ６は第１のシフトレジスタｌの出力であ
る２′倍したデータが出力され、′０”ならばＧＮＤ、
即ち“０”が出力される。以下同様に、例えば最上位ビ
ットのデータが“ｌ”ならばこれに接続されたセレクタ
９により、遅延器５の出力である２４倍したデータが出
力され、０”ならばＧＮＤである“０”が出力される。

従ってセレクタ６〜９より以下のようなデータが出力さ
れる。

（セレクタ６の出力）＝（第２のシフトレジスタ２の最
下位ビット）×（第１のシフトレジスタ１の出力）×２
°　　　・・・（１）（セレクタ７の出力）＝（第２の
シフトレジスタ２の２ビツト目）×（第１のシフトレジ
スタｌの）出力×２′　　　　　　・・・（２）（セレ
クタ８の出力）＝（第２のシフトレジスタ２の３ビツト
目）×（第１のシフトレジスタ１の出力×２２Ｌ　　　
　　　・・・（３）（セレクタ９の出力）＝（第２のシ
フトレジスタ２の最上位ピント）×（第１のシフトレジ
スタｌの出力）×２Ｂ　　　　　・・・（４）これらの
セレクタ６〜９の出力は上式（１）〜（４）による乗算
における部分積を表わしており、前記入力端子１５と入
力端子１６に入力されたデータの乗算結果は式（１１〜
（４）の総和として得られる。

ここで全加算器１０〜１２は１ビツトのシリアルデータ
を加算する加算器であり、式（１）と式（２）の加算は
セレクタ６及び７の出力が全加算５１０で加算されるこ
とにより行なわれ、式（３）と式（４）の加算はセレク
タ８及び９の出力が全加算器１１で加算されることによ
り行なわれる。従って全加算器１１と全加算器１２の加
算結果が全加算器１２で加算されれば所望の乗算回路が
得られる。これらの加算動作は第１のシフトレジスター
及び第２のシフトレジスタ２からデータが出力される第
５クロツク目〜第１２クロツク目までに図に示す通り１
ビツトずつシリアルに加算して行くことで行われる、ま
た最上位ビットの加算におけるキャリーは演算結果にお
ける最上位ビットとして第１２クロツク目に出力回路１
３を通り出力されることになる。

上記実施例においては第２図に示す通りに、第１のシフ
トレジスターの出力、遅延器３の出力、遅延器４の出力
及び遅延器５の出力において、“０”を示すデータが保
持されている。これは、式＋１）〜式（４）の加算にお
いて不要なデータが加算されない様にするためである。

なお、データの最上位ピッ）　（ＭＳＢ）が出力された
次のクロ７クから第１２クロツク目迄は“θ″でなくと
も良く“１”としても良い。即ちこの期間はデータの正
負符号を表すビットが保持されているべき期間と考える
と、２の補数表現で表わされたデータの乗算も行なえる
ことになる。

〔発明の効果〕

以上のように本発明に係る乗算回路によれば、被乗数を
第１のシフトレジスタに入力し、これをさらに複数の遅
延期からなる第３のシフトレジスタに入力し、その各段
の出力とデータ“０”とのいずれかを第２のシフトレジ
スタに格納した乗数の各ビットの値に応じて選択し、そ
の選択した出力からなる、乗数における部分積に相当す
るビット列を全加算回路で加算し、これをシリアル出力
するようにしたので、演算が簡略化でき、これによりハ
ードウェア量を節減でき、さらに従来の装置と同じ時間
内に演算を完了することができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例における乗算回路のブロック
図、第２図は上記実施例の動作を説明するタイミングチ
ャート図、第３図は従来装置におけるシリアル乗算回路
のブロック図である。 ここで１は第１のシフトレジスタ、２は第２のシフトレ
ジスタ、２２は第３のシフトレジスタ、・６．７．８．
９はセレクタ、１４は全加算回路であり、図中の符号は
同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）ｎ×ｍ（ｎ≧ｍ）ビットの乗算を行なう乗算回路
   において、 ｎビットのデータが最下位ビット（ＬＳＢ）を先頭に順
   次シリアルに入力されこれを順次シリアルに出力する第
   １のシフトレジスタと、 ｍビットのデータが最下位ビット（ＬＳＢ）を先頭に順
   次シリアルに入力され、ｍビットのパラレルデータを出
   力する第２のシフトレジスタと、前記第１のシフトレジ
   スタの出力に直列に接続された（ｎ−１）個の遅延器か
   ら構成される第３のシフトレジスタと、 前記第１のシフトレジスタの出力又は前記第３のシフト
   レジスタの第（ｋ−１）番目（１＜ｋ≦ｍ）の遅延器の
   出力とデータ“０”とを入力とし前記第２のシフトレジ
   スタの最下位ビット又は最下位ビットから数えて第ｋ番
   目のデータに応じて前記２入力のいずれかを出力する第
   １ないし第ｍ番目のセレクタとからなるｍ個のセレクタ
   と、前記ｍ個のセレクタの各出力を入力とする全加算回
   路とを備えたことを特徴とする乗算回路。