JP3412368B2 - ビットシリアル２乗演算回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高速な２乗演算を
行う必要がある画像処理などに用いて好適なビットシリ
アル２乗演算回路に関する。

【０００２】

【従来の技術】従来より、ビットシリアルデータ（２進
データ）を２乗するビットシリアル２乗演算回路として
は、２入力乗算器の入力端Ｘ，Ｙに、２乗したいビット
シリアルデータを与え、該ビットシリアルデータ同士を
乗算することにより、２乗値を得るものが知られてい
る。あるいは、ＲＯＭ（Read Only Memory）に、予め、
アドレスに対応させて、該アドレスを入力値とした２乗
値をマッピングしておき、２乗したいビットシリアルデ
ータをアドレスデータとして与えることで、複雑な演算
を行うことなく、２乗値を得るものが知られている。

【０００３】

【発明が解決しようとする課題】しかしながら、上述し
た従来のビットシリアル２乗演算回路においては、乗算
器を用いたものでは、ビット数が大となると、回路規模
が大きくなるという問題があった。また、ＲＯＭを用い
たものでは、制御機構が必要となるとともに、ハードウ
エア上、桁数（ビット数）が制限されてしまうという問
題があり、また、桁数を大きくすると、やはり回路規模
が大きくなるという問題があった。

【０００４】そこで本発明は、回路規模を大きくするこ
となく、簡単な回路構成によって２乗演算を行うことが
できるビットシリアル２乗演算回路を提供することを目
的とする。

【０００５】

【課題を解決するための手段】上記目的達成のため、請
求項１記載の発明によるビットシリアル２乗演算回路
は、下位ビットから順に供給されるビットシリアルデー
タに対し、各ビットデータを保持するとともに、所定の
タイミングで順次、次段へ送出する縦続接続された複数
の遅延手段と、前記ビットシリアルデータのうち、前記
複数の遅延手段の最終段から出力されるビットデータに
応じて、前記複数の遅延手段から出力されるビットデー
タをそのまま出力するか、あるいは該ビットデータに代
えて固定値「０」を出力するかを選択的に切り換える切
換手段と、前記複数の遅延手段の最終段から出力される
ビットデータ、前記切換手段から出力されるビットデー
タまたは固定値「０」、および縦続接続された前段の加
算手段による演算結果に基づいて加算演算を行うことに
より、前記ビットシリアルデータの２乗値を算出する複
数の加算手段とを具備することを特徴とする。

【０００６】また、好ましい態様として、前記複数の加
算手段は、例えば請求項２記載のように、縦続接続され
た複数の２並列シリアル加算器からなり、該２並列シリ
アル加算器は、２つの全加算器からなり、他方の全加算
器からのキャリィを含めて、供給されるビットデータを
加算するようにしてもよい。

【０００７】また、請求項３記載の発明によるビットシ
リアル２乗演算回路は、下位ビットから順に供給される
ビットシリアルデータｘ_i（i＝0〜ｎ）の先頭ビットデ
ータｘ_j（i＝0〜ｎ）に対し、各ビットデータ「ｘ
_j+k（k：１〜ｎ-1）」を保持するとともに、順次、次段
へ送出する縦続接続された複数の遅延手段と、各ビット
データ毎に、固定値「０」と前記遅延手段で保持された
ビットデータ「ｘ_j+n」とを加算する第１全加算器と、
固定値「０」と前記遅延手段で保持されたビットデータ
「ｘ_j+(n-1)」とを加算する第２全加算器とからなる第
１の２並列シリアル加算手段と、前記第１の２並列シリ
アル加算手段の次段に縦続接続され、各々、前記遅延手
段で保持されたビットデータ「ｘ_j+1」〜ビットデータ
「ｘ_j+(n-2)」のうち、隣接する２つのビットデータ毎
に、該２つのビットデータの上位ビットデータと前段の
第１全加算器からの演算結果とを加算する第１全加算器
と、前記隣接する２つのビットデータの下位ビットデー
タと前段の第２全加算器からの演算結果とを加算する第
２全加算器とからなる複数の第２の２並列シリアル加算
手段と、前記第２の２並列シリアル加算手段の次段に接
続され、各ビットデータ毎に、固定値「０」と前記第２
の２並列シリアル加算手段の最終段の第１全加算器から
の演算結果とを加算する第１全加算器と、前記遅延手段
で保持された先頭ビットデータ「ｘ_j」と前記第２の２
並列シリアル加算手段の最終段の第２全加算器からの演
算結果とを加算する第２全加算器とからなる第３の２並
列シリアル加算手段と、前記先頭ビットデータ「ｘ_j」
に応じて、前記複数の遅延手段から出力されるビットデ
ータ「ｘ_j+k」、または前記ビットデータ「ｘ_j+k」に代
えて固定値「０」のいずれか一方を、前記第１ないし第
３の２並列シリアル加算器に選択的に供給する切換手段
とを具備し、前記ビットシリアルデータｘ_iの２乗値と
して、最下位ビットから順に、前記第３の２並列シリア
ル加算手段の第１全加算器よび第２全加算器による演算
結果とを交互に出力することを特徴とする。

【０００８】また、好ましい態様として、前記第１ない
し第３の２並列シリアル加算手段は、例えば請求項４記
載のように、各々、他方の全加算器からのキャリィを含
めて、供給されるビットデータを加算するものであって
もよい。

【０００９】本発明では、複数の遅延手段によって、下
位ビットから順に供給されるビットシリアルデータの各
ビットデータを、所定のタイミングで順次、次段の遅延
手段へ送出しながら保持する。加算手段は、複数の遅延
手段の最終段から出力されるビットデータ、上記複数の
遅延手段の各々に保持されたビットデータ、および前段
の２並列シリアル加算器による演算結果に基づいて加算
演算を行う。このとき、切換手段は、上記複数の遅延手
段の最終段から出力されるビットデータに応じて、複数
の遅延手段に保持されたビットデータ、あるいは該ビッ
トデータに代えた固定値「０」のいずれかを、選択的に
上記加算手段に供給する。この結果、加算手段では、上
記ビットシリアルデータの２乗値が演算されて出力され
る。したがって、回路規模を大きくすることなく、簡単
な回路構成によって２乗演算を行うことが可能となる。

【００１０】

【発明の実施の形態】以下、本発明の実施の形態を、ビ
ットシリアル２乗演算回路に適用した一実施例として、
図面を参照して説明する。 Ａ．ビットシリアル２乗演算回路の構成 図１は、本発明の一実施例によるビットシリアル２乗演
算回路の構成を示す回路図である。図において、１ａ〜
１ｅは、ディレイ回路であり、供給される２乗すべきビ
ットシリアルデータｘ_i（i：０〜ｎ）を、下位ビットか
ら１タイミングずつ遅延させながら順次、後段のディレ
イ回路へ供給する。ディレイ回路１ａ〜１ｄの各々の出
力は、切換回路２へ供給され、ディレイ回路１ｅの出力
は、２並列シリアル加算器５に供給される。

【００１１】切換回路２は、共通とした一端に「０」が
供給されたスイッチＳＷ１〜ＳＷ４から構成されてお
り、スイッチＳＷ１〜ＳＷ４の各々は、ディレイ回路１
ｅの出力に応じて、他端に供給される各ディレイ回路１
ａ〜１ｄの出力または固定値「０」を、２並列シリアル
加算器３または２並列シリアル加算器４に供給する。

【００１２】上記２並列シリアル加算器３，４，５は、
各々、図２に示すように、２つのシリアルデータを加算
する２つの全加算器１０および遅延回路Ｄから構成され
ており、他方の桁上げ（キャリィ）を含めて、２組の入
力端Ｘ₀，Ｙ₀、Ｘ₁，Ｙ₁に供給されるシリアルデータを
加算し、それぞれの演算結果を出力端Ｓ₁，Ｓ₀から後段
の回路へ出力する。

【００１３】具体的には、２並列シリアル加算器３は、
一方の全加算器において、上記切換回路２のスイッチＳ
Ｗ１を介して供給されるディレイ回路１ａの出力または
同スイッチＳＷ１を介して供給される固定値「０」と固
定値「０」とを加算し、出力端Ｓ₁から出力するととも
に、他方の全加算器において、上記切換回路２のスイッ
チＳＷ２を介して供給されるディレイ回路１ｂの出力ま
たは同スイッチＳＷ２を介して供給される固定値「０」
と固定値「０」とを加算し、出力端Ｓ₀から出力する。

【００１４】次に、２並列シリアル加算器４は、一方の
全加算器において、上記切換回路２のスイッチＳＷ３を
介して供給されるディレイ回路１ｃの出力または同スイ
ッチＳＷ３を介して供給される固定値「０」と上記２並
列シリアル加算器３の出力端Ｓ₁からの出力とを加算
し、出力端Ｓ₁から出力するとともに、他方の全加算器
において、上記切換回路２のスイッチＳＷ４を介して供
給されるディレイ回路１ｄの出力または同スイッチＳＷ
４を介して供給される固定値「０」と上記２並列シリア
ル加算器３の出力端Ｓ₀からの出力とを加算し、出力端
Ｓ₀から出力する。

【００１５】また、２並列シリアル加算器５は、一方の
全加算器において、固定値「０」と上記２並列シリアル
加算器４の出力端Ｓ₁からの出力とを加算し、出力端Ｓ₁
から最終的な２乗結果Ｓ１を出力するとともに、他方の
全加算器において、上記ディレイ回路１ｅの出力と上記
２並列シリアル加算器４の出力端Ｓ₀からの出力とを加
算し、出力端Ｓ₀から最終的な２乗結果Ｓ２を出力す
る。

【００１６】最終的な演算結果、すなわち、ビットシリ
アルデータｘ_iの２乗値は、下位ビットから順に、最後
段の２並列シリアル加算器の出力端Ｓ₀，Ｓ₁，Ｓ₀，
Ｓ₁，……から２乗結果Ｓ２，Ｓ１，Ｓ２，Ｓ１，…と
して交互に出力されることになる。

【００１７】Ｂ．演算原理 次に、本実施例によるビットシリアル２乗演算回路の演
算原理について説明する。

【００１８】Ｂ−１．単純なビットシリアル乗算回路 まず、単純なビットシリアル乗算回路について説明す
る。ここで、図３は、単純なビットシリアル乗算回路の
構成を示す回路図である。なお、以下では、説明を簡単
にするために４ビットシリアルデータを乗算する場合に
ついて述べる。図において、単純なビットシリアル乗算
回路は、乗算器２０ａ，２０ｂ，２０ｃ，２０ｄ、２入
力加算器２１ａ，２１ｂ，２１ｃ，２１ｄ、ディレイ回
路２２ａ，２２ｂ，２２ｃから構成されている。乗算器
２０ａ〜２０ｄは、各々、供給されるビットシリアルデ
ータｘ_i（i：０〜３）に、それぞれに設定された被乗算
データである係数ａ（＝ｙ_i、i：０〜３）を乗算し、後
段の加算器の一方の入力端に供給する。該乗算器２０ａ
〜２０ｄは、図４に示すように、係数ａ（＝ｙ_i）が
「１」のとき、入力されるビットシリアルデータｘ_iを
そのまま出力し、係数ａ（＝ｙ_i）が「０」のとき、固
定値「０」を出力するようになっている。加算器２１ａ
〜２１ｄは、各々、図５に示すように、２つの入力端に
供給されるビットシリアルデータｘ_i，ｙ_iを加算する全
加算器２３および遅延回路Ｄから構成されている。各加
算器２１ｂ〜２１ｄの出力は、各々、ディレイ回路２２
ａ，２２ｂ，２２ｃによって１タイミングずつ遅延され
た後、次段の加算器の他方の入力端に供給される。

【００１９】上述した従来のビットシリアル乗算回路で
は、図６に示すような演算が行われる。これは、通常の
演算を単純にビットシリアルで実現したものである。す
なわち、ビットシリアルデータｘ_iが供給されると、最
終段の乗算器２０ａでは、図６に示す第１行目の演算、
すなわち、ビットシリアルデータｘ_iにビットシリアル
データｙ₀を乗算する演算「・・・ｘ₃ ｘ₂ ｘ₁ ｘ₀
（× ｙ₀）」が行われ、加算器２１ａの一方の入力端に
供給される。また、乗算器２０ｂでは、図６に示す第２
行目の演算、すなわち、ビットシリアルデータｘ_iにビ
ットシリアルデータｙ₁を乗算する演算「・・・ｘ₃ ｘ₂
ｘ₁ ｘ₀ （× ｙ₁）」が行われ、加算器２１ｂの一方
の入力端に供給される。同様にして、乗算器２０ｃで
は、図６に示す第３行目の演算「・・・ｘ₃ ｘ₂ ｘ₁ ｘ
₀ （× ｙ₂）」が行われ、乗算器２０ｄでは、図６に
示すＤ第４行目の演算「・・・ｘ₃ ｘ₂ ｘ₁ ｘ₀ （×
ｙ₃）」が行われ、それぞれに対応する加算器２１ｃ，
２１ｄの一方の入力端に供給される。

【００２０】加算器２１ａ〜２１ｄでは、各々、一方の
入力端に供給される乗算結果と前段の乗算結果とが加算
される。このとき、前段の乗算結果は、ディレイ回路２
２ａ，２２ｂ，２２ｃを介するので、図６に示すよう
に、１ビットずつずれたタイミングで後段の加算器に供
給される。したがって、加算器２１ｄでは、図６に示す
第４行目の「・・・ｘ₃ ｘ₂ ｘ₁ ｘ₀ （ｙ₃）」が出力
される。次に、加算器２１ｃでは、ディレイ回路２２ｃ
を介して供給される加算器２１ｄの演算結果、すなわ
ち、図６に示す第４行目の「・・・ｘ₃ ｘ₂ ｘ₁ ｘ₀
（× ｙ₃）」と、乗算器２０ｃから供給される、図６に
示す第３行目の「・・・ｘ₃ ｘ₂ ｘ₁ ｘ₀（× ｙ₂）」
とが１ビット分ずらして加算される。同様に、加算器２
１ｂでは、ディレイ回路２２ｂを介して供給される加算
器２１ｃの演算結果、すなわち、図６に示す第４および
第３行目の加算結果である「・・・ｘ₃ ｘ₂ ｘ₁ ｘ₀
（×ｙ₃）」＋「・・・ｘ₃ ｘ₂ ｘ₁ ｘ₀ （× ｙ₂）」
と、乗算器２０ｂから供給される、図６に示す第２行目
の「・・・ｘ₃ ｘ₂ ｘ₁ ｘ₀ （× ｙ₁）」とが１ビッ
ト分ずらして加算される。そして、最終段の加算器２１
ａでは、ディレイ回路２２ａを介して供給される加算器
２１ｂの演算結果、すなわち、図６に示す第４ないし第
２行目の加算結果である「・・・ｘ₃ ｘ₂ ｘ₁ ｘ₀
（× ｙ₃）」＋「・・・ｘ₃ ｘ₂ ｘ₁ ｘ₀ （×
ｙ₂）」＋「・・・ｘ₃ ｘ₂ ｘ₁ ｘ₀ （× ｙ₁）」と、
乗算器２０ａから供給される、図６に示す第１行目の
「・・・ｘ₃ ｘ₂ ｘ1 ｘ₀ （× ｙ₀）」とが１ビット
分ずらして加算され、最終的な演算結果として出力され
る。ここで、容易に考えられるビットシリアル乗算回路
において、ビットシリアルデータｙ_iをビットシリアル
データｘ_iと同じデータにすれば、ビットシリアルデー
タｘ_iの２乗演算が行うことができる。しかしながら、
前述したように、ビット数が大となると、回路規模が大
きくなるという問題があった。

【００２１】Ｂ−２．本実施形態のビットシリアル２乗
演算回路 次に、前述した２つのシリアルデータを乗算する際の演
算原理を踏まえて、本実施例のビットシリアル２乗演算
回路について説明する。まず、２乗しようとするビット
シリアルデータｘ_iは、次式のように表現できる。

【００２２】

【数１】

【００２３】そして、該ビットシリアルデータｘ_iの数
値表現Ｎは、次式のようになる。

【００２４】

【数２】

【００２５】したがって、上記数値表現Ｎの２乗は、次
式のようになる。

【００２６】

【数３】

【００２７】図７は、上記数式３による２乗値の算出過
程を表記した概念図である。図７に示すように、ビット
シリアルデータｘ_iの２乗値は、ｘ₀，ｘ₁，ｘ₂，…の到
来に対応させて、その値とそれに続くビットデータを２
ビットシフトして加算していけばよいことが分かる。す
なわち、図７に示す第１行目「…ｘ₄，ｘ₃，ｘ₂，ｘ₁，
０，ｘ₀ （×ｘ₀）」＋第２行目「…，ｘ₄，ｘ₃，
ｘ₂，０，ｘ₁ （×ｘ₁）」＋第３行目「…，ｘ₄，
ｘ₃，０，ｘ₂ （×ｘ₂）」＋第４行目「…，ｘ₄，０，
ｘ₃ （×ｘ₃）」＋……を加算すればよい。

【００２８】Ｃ．実施形態の動作 次に、本実施形態の動作について説明する。ここで、図
８および図９は、本実施例によるビットシリアル２乗演
算回路において、各タイミングにおける各部の入出力の
変化を示す概念図である。なお、以下では、説明を簡単
にするために、ビットシリアルデータｘ_iは、０〜５ビ
ット（ｘ₀〜Ｘ₄）とする。また、図において、各部の入
力データは、現タイミングにおけるデータであり、各部
の出力データは、次タイミングにおけるデータを示して
いる。

【００２９】まず、ビットシリアルデータｘ_i（i：０〜
４）が順次下位ビットからディレイ回路１ａに供給され
る。各ビットデータｘ₀〜Ｘ₄は、ディレイ回路１ａ〜１
ｅで１タイミングずつ遅延されながら後段へ供給される
ので、最上位ビットｘ₄がディレイ回路１ａに供給され
るタイミングにおいては、各部の入出力データは、図８
（ａ）に示すような状態となる。

【００３０】すなわち、ディレイ回路１ａでは、１つ前
のタイミングで供給された最上位ビットデータｘ₄が出
力されている。当然、該ビットデータｘ₄は、ディレイ
回路１ｂの入力端に供給されており、該ディレイ回路１
ｂでは、１つ前のタイミングで供給されたビットデータ
ｘ₃が出力されている。同様に、ディレイ回路１ｃで
は、ビットデータｘ₃が供給されており、ビットデータ
ｘ₂が出力されており、ディレイ回路１ｄでは、ビット
データｘ₂が供給されており、ビットデータｘ₁が出力さ
れ、ディレイ回路１ｅでは、ビットデータｘ₁が供給さ
れており、最下位ビットｘ₀が出力されている。

【００３１】また、ディレイ回路１ａ〜１ｄの各出力
は、切換回路２のスイッチＳＷ１〜ＳＷ４を介して、そ
れぞれ２並列シリアル加算器３，４，５の所定の入力端
に供給される。すなわち、２並列シリアル加算器３で
は、一方の全加算器には、スイッチＳＷ１を介して供給
されるビットデータｘ₄と固定値「０」とが供給され、
他方の全加算器には、スイッチＳＷ２を介して供給され
るビットデータｘ₃と固定値「０」とが供給される。し
たがって、一方の全加算器では、次のタイミングにおい
て、「ｘ₄＋０」＝ｘ₄の演算が行われる。また、他方の
全加算器では、次のタイミングにおいて、「ｘ₃＋０」
＝ｘ₃の演算が行われる。

【００３２】また、２並列シリアル加算器４では、一方
の全加算器には、スイッチＳＷ３を介して供給されるビ
ットデータｘ₂と、１つ前のタイミングで２並列シリア
ル加算器２の一方の全加算器からの出力値「０（固定
値）」とが供給され、他方の全加算器には、スイッチＳ
Ｗ４を介して供給されるビットデータｘ₁と、１つ前の
タイミングで２並列シリアル加算器２の他方の全加算器
からの出力値「０（固定値）」とが供給される。したが
って、一方の全加算器では、次のタイミングにおいて、
「ｘ₂＋０」＝ｘ₂の演算が行われる。また、他方の全加
算器では、次のタイミングにおいて、「ｘ₁＋０」＝ｘ₁
の演算が行われる。

【００３３】また、２並列シリアル加算器５では、一方
の全加算器には、固定値「０」と１つ前のタイミングで
２並列シリアル加算器４の一方の全加算器からの出力値
「０（固定値）」とが供給され、他方の全加算器には、
ディレイ回路１ｅからの出力、すなわち最下位ビットデ
ータｘ₀と、１つ前のタイミングで２並列シリアル加算
器４の他方の全加算器からの出力値「０（固定値）」と
が供給される。したがって、他方の全加算器では、次の
タイミングにおいて、「ｘ₀＋０」＝ｘ₀の演算が行わ
れ、図７に示す第１行目の最下位ビットデータ「ｘ₀」
が出力される。また、一方の全加算器では、次のタイミ
ングにおいて、「０＋０」＝０の演算が行われ、図７に
示す第１行目の第２列目の「０」が出力される。

【００３４】次に、１タイミングが進むと、各部の入出
力データの状態は、図８（ｂ）に示すようになる。すな
わち、ディレイ回路１ａ〜１ｅでは、それぞれ１ビット
ずつ先へ進むことになる。したがって、各２並列シリア
ル加算器３，４，５の各入力端の入出力データも変化す
る。具体的には、２並列シリアル加算器３では、次タイ
ミングで、「０＋０」＝０の演算が行われるとともに、
「ｘ₄＋０」＝ｘ₄の演算が行われる。また、２並列シリ
アル加算器４では、次タイミングで、「ｘ₃＋ｘ₄」の演
算が行われるとともに、「ｘ₂＋ｘ₃」の演算が行われ
る。そして、２並列シリアル加算器５では、次タイミン
グで、「ｘ₁＋ｘ₁」の演算が行われ、図７に示す下位か
ら３列目の「ｘ₁＋ｘ₁」が出力されるとともに、「ｘ₂
＋０」の演算が行われ、図７に示す下位から４列目の
「ｘ₂＋０」が出力される。

【００３５】次に、１タイミングが進むと、各部の入出
力データの状態は、図９（ａ）に示すようになる。すな
わち、ディレイ回路１ａ〜１ｅでは、前述したように、
それぞれ１ビットずつ先へ進むことになり、各２並列シ
リアル加算器の各入力端の入出力データも変化する。具
体的には、２並列シリアル加算器３では、全ての入力が
「０」となるので、その出力も「０」となる。また、２
並列シリアル加算器４では、次タイミングで、「ｘ₄＋
０」＝ｘ₄の演算が行われるとともに、「ｘ₃＋ｘ₄」の
演算が行われる。そして、２並列シリアル加算器５で
は、次タイミングで、「ｘ₂＋ｘ₂＋ｘ₃」の演算が行わ
れ、図７に示す下位から５列目の「ｘ₂＋ｘ2＋ｘ₃」が
出力されるとともに、「ｘ₃＋ｘ₄＋０」の演算が行わ
れ、図７に示す下位から６列目の「ｘ₄＋ｘ₃＋０」が出
力される。

【００３６】さらに、１タイミングが進むと、各部の入
出力データの状態は、図９（ｂ）に示すようになる。具
体的には、２並列シリアル加算器３では、やはり全ての
入力が「０」となるので、その出力も「０」となる。ま
た、２並列シリアル加算器４では、次タイミングで、
「０＋０」＝０の演算が行われるとともに、「ｘ₄＋
０」＝ｘ₄の演算が行われる。そして、２並列シリアル
加算器５では、次タイミングで、「ｘ₃＋ｘ₃＋ｘ₄」の
演算が行われ、図７に示す下位から７列目の「ｘ₄＋ｘ₃
＋ｘ₃」が出力されるとともに、「０＋ｘ₄」の演算が行
われ、図７に示す下位から８列目の「ｘ₄＋０」が出力
される。

【００３７】さらに、１タイミングが進むと、各部の入
出力データの状態は、図１０に示すようになる。具体的
には、２並列シリアル加算器３および２並列シリアル加
算器４では、全ての入力が「０」となるので、その出力
も「０」となる。そして、２並列シリアル加算器５で
は、次タイミングで、「ｘ₄＋ｘ₄」の演算が行われ、図
７に示す下位から９列目の「ｘ₄＋ｘ₄」が出力される。

【００３８】また、上述した演算過程において、図７に
示す各行に対して、各ビットデータｘ₀，ｘ₁，ｘ₂，
ｘ₃，……を乗算する部分は、次のようにして行われ
る。すなわち、図８（ａ）に示すタイミングにおいて、
例えば、ディレイ回路１ｅからの出力であるビットデー
タｘ₀が「０」であるか、「１」であるかによって、切
換回路２におけるスイッチＳＷ１〜ＳＷ４が切り換わ
る。例えば、ビットデータｘ₀が「０」であれば、スイ
ッチＳＷ１〜ＳＷ４が「０」側に切り換わるので、各２
並列シリアル加算器３，４には、各ビットデータに代わ
って、「０」が供給される。

【００３９】したがって、図８（ａ）において、最初
に、２並列シリアル加算器５の出力端Ｓ₀から出力され
る「ｘ₀」は「０」となり、出力端Ｓ₁からの出力はその
まま「０」となる。また、２並列シリアル加算器４に供
給されるビットデータｘ₁，ｘ₂が共に「０」となるの
で、図８（ｂ）に示すタイミングで、２並列シリアル加
算器４の出力端Ｓ₀から出力される「ｘ₁＋ｘ₁」は「０
＋ｘ₁」となり、出力端Ｓ₁から出力される「ｘ₂＋０」
は「０＋０」となる。同様に、２並列シリアル加算器３
に供給されるビットデータｘ₃，ｘ₄が共に「０」となる
ので、図９（ａ）に示すタイミングで、２並列シリアル
加算器５の出力端Ｓ₀から出力される「ｘ₂＋ｘ₂＋ｘ₃」
は「ｘ₂＋ｘ₂＋０」となり、出力端Ｓ₁から出力される
「ｘ₄＋ｘ₃＋０」は「０＋ｘ₃＋０」となる。

【００４０】ここで、上述した「０」に変わったビット
データに注目すると、それらビットデータは、図７に示
す第１行目の「ｘ₄，ｘ₃，ｘ₂，ｘ₁，０，ｘ₀」である
ことが分かる。すなわち、ビットデータｘ₀が「０」で
あれば、該第１行目は全て「０」となるはずであり、上
述した切り換え動作によって実現されることが分かる。
上述した切換回路での切り換え動作は、ビットデータｘ
_i以降も、ディレイ回路１ｅから出力されるビットデー
タ毎に行われる。このように、最終的な演算結果、すな
わち、ビットシリアルデータｘ_iの２乗値は、最下位ビ
ットｘ₀から順に、最終段の２並列シリアル加算器５の
出力端Ｓ₀，Ｓ₁，Ｓ₀，Ｓ₁，……から交互に出力され
る。

【００４１】

【発明の効果】本発明によれば、複数の遅延手段によっ
て、下位ビットから順に供給されるビットシリアルデー
タの各ビットデータを、所定のタイミングで順次、次段
の遅延手段へ送出しながら保持し、加算手段によって、
複数の遅延手段の最終段から出力されるビットデータ、
上記複数の遅延手段の各々に保持されたビットデータ、
および前段の加算手段による演算結果に基づいて加算演
算を行い、このとき、切換手段によって、上記複数の遅
延手段の最終段から出力されるビットデータに応じて、
複数の遅延手段に保持されたビットデータ、あるいは該
ビットデータに代えた固定値「０」のいずれかを、選択
的に上記加算手段に供給するようにしたので、回路規模
を大きくすることなく、簡単な回路構成によって２乗演
算を行うことができるという利点が得られる。

【図面の簡単な説明】

【図１】本発明の一実施例によるビットシリアル２乗演
算回路の構成を示す回路図である。

【図２】本実施例による２並列シリアル加算器の構成を
示す回路図である。

【図３】従来のビットシリアル乗算回路の構成を示す回
路図である。

【図４】ビットシリアル乗算回路における乗算器の動作
を示す概念図である。

【図５】ビットシリアル乗算回路における加算器の構成
を示す回路図である。

【図６】従来のビットシリアル乗算回路の演算動作を示
す概念図である。

【図７】本実施例による２乗値の算出過程を表記した概
念図である。

【図８】本実施例によるビットシリアル２乗演算回路で
の各タイミングにおける各部の入出力の変化を示す概念
図である。

【図９】本実施例によるビットシリアル２乗演算回路で
の各タイミングにおける各部の入出力の変化を示す概念
図である。

【図１０】本実施例によるビットシリアル２乗演算回路
での各タイミングにおける各部の入出力の変化を示す概
念図である。

【符号の説明】

１ａ〜１ｅ ディレイ回路（複数の遅延手段） ２ 切換回路（切換手段） ＳＷ１〜ＳＷ４ スイッチ ３ ２並列シリアル加算器（加算手段、第１の２並列シ
リアル加算手段） ４ ２並列シリアル加算器（加算手段、第２の２並列シ
リアル加算手段） ５ ２並列シリアル加算器（加算手段、第３の２並列シ
リアル加算手段） １０ａ，１０ｂ 全加算器

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 下位ビットから順に供給されるビットシ
   リアルデータに対し、各ビットデータを保持するととも
   に、所定のタイミングで順次、次段へ送出する縦続接続
   された複数の遅延手段と、 前記ビットシリアルデータのうち、前記複数の遅延手段
   の最終段から出力されるビットデータに応じて、前記複
   数の遅延手段から出力されるビットデータをそのまま出
   力するか、あるいは該ビットデータに代えて固定値
   「０」を出力するかを選択的に切り換える切換手段と、 前記複数の遅延手段の最終段から出力されるビットデー
   タ、前記切換手段から出力されるビットデータまたは固
   定値「０」、および縦続接続された前段の加算手段によ
   る演算結果に基づいて加算演算を行うことにより、前記
   ビットシリアルデータの２乗値を算出する複数の加算手
   段とを具備することを特徴とするビットシリアル２乗演
   算回路。
2. 【請求項２】 前記複数の加算手段は、縦続接続された
   複数の２並列シリアル加算器からなり、該２並列シリア
   ル加算器は、２つの全加算器からなり、他方の全加算器
   からのキャリィを含めて、供給されるビットデータを加
   算することを特徴とする請求項１記載のビットシリアル
   ２乗演算回路。
3. 【請求項３】 下位ビットから順に供給されるビットシ
   リアルデータｘ_i（i＝0〜ｎ）の先頭ビットデータｘ
   _j（i＝0〜ｎ）に対し、各ビットデータ「ｘ_j+k（k：１
   〜ｎ-1）」を保持するとともに、順次、次段へ送出する
   縦続接続された複数の遅延手段と、 各ビットデータ毎に、固定値「０」と前記遅延手段で保
   持されたビットデータ「ｘ_j+n」とを加算する第１全加
   算器と、固定値「０」と前記遅延手段で保持されたビッ
   トデータ「ｘ_j+(n-1)」とを加算する第２全加算器とか
   らなる第１の２並列シリアル加算手段と、 前記第１の２並列シリアル加算手段の次段に縦続接続さ
   れ、各々、前記遅延手段で保持されたビットデータ「ｘ
   _j+1」〜ビットデータ「ｘ_j+(n-2)」のうち、隣接する２
   つのビットデータ毎に、該２つのビットデータの上位ビ
   ットデータと前段の第１全加算器からの演算結果とを加
   算する第１全加算器と、前記隣接する２つのビットデー
   タの下位ビットデータと前段の第２全加算器からの演算
   結果とを加算する第２全加算器とからなる複数の第２の
   ２並列シリアル加算手段と、 前記第２の２並列シリアル加算手段の次段に接続され、
   各ビットデータ毎に、固定値「０」と前記第２の２並列
   シリアル加算手段の最終段の第１全加算器からの演算結
   果とを加算する第１全加算器と、前記遅延手段で保持さ
   れた先頭ビットデータ「ｘ_j」と前記第２の２並列シリ
   アル加算手段の最終段の第２全加算器からの演算結果と
   を加算する第２全加算器とからなる第３の２並列シリア
   ル加算手段と、 前記先頭ビットデータ「ｘ_j」に応じて、前記複数の遅
   延手段から出力されるビットデータ「ｘ_j+k」、または
   前記ビットデータ「ｘ_j+k」に代えて固定値「０」のい
   ずれか一方を、前記第１ないし第３の２並列シリアル加
   算器に選択的に供給する切換手段とを具備し、 前記ビットシリアルデータｘ_iの２乗値として、最下位
   ビットから順に、前記第３の２並列シリアル加算手段の
   第１全加算器よび第２全加算器による演算結果とを交互
   に出力することを特徴とするビットシリアル２乗演算回
   路。
4. 【請求項４】 前記第１ないし第３の２並列シリアル加
   算手段は、各々、他方の全加算器からのキャリィを含め
   て、供給されるビットデータを加算することを特徴とす
   る請求項３記載のビットシリアル２乗演算回路。