JP3329921B2 - 演算装置 - Google Patents
演算装置Info
- Publication number
- JP3329921B2 JP3329921B2 JP32950593A JP32950593A JP3329921B2 JP 3329921 B2 JP3329921 B2 JP 3329921B2 JP 32950593 A JP32950593 A JP 32950593A JP 32950593 A JP32950593 A JP 32950593A JP 3329921 B2 JP3329921 B2 JP 3329921B2
- Authority
- JP
- Japan
- Prior art keywords
- arithmetic
- data
- circuit
- bit
- arithmetic circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 claims description 8
- 230000005540 biological transmission Effects 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- 238000010276 construction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/509—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination for multiple operands, e.g. digital integrators
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30036—Instructions to perform operations on packed data, e.g. vector, tile or matrix operations
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/3808—Details concerning the type of numbers or the way they are handled
- G06F2207/3828—Multigauge devices, i.e. capable of handling packed numbers without unpacking them
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Pure & Applied Mathematics (AREA)
- Mathematical Analysis (AREA)
- Computational Mathematics (AREA)
- Software Systems (AREA)
- Computing Systems (AREA)
- Mathematical Optimization (AREA)
- Mathematical Physics (AREA)
- Computer Hardware Design (AREA)
- Executing Machine-Instructions (AREA)
- Complex Calculations (AREA)
- Image Processing (AREA)
- Advance Control (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、高速処理が可能な演
算装置に関し、特に高速に演算を実行することが必要な
マイクロプロセッサなどに使用される演算装置である。
算装置に関し、特に高速に演算を実行することが必要な
マイクロプロセッサなどに使用される演算装置である。
【０００２】
【従来の技術】図５は、演算データ幅の最大が１６ビッ
トの演算処理を行う従来の演算装置の一例の構成を示す
図である。
トの演算処理を行う従来の演算装置の一例の構成を示す
図である。
【０００３】図５において、演算装置は１６ビットの演
算を行う演算回路１０３と、演算回路１０３の入力に直
結されて演算データを一時的に保持するテンポラリ・レ
ジスタｘ１０１，ｙ１０２とで構成される。
算を行う演算回路１０３と、演算回路１０３の入力に直
結されて演算データを一時的に保持するテンポラリ・レ
ジスタｘ１０１，ｙ１０２とで構成される。
【０００４】テンポラリ・レジスタｘ１０１，ｙ１０２
は、それぞれ１６ビットのデータバスｄ１，ｄ２に接続
され、１６ビットの演算回路１０３の出力はデータバス
ｄ１又はｄ２に接続されている。図５では説明のために
８ビットのレジスタＲ１，Ｒ２，Ｒ３，Ｒ４を付加して
いる。レジスタＲ１とＲ２及びレジスタＲ３とＲ４はそ
れぞれ連結されて１６ビット長のレジスタＲ１２及びＲ
３４のレジスタペアになる。レジスタＲ１，Ｒ２，Ｒ
３，Ｒ４は、データバスｄ１．ｄ２の下位８ビットｄ１
L ，ｄ２L 及びｄ１，ｄ２の上位８ビットｄ１H ，ｄ２
H のいずれにも接続可能とする。８ビット演算の場合、
レジスタＲ１，Ｒ２，Ｒ３，Ｒ４は、データバスｄ１，
ｄ２の下位８ビットｄ１L ，ｄ２L に接続され、レジス
タの内容の読み出しの時には、データバスｄ１，ｄ２の
上位８ビットｄ１H ，ｄ２H に“０”が与えられる。
は、それぞれ１６ビットのデータバスｄ１，ｄ２に接続
され、１６ビットの演算回路１０３の出力はデータバス
ｄ１又はｄ２に接続されている。図５では説明のために
８ビットのレジスタＲ１，Ｒ２，Ｒ３，Ｒ４を付加して
いる。レジスタＲ１とＲ２及びレジスタＲ３とＲ４はそ
れぞれ連結されて１６ビット長のレジスタＲ１２及びＲ
３４のレジスタペアになる。レジスタＲ１，Ｒ２，Ｒ
３，Ｒ４は、データバスｄ１．ｄ２の下位８ビットｄ１
L ，ｄ２L 及びｄ１，ｄ２の上位８ビットｄ１H ，ｄ２
H のいずれにも接続可能とする。８ビット演算の場合、
レジスタＲ１，Ｒ２，Ｒ３，Ｒ４は、データバスｄ１，
ｄ２の下位８ビットｄ１L ，ｄ２L に接続され、レジス
タの内容の読み出しの時には、データバスｄ１，ｄ２の
上位８ビットｄ１H ，ｄ２H に“０”が与えられる。
【０００５】次に、このような構成において、１６ビッ
ト演算を行なうときの動作について図６に示すタイミン
グチャートを参照して説明する。
ト演算を行なうときの動作について図６に示すタイミン
グチャートを参照して説明する。
【０００６】一例として、レジスタＲ１２のペア（上位
８ビット側をＲ１，下位８ビット側をＲ２とする）の内
容にレジスタＲ３４のペア（上位８ビット側をＲ３，下
位８ビット側をＲ４とする）の内容を加算して、加算結
果をレジスタＲ１２のペアに書き込む（Ｒ１２＋Ｒ３４
→Ｒ１２）という演算処理について説明する。
８ビット側をＲ１，下位８ビット側をＲ２とする）の内
容にレジスタＲ３４のペア（上位８ビット側をＲ３，下
位８ビット側をＲ４とする）の内容を加算して、加算結
果をレジスタＲ１２のペアに書き込む（Ｒ１２＋Ｒ３４
→Ｒ１２）という演算処理について説明する。
【０００７】まず、第１ステートで、レジスタＲ１２の
ペアの内容をデータバスｄ１に（レジスタＲ１の内容を
データバスｄ１の上位８ビットｄ１H に、レジスタＲ２
の内容をデータバスｄ１の下位８ビットｄ１L に）、レ
ジスタＲ３４ペアの内容をデータバスｄ２に（レジスタ
Ｒ３の内容をデータバスｄ２の上位８ビットｄ２H に、
レジスタＲ４の内容をデータバスｄ２の下位８ビットｄ
２L に）読み出す。続いて、データバスｄ１からテンポ
ラリ・レジスタｘ１０１にレジスタＲ１２ペアの内容が
書き込まれ、データバスｄ２からテンポラリ・レジスタ
ｙ１０２にレジスタＲ３４ペアの内容が書き込まれる。
演算制御信号ｆによって演算回路１０３には加算実行が
指示され、キャリー入力Ｃinには“０”が与えられ、演
算回路１０３は（ｘ＋ｙ）を算出する。
ペアの内容をデータバスｄ１に（レジスタＲ１の内容を
データバスｄ１の上位８ビットｄ１H に、レジスタＲ２
の内容をデータバスｄ１の下位８ビットｄ１L に）、レ
ジスタＲ３４ペアの内容をデータバスｄ２に（レジスタ
Ｒ３の内容をデータバスｄ２の上位８ビットｄ２H に、
レジスタＲ４の内容をデータバスｄ２の下位８ビットｄ
２L に）読み出す。続いて、データバスｄ１からテンポ
ラリ・レジスタｘ１０１にレジスタＲ１２ペアの内容が
書き込まれ、データバスｄ２からテンポラリ・レジスタ
ｙ１０２にレジスタＲ３４ペアの内容が書き込まれる。
演算制御信号ｆによって演算回路１０３には加算実行が
指示され、キャリー入力Ｃinには“０”が与えられ、演
算回路１０３は（ｘ＋ｙ）を算出する。
【０００８】次に、第２ステートで、演算回路１０３か
ら演算結果がデータバスｄ１に（演算結果の上位８ビッ
トがデータバスｄ１H に、演算結果の下位８ビットがデ
ータバスｄ１L に）出力され、レジスタＲ１２ペアに書
き込まれる。
ら演算結果がデータバスｄ１に（演算結果の上位８ビッ
トがデータバスｄ１H に、演算結果の下位８ビットがデ
ータバスｄ１L に）出力され、レジスタＲ１２ペアに書
き込まれる。
【０００９】次に、８ビット演算を行なうときの動作に
ついて、図７に示すタイミングチャートを参照して説明
する。
ついて、図７に示すタイミングチャートを参照して説明
する。
【００１０】一例として、レジスタＲ１の内容にレジス
タＲ２の内容を加算し、レジスタＲ１に書き込む処理
と、レジスタＲ３の内容からレジスタＲ４の内容を減算
し、レジスタＲ３に書き込む処理を実行する場合につい
て説明する。
タＲ２の内容を加算し、レジスタＲ１に書き込む処理
と、レジスタＲ３の内容からレジスタＲ４の内容を減算
し、レジスタＲ３に書き込む処理を実行する場合につい
て説明する。
【００１１】このような場合は、たとえ８ビット演算で
あっても１６ビットとして演算されるため、同時に２つ
の演算を実行することはできず、（レジスタＲ１＋レジ
スタＲ２）→レジスタＲ１を実行した後、（レジスタＲ
３−レジスタＲ４）→レジスタＲ３を実行する。
あっても１６ビットとして演算されるため、同時に２つ
の演算を実行することはできず、（レジスタＲ１＋レジ
スタＲ２）→レジスタＲ１を実行した後、（レジスタＲ
３−レジスタＲ４）→レジスタＲ３を実行する。
【００１２】まず、第１ステートで、レジスタＲ１，Ｒ
２の内容をそれぞれデータバスｄ１L ，ｄ２L に読み出
す。その際、データバスｄ１H ，ｄ２H には“０”が与
えられる。続いて、データバスｄ１，ｄ２からそれぞれ
テンポラリ・レジスタｘ１０１，ｙ１０２にレジスタＲ
１，Ｒ２の内容が書き込まれる。演算制御信号ｆにより
演算回路１０３に加算実行が指示され、キャリー入力Ｃ
inには“０”が与えられて、演算回路１０３は（ｘ＋
ｙ）を算出する。
２の内容をそれぞれデータバスｄ１L ，ｄ２L に読み出
す。その際、データバスｄ１H ，ｄ２H には“０”が与
えられる。続いて、データバスｄ１，ｄ２からそれぞれ
テンポラリ・レジスタｘ１０１，ｙ１０２にレジスタＲ
１，Ｒ２の内容が書き込まれる。演算制御信号ｆにより
演算回路１０３に加算実行が指示され、キャリー入力Ｃ
inには“０”が与えられて、演算回路１０３は（ｘ＋
ｙ）を算出する。
【００１３】次に、第２ステートで、演算回路１０３か
ら演算結果がデータバスｄ１L に出力されてレジスタＲ
１に書き込まれる。
ら演算結果がデータバスｄ１L に出力されてレジスタＲ
１に書き込まれる。
【００１４】次に、第３ステートで、レジスタＲ３，Ｒ
４の内容をそれぞれデータバスｄ１L ，ｄ２L に読み出
す。その際、データバスｄ１H ，ｄ２H には“０”が与
えられる。続いて、データバスｄ１，ｄ２からそれぞれ
テンポラリ・レジスタｘ１０１，ｙ１０２にレジスタＲ
３，Ｒ４の内容が書き込まれる。演算制御信号ｆにより
演算回路１０３に減算実行が指示され、キャリー入力Ｃ
inには“０”が与えられ、演算回路１０３は（ｘ−ｙ）
を算出する。
４の内容をそれぞれデータバスｄ１L ，ｄ２L に読み出
す。その際、データバスｄ１H ，ｄ２H には“０”が与
えられる。続いて、データバスｄ１，ｄ２からそれぞれ
テンポラリ・レジスタｘ１０１，ｙ１０２にレジスタＲ
３，Ｒ４の内容が書き込まれる。演算制御信号ｆにより
演算回路１０３に減算実行が指示され、キャリー入力Ｃ
inには“０”が与えられ、演算回路１０３は（ｘ−ｙ）
を算出する。
【００１５】次に、第４ステートで、演算回路１０３か
ら演算結果がデータバスｄ１L に出力されてレジスタＲ
３に書き込まれる。
ら演算結果がデータバスｄ１L に出力されてレジスタＲ
３に書き込まれる。
【００１６】このような演算処理では、８ビット演算で
も１６ビットとして処理しているため、演算回路１０３
の上位８ビットを無駄に使用していることになる。した
がって、続けて８ビット演算を実行する場合、１つずつ
演算を実行することになり、上記の演算例では合計４ス
テートの処理時間を要することになる。
も１６ビットとして処理しているため、演算回路１０３
の上位８ビットを無駄に使用していることになる。した
がって、続けて８ビット演算を実行する場合、１つずつ
演算を実行することになり、上記の演算例では合計４ス
テートの処理時間を要することになる。
【００１７】次に、後続の演算が先行する演算の結果を
使う場合、例えば、レジスタＲ１の内容にレジスタＲ２
の内容を加算し、和をレジスタＲ１に書き込む処理に続
き、レジスタＲ３の内容からレジスタＲ１の新しい内容
を引き、差をレジスタＲ３に書き込む処理を行なう場合
について、図８のタイミングチャートを参照して説明す
る。
使う場合、例えば、レジスタＲ１の内容にレジスタＲ２
の内容を加算し、和をレジスタＲ１に書き込む処理に続
き、レジスタＲ３の内容からレジスタＲ１の新しい内容
を引き、差をレジスタＲ３に書き込む処理を行なう場合
について、図８のタイミングチャートを参照して説明す
る。
【００１８】このような演算処理を行なう場合、常に１
６ビットとして演算されるため、最初の（Ｒ１＋Ｒ２）
→Ｒ１の処理が済むまでレジスタＲ３の内容をテンポラ
リ・レジスタｘ１０１又はｙ１０２に書き込むことはで
きない。そのため、（Ｒ３−Ｒ１）→Ｒ３の処理は（Ｒ
１＋Ｒ２）→Ｒ１の処理終了後に行われる。
６ビットとして演算されるため、最初の（Ｒ１＋Ｒ２）
→Ｒ１の処理が済むまでレジスタＲ３の内容をテンポラ
リ・レジスタｘ１０１又はｙ１０２に書き込むことはで
きない。そのため、（Ｒ３−Ｒ１）→Ｒ３の処理は（Ｒ
１＋Ｒ２）→Ｒ１の処理終了後に行われる。
【００１９】まず、第１ステートで、レジスタＲ１，Ｒ
２の内容をそれぞれデータバスｄ１L ，ｄ２L に読み出
す。その際、データバスｄ１H ，ｄ２H には“０”が与
えられる。続いて、データバスｄ１，ｄ２からそれぞれ
テンポラリ・レジスタｘ１０１，ｙ１０２にレジスタＲ
１，Ｒ２の内容が書き込まれる。演算制御信号ｆにより
演算回路１０３に加算実行が指示され、キャリー入力Ｃ
inには“０”が与えられ、演算回路１０３は（ｘ＋ｙ）
を算出する。
２の内容をそれぞれデータバスｄ１L ，ｄ２L に読み出
す。その際、データバスｄ１H ，ｄ２H には“０”が与
えられる。続いて、データバスｄ１，ｄ２からそれぞれ
テンポラリ・レジスタｘ１０１，ｙ１０２にレジスタＲ
１，Ｒ２の内容が書き込まれる。演算制御信号ｆにより
演算回路１０３に加算実行が指示され、キャリー入力Ｃ
inには“０”が与えられ、演算回路１０３は（ｘ＋ｙ）
を算出する。
【００２０】次に、第２ステートで、演算結果すなわち
レジスタＲ１の内容とレジスタＲ２の内容の和が演算回
路１０３からデータバスｄ１L に出力され、レジスタＲ
１に書き込まれる。
レジスタＲ１の内容とレジスタＲ２の内容の和が演算回
路１０３からデータバスｄ１L に出力され、レジスタＲ
１に書き込まれる。
【００２１】次に、第３ステートで、レジスタＲ３，Ｒ
１の内容をそれぞれデータバスｄ１L ，ｄ２L に読み出
す。その際、データバスｄ１H ，ｄ２H には“０”が与
えられる。続いて、データバスｄ１，ｄ２からそれぞれ
テンポラリ・レジスタｘ１０１，ｙ１０２にレジスタＲ
３，Ｒ１の内容が書き込まれる。演算制御信号ｆにより
演算回路１０３に減算実行が指示され、キャリー入力Ｃ
inには“０”が与えられ、演算回路１０３は（ｘ−ｙ）
を算出する。
１の内容をそれぞれデータバスｄ１L ，ｄ２L に読み出
す。その際、データバスｄ１H ，ｄ２H には“０”が与
えられる。続いて、データバスｄ１，ｄ２からそれぞれ
テンポラリ・レジスタｘ１０１，ｙ１０２にレジスタＲ
３，Ｒ１の内容が書き込まれる。演算制御信号ｆにより
演算回路１０３に減算実行が指示され、キャリー入力Ｃ
inには“０”が与えられ、演算回路１０３は（ｘ−ｙ）
を算出する。
【００２２】次に、第４ステートで、演算結果すなわち
レジスタＲ３の内容とレジスタＲ１の新しい内容の差
が、演算回路１０３からデータバスｄ１L に出力され、
レジスタＲ３に書き込まれる。
レジスタＲ３の内容とレジスタＲ１の新しい内容の差
が、演算回路１０３からデータバスｄ１L に出力され、
レジスタＲ３に書き込まれる。
【００２３】このように、従来では、続けて８ビット演
算を実行する場合は、１つずつ演算を実行することにな
り、上記の演算例では合計４ステートの処理時間を要す
ることになる。
算を実行する場合は、１つずつ演算を実行することにな
り、上記の演算例では合計４ステートの処理時間を要す
ることになる。
【００２４】
【発明が解決しようとする課題】以上説明したように、
演算装置の扱えるデータ幅未満のデータを演算している
時、例えば１６ビット長のデータを演算できる演算装置
において８ビット長の２項演算をしている時、従来の演
算装置では、後続の演算が８ビット長の２項演算であっ
ても、先行する演算の終了まで後続の演算の開始ができ
なかった。すなわち、複数の演算が同時に実行できない
ため、処理時間がかかるという問題を招いていた。
演算装置の扱えるデータ幅未満のデータを演算している
時、例えば１６ビット長のデータを演算できる演算装置
において８ビット長の２項演算をしている時、従来の演
算装置では、後続の演算が８ビット長の２項演算であっ
ても、先行する演算の終了まで後続の演算の開始ができ
なかった。すなわち、複数の演算が同時に実行できない
ため、処理時間がかかるという問題を招いていた。
【００２５】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、複数の演算を
並行して実行可能とし、演算処理時間の短縮化を達成し
得る演算装置を提供することにある。
たものであり、その目的とするところは、複数の演算を
並行して実行可能とし、演算処理時間の短縮化を達成し
得る演算装置を提供することにある。
【００２６】
【課題を解決するための手段】上記目的を達成するため
に、この発明は、取り扱う演算データの最大ビット幅を
ｍビット、最小ビット幅をｎビットとし、それぞれ独立
して演算可能なｎビットの演算回路を複数備え、ｎビッ
ト以上の演算データを演算する場合は、演算データがｎ
ビット毎に演算回路に与えられてそれぞれの演算回路が
並行動作し、下位側の演算回路から上位側の演算回路に
必要に応じてキャリーが与えられて演算処理が行われ、
ｍビット以下の演算データで一連の演算を連続して実行
する場合には、それぞれの演算回路が独立して並行動作
し、又は前段の演算回路の演算結果が直接後段の演算回
路側に与えられて複数の演算回路が順次動作して、一連
の演算を行う演算回路群と、それぞれの演算回路の直前
に設けられ、演算回路に与えられるｎビット幅の演算デ
ータをそれぞれ独立して一時的に保持する保持手段と、
前段の演算回路から後段の演算回路にキャリーを伝達制
御する伝達手段と、それぞれの演算回路と保持手段との
間でデータの転送路となるデータバスとから構成され、
前記後段の演算回路が前記前段の演算回路の演算結果を
用いて演算を行う場合、前記後段の演算回路に必要な演
算データを、後段の演算開始以前に予め前記保持手段に
保持させておくことを特徴とする。
に、この発明は、取り扱う演算データの最大ビット幅を
ｍビット、最小ビット幅をｎビットとし、それぞれ独立
して演算可能なｎビットの演算回路を複数備え、ｎビッ
ト以上の演算データを演算する場合は、演算データがｎ
ビット毎に演算回路に与えられてそれぞれの演算回路が
並行動作し、下位側の演算回路から上位側の演算回路に
必要に応じてキャリーが与えられて演算処理が行われ、
ｍビット以下の演算データで一連の演算を連続して実行
する場合には、それぞれの演算回路が独立して並行動作
し、又は前段の演算回路の演算結果が直接後段の演算回
路側に与えられて複数の演算回路が順次動作して、一連
の演算を行う演算回路群と、それぞれの演算回路の直前
に設けられ、演算回路に与えられるｎビット幅の演算デ
ータをそれぞれ独立して一時的に保持する保持手段と、
前段の演算回路から後段の演算回路にキャリーを伝達制
御する伝達手段と、それぞれの演算回路と保持手段との
間でデータの転送路となるデータバスとから構成され、
前記後段の演算回路が前記前段の演算回路の演算結果を
用いて演算を行う場合、前記後段の演算回路に必要な演
算データを、後段の演算開始以前に予め前記保持手段に
保持させておくことを特徴とする。
【００２７】
【作用】上記構成において、この発明は、演算データの
ビット幅を分割して分割した演算データをそれぞれ異な
る演算回路により並行して独立に演算処理し、又は先行
演算の結果が後続演算に必要な場合は、先行演算の結果
を除く後続演算の演算データを演算が開始される前に予
め保持手段に与えて準備しておくようにしている。
ビット幅を分割して分割した演算データをそれぞれ異な
る演算回路により並行して独立に演算処理し、又は先行
演算の結果が後続演算に必要な場合は、先行演算の結果
を除く後続演算の演算データを演算が開始される前に予
め保持手段に与えて準備しておくようにしている。
【００２８】
【実施例】以下、図面を用いてこの発明の実施例を説明
する。
する。
【００２９】図１はこの発明の一実施例に係わる演算装
置の構成を示す図である。
置の構成を示す図である。
【００３０】図１において、演算装置は、８ビットの演
算を行う演算回路ａL １と演算回路ａH ２とからなる演
算回路群と、演算回路ａL １又はａH ２の入力に直結さ
れて演算データを一時的に保持するテンポラリ・レジス
タｘL ３，ｙL ４，ｘH ５，ｙH ６と、演算回路ａL １
から演算回路ａH ２にキャリーを伝達制御するセレクタ
７と、演算回路ａL １及び演算回路ａH ２とテンポラリ
・レジスタｘL ３，ｙL ４，ｘH ５，ｙH ６との間でデ
ータの転送路となるデータバスｄ１L ，ｄ２Lとｄ
１H ，ｄ２H とを有して構成される。図１では説明のた
めに演算装置の他に演算データ及び演算結果を保持する
８ビットのレジスタＲ１，Ｒ２，Ｒ３，Ｒ４を付加して
いる。
算を行う演算回路ａL １と演算回路ａH ２とからなる演
算回路群と、演算回路ａL １又はａH ２の入力に直結さ
れて演算データを一時的に保持するテンポラリ・レジス
タｘL ３，ｙL ４，ｘH ５，ｙH ６と、演算回路ａL １
から演算回路ａH ２にキャリーを伝達制御するセレクタ
７と、演算回路ａL １及び演算回路ａH ２とテンポラリ
・レジスタｘL ３，ｙL ４，ｘH ５，ｙH ６との間でデ
ータの転送路となるデータバスｄ１L ，ｄ２Lとｄ
１H ，ｄ２H とを有して構成される。図１では説明のた
めに演算装置の他に演算データ及び演算結果を保持する
８ビットのレジスタＲ１，Ｒ２，Ｒ３，Ｒ４を付加して
いる。
【００３１】演算回路ａL １，ａH ２は８ビットの演算
データを取扱い、演算装置全体としては一度に扱える演
算データの最大データ幅は１６ビットとなる。演算回路
ａL１，ａH ２は、演算の種類を指定する演算制御信号
ｆL ，ｆH にしたがって演算を行い、８ビット演算を行
なうときは独立に動作し、１６ビット演算を行なうとき
は演算回路ａL １を下位８ビット用、演算回路ａH ２を
上位８ビット用として連結して動作する。この時、演算
回路ａL １のキャリー出力は、演算回路ａH ２のキャリ
ー入力に接続される。
データを取扱い、演算装置全体としては一度に扱える演
算データの最大データ幅は１６ビットとなる。演算回路
ａL１，ａH ２は、演算の種類を指定する演算制御信号
ｆL ，ｆH にしたがって演算を行い、８ビット演算を行
なうときは独立に動作し、１６ビット演算を行なうとき
は演算回路ａL １を下位８ビット用、演算回路ａH ２を
上位８ビット用として連結して動作する。この時、演算
回路ａL １のキャリー出力は、演算回路ａH ２のキャリ
ー入力に接続される。
【００３２】テンポラリ・レジスタｘL ３，ｙL ４，ｘ
H ５，ｙH ６は、下位８ビット（ｘL ３，ｙL ４）と上
位８ビット（ｘH ５，ｙH ６）に分割されて、それぞれ
データバスｄ１L ，ｄ２L ，ｄ１H ，ｄ２H に接続され
ている。テンポラリ・レジスタｘL ３，ｙL ４，ｘ
H ５，ｙH ６は、演算制御信号ｆL ，ｆH にしたがって
テンポラリ・レジスタｘL ３，ｙL ４又はテンポラリ・
レジスタｘH ５，ｙH ６との間で演算され、例えば演算
制御信号ｆが加算を指示した場合は、テンポラリ・レジ
スタ（ｘ＋ｙ）の結果が、演算回路ａL １，ａH ２から
出力される。
H ５，ｙH ６は、下位８ビット（ｘL ３，ｙL ４）と上
位８ビット（ｘH ５，ｙH ６）に分割されて、それぞれ
データバスｄ１L ，ｄ２L ，ｄ１H ，ｄ２H に接続され
ている。テンポラリ・レジスタｘL ３，ｙL ４，ｘ
H ５，ｙH ６は、演算制御信号ｆL ，ｆH にしたがって
テンポラリ・レジスタｘL ３，ｙL ４又はテンポラリ・
レジスタｘH ５，ｙH ６との間で演算され、例えば演算
制御信号ｆが加算を指示した場合は、テンポラリ・レジ
スタ（ｘ＋ｙ）の結果が、演算回路ａL １，ａH ２から
出力される。
【００３３】レジスタＲ１とＲ２及びレジスタＲ３とＲ
４は、それぞれ連結されて１６ビット長のレジスタＲ１
２及びＲ３４のレジスタペアになる。レジスタＲ１〜Ｒ
４はデータバスｄ１L ，ｄ２L ，ｄ１H ，ｄ２H のいず
れにも接続可能とする。ただし、１６ビット演算の場
合、レジスタＲ１，Ｒ３はデータバスｄ１H 又はｄ２H
に、レジスタＲ２，Ｒ４はデータバスｄ１L 又はデータ
バスｄ２L と接続されるものとする。テンポラリ・レジ
スタｘL ３，ｙL ４，ｘH ５，ｙH ６にデータ転送後の
次のステート以降で演算結果が出力される。レジスタペ
アＲ１２，Ｒ３４は、２本の１６ビット・データバスｄ
１，ｄ２を介してテンポラリ・レジスタｘL ３，ｙ
L ４，ｘH ５，ｙH ６の入力及び演算回路ａL １，ａH
２の出力に接続されている。
４は、それぞれ連結されて１６ビット長のレジスタＲ１
２及びＲ３４のレジスタペアになる。レジスタＲ１〜Ｒ
４はデータバスｄ１L ，ｄ２L ，ｄ１H ，ｄ２H のいず
れにも接続可能とする。ただし、１６ビット演算の場
合、レジスタＲ１，Ｒ３はデータバスｄ１H 又はｄ２H
に、レジスタＲ２，Ｒ４はデータバスｄ１L 又はデータ
バスｄ２L と接続されるものとする。テンポラリ・レジ
スタｘL ３，ｙL ４，ｘH ５，ｙH ６にデータ転送後の
次のステート以降で演算結果が出力される。レジスタペ
アＲ１２，Ｒ３４は、２本の１６ビット・データバスｄ
１，ｄ２を介してテンポラリ・レジスタｘL ３，ｙ
L ４，ｘH ５，ｙH ６の入力及び演算回路ａL １，ａH
２の出力に接続されている。
【００３４】１６ビットのデータバスｄ１，ｄ２は、下
位８ビット（ｄ１L ，ｄ２L ）と上位８ビット（ｄ
１H ，ｄ２H ）に分割されており、演算回路ａL １とａ
H ２の出力は、それぞれデータバスｄ１L 又はｄ２L と
データバスｄ１H 又はｄ２H に接続されるものとする。
位８ビット（ｄ１L ，ｄ２L ）と上位８ビット（ｄ
１H ，ｄ２H ）に分割されており、演算回路ａL １とａ
H ２の出力は、それぞれデータバスｄ１L 又はｄ２L と
データバスｄ１H 又はｄ２H に接続されるものとする。
【００３５】セレクタ７は、演算制御信号ｇにしたがっ
て演算回路ａL １から出力されるキャリー出力Ｃｏｕｔ
L 又はキャリー入力ＦＣｉｎH を選択して、演算回路ａ
H ２にキャリーＣｉｎH として与える。
て演算回路ａL １から出力されるキャリー出力Ｃｏｕｔ
L 又はキャリー入力ＦＣｉｎH を選択して、演算回路ａ
H ２にキャリーＣｉｎH として与える。
【００３６】このような構成において、まず、１６ビッ
ト演算を行うときの動作について説明する。
ト演算を行うときの動作について説明する。
【００３７】一例として、レジスタペアＲ１２の内容に
レジスタペアＲ３４の内容を加算し、レジスタペアＲ１
２に書き込む場合について、図２に示すタイミングチャ
ートを参照して説明する。
レジスタペアＲ３４の内容を加算し、レジスタペアＲ１
２に書き込む場合について、図２に示すタイミングチャ
ートを参照して説明する。
【００３８】まず、第１ステートで、レジスタペアＲ１
２の内容をデータバスｄ１に、レジスタペアＲ３４の内
容をデータバスｄ２に読み出す。レジスタＲ２の内容が
データバスｄ１L からテンポラリ・レジスタｘL ３に、
レジスタＲ１の内容がデータバスｄ１H からテンポラリ
・レジスタｘH ４に書き込まれ、レジスタＲ４の内容が
データバスｄ２L からテンポラリ・レジスタｙL ５に、
レジスタＲ３の内容がデータバスｄ２H からテンポラリ
・レジスタｙH ６に書き込まれる。演算制御信号ｆL,ｆ
H は、演算回路ａL １とａH ２の双方に加算実行を指示
し、演算制御信号ｇで演算回路ａH ２のキャリー入力Ｃ
inH には演算回路ａL １のキャリー出力Ｃout L を接続
させる。演算回路ａL １のキャリー入力ＣinL には、
“０”を入れる。
２の内容をデータバスｄ１に、レジスタペアＲ３４の内
容をデータバスｄ２に読み出す。レジスタＲ２の内容が
データバスｄ１L からテンポラリ・レジスタｘL ３に、
レジスタＲ１の内容がデータバスｄ１H からテンポラリ
・レジスタｘH ４に書き込まれ、レジスタＲ４の内容が
データバスｄ２L からテンポラリ・レジスタｙL ５に、
レジスタＲ３の内容がデータバスｄ２H からテンポラリ
・レジスタｙH ６に書き込まれる。演算制御信号ｆL,ｆ
H は、演算回路ａL １とａH ２の双方に加算実行を指示
し、演算制御信号ｇで演算回路ａH ２のキャリー入力Ｃ
inH には演算回路ａL １のキャリー出力Ｃout L を接続
させる。演算回路ａL １のキャリー入力ＣinL には、
“０”を入れる。
【００３９】演算回路ａL １は、和（ｘL ＋ｙL ）及び
キャリーＣout L を算出し、演算回路ａH ２は、和（ｘ
H ＋ｙH ＋ＣinH ）を算出する。
キャリーＣout L を算出し、演算回路ａH ２は、和（ｘ
H ＋ｙH ＋ＣinH ）を算出する。
【００４０】次に、第２ステートで、演算結果が演算回
路ａL １，ａH ２からデータバスｄ１L ，ｄ１H にそれ
ぞれ出力され、レジスタＲ２及びレジスタＲ１に書き込
まれる。
路ａL １，ａH ２からデータバスｄ１L ，ｄ１H にそれ
ぞれ出力され、レジスタＲ２及びレジスタＲ１に書き込
まれる。
【００４１】このように、１６ビット演算の場合、従来
例と本発明の上記実施例は、ともに２ステートで演算処
理されるので、処理時間の点で差は生じない。
例と本発明の上記実施例は、ともに２ステートで演算処
理されるので、処理時間の点で差は生じない。
【００４２】次に、８ビット演算を行うときの動作につ
いて説明する。
いて説明する。
【００４３】一例として、レジスタＲ１の内容にレジス
タＲ２の内容を加算し、レジスタＲ１に書き込む処理と
レジスタＲ３の内容からレジスタＲ４の内容を引き、レ
ジスタＲ３に書き込む処理を並行して実行する場合につ
いて、図３に示すタイミングチャートを参照して説明す
る。
タＲ２の内容を加算し、レジスタＲ１に書き込む処理と
レジスタＲ３の内容からレジスタＲ４の内容を引き、レ
ジスタＲ３に書き込む処理を並行して実行する場合につ
いて、図３に示すタイミングチャートを参照して説明す
る。
【００４４】まず、第１ステートで、レジスタＲ１〜Ｒ
４の内容をそれぞれデータバスｄ１L ，ｄ２L ，ｄ
１H ，ｄ２H に読み出す。データバスｄ１L ，ｄ２L ，
ｄ１H ，ｄ２H からそれぞれテンポラリ・レジスタｘL
３，ｙL ４，ｘH ５，ｙH ６にレジスタＲ１〜Ｒ４の内
容が書き込まれる。
４の内容をそれぞれデータバスｄ１L ，ｄ２L ，ｄ
１H ，ｄ２H に読み出す。データバスｄ１L ，ｄ２L ，
ｄ１H ，ｄ２H からそれぞれテンポラリ・レジスタｘL
３，ｙL ４，ｘH ５，ｙH ６にレジスタＲ１〜Ｒ４の内
容が書き込まれる。
【００４５】演算制御信号ｆL は、演算回路ａL １に加
算実行を指示し、演算回路ａL １のキャリー入力ＣinL
には、“０”を入れる。演算制御信号ｆH は、演算回路
ａH２に減算実行を指示する。演算制御信号ｇで演算回
路ａH ２のキャリー入力ＣinH をＦＣinH にし、ＦＣin
H には“０”を入れる。したがって、演算回路ａL １
は、和（ｘL ＋ｙL ）を算出し、演算回路ａH ２は、差
（ｘH −ｙH ）を算出する。
算実行を指示し、演算回路ａL １のキャリー入力ＣinL
には、“０”を入れる。演算制御信号ｆH は、演算回路
ａH２に減算実行を指示する。演算制御信号ｇで演算回
路ａH ２のキャリー入力ＣinH をＦＣinH にし、ＦＣin
H には“０”を入れる。したがって、演算回路ａL １
は、和（ｘL ＋ｙL ）を算出し、演算回路ａH ２は、差
（ｘH −ｙH ）を算出する。
【００４６】次に、第２ステートで、演算結果が演算回
路ａL １，ａH ２からデータバスｄ１L ，ｄ１H にそれ
ぞれ出力され、レジスタＲ１及びレジスタＲ３に書き込
まれる。
路ａL １，ａH ２からデータバスｄ１L ，ｄ１H にそれ
ぞれ出力され、レジスタＲ１及びレジスタＲ３に書き込
まれる。
【００４７】このように、本発明の上記実施例では２つ
の演算を並行して同時に実行可能なため、２ステートの
処理時間で済むのに対して、従来の演算処理では、前述
したように８ビット演算でも１６ビットとして処理して
いるため、演算回路１０３の上位８ビットを無駄に使用
しているため、続けて８ビット演算を実行する場合、１
つずつ演算を実行することになり、合計４ステートの処
理時間を要することになる。したがって、本発明の上記
実施例では、従来に比べて演算処理を高速に行うことが
できる。
の演算を並行して同時に実行可能なため、２ステートの
処理時間で済むのに対して、従来の演算処理では、前述
したように８ビット演算でも１６ビットとして処理して
いるため、演算回路１０３の上位８ビットを無駄に使用
しているため、続けて８ビット演算を実行する場合、１
つずつ演算を実行することになり、合計４ステートの処
理時間を要することになる。したがって、本発明の上記
実施例では、従来に比べて演算処理を高速に行うことが
できる。
【００４８】次に、後続の演算が先行する演算の結果を
使う場合について説明する。
使う場合について説明する。
【００４９】このような場合には、本発明では同時に演
算することはできないので、次のように２ステップ（１
ステップ目は第１〜第２ステート、２ステップ目は第２
〜第３ステート）に分けて実行する。
算することはできないので、次のように２ステップ（１
ステップ目は第１〜第２ステート、２ステップ目は第２
〜第３ステート）に分けて実行する。
【００５０】一例として、レジスタＲ１の内容にレジス
タＲ２の内容を加算し、和をレジスタＲ１に書き込む処
理に引き続き、レジスタＲ３の内容からレジスタＲ１の
新しい内容を引き、差をレジスタＲ３に書き込む処理を
行う場合について、図４に示すタイミングチャートを参
照して説明する。
タＲ２の内容を加算し、和をレジスタＲ１に書き込む処
理に引き続き、レジスタＲ３の内容からレジスタＲ１の
新しい内容を引き、差をレジスタＲ３に書き込む処理を
行う場合について、図４に示すタイミングチャートを参
照して説明する。
【００５１】まず、第１ステートで、レジスタＲ１〜Ｒ
３の内容をそれぞれデータバスｄ１L ，ｄ２L 及びｄ１
H に読み出す。データバスｄ１L ，ｄ２L 及びｄ１H か
らそれぞれテンポラリ・レジスタｘL ３，ｙL ４及びｘ
H ５にレジスタＲ１〜Ｒ３の内容が書き込まれる。演算
制御信号ｆL は、演算回路ａL １に加算実行を指示し、
演算回路ａL １のキャリー入力ＣinL には“０”を入れ
る。したがって、演算回路ａL １は和（ｘL ＋ｙL ）を
算出する。
３の内容をそれぞれデータバスｄ１L ，ｄ２L 及びｄ１
H に読み出す。データバスｄ１L ，ｄ２L 及びｄ１H か
らそれぞれテンポラリ・レジスタｘL ３，ｙL ４及びｘ
H ５にレジスタＲ１〜Ｒ３の内容が書き込まれる。演算
制御信号ｆL は、演算回路ａL １に加算実行を指示し、
演算回路ａL １のキャリー入力ＣinL には“０”を入れ
る。したがって、演算回路ａL １は和（ｘL ＋ｙL ）を
算出する。
【００５２】次に、第２ステートで、演算結果すなわち
レジスタＲ１の内容とレジスタＲ２の内容の和が、演算
回路ａL １からデータバスｄ２H に出力され、レジスタ
Ｒ１に書き込まれるとともにテンポラリ・レジスタｙH
６に書き込まれる。演算制御信号ｆH は、演算回路ａH
２に減算実行を指示し、演算制御信号ｇは、演算回路ａ
H ２のキャリー入力ＣinH にＦＣinH を選択し、ＦＣin
H には“０”を入れる。したがって、演算回路ａH ２は
差（ｘH −ｙH ）を算出する。
レジスタＲ１の内容とレジスタＲ２の内容の和が、演算
回路ａL １からデータバスｄ２H に出力され、レジスタ
Ｒ１に書き込まれるとともにテンポラリ・レジスタｙH
６に書き込まれる。演算制御信号ｆH は、演算回路ａH
２に減算実行を指示し、演算制御信号ｇは、演算回路ａ
H ２のキャリー入力ＣinH にＦＣinH を選択し、ＦＣin
H には“０”を入れる。したがって、演算回路ａH ２は
差（ｘH −ｙH ）を算出する。
【００５３】次に、第３ステートで、演算結果すなわち
レジスタＲ３の内容とレジスタＲ１の新しい内容の差
が、演算回路ａH ２からデータバスｄ２H に出力され、
レジスタＲ３に書き込まれる。
レジスタＲ３の内容とレジスタＲ１の新しい内容の差
が、演算回路ａH ２からデータバスｄ２H に出力され、
レジスタＲ３に書き込まれる。
【００５４】このように、続けて８ビット演算を実行す
る場合は、従来例では１つずつ演算を実行することにな
り、上記の演算例では合計４ステートの処理時間を要す
るのに対して、本発明の上記実施例では、１回目の演算
開始時に次の演算に必要なデータの一部をテンポラリ・
レジスタに書き込んでおくことができ（なお、次の演算
に必要なデータの一部すなわち上記の例ではレジスタＲ
３の内容を第２ステートでテンポラリ・レジスタに書き
込んでも良い）、また、演算結果をレジスタに書き込む
際、テンポラリ・レジスタにも書き込むことができるた
め、処理時間が１ステート分短縮される。
る場合は、従来例では１つずつ演算を実行することにな
り、上記の演算例では合計４ステートの処理時間を要す
るのに対して、本発明の上記実施例では、１回目の演算
開始時に次の演算に必要なデータの一部をテンポラリ・
レジスタに書き込んでおくことができ（なお、次の演算
に必要なデータの一部すなわち上記の例ではレジスタＲ
３の内容を第２ステートでテンポラリ・レジスタに書き
込んでも良い）、また、演算結果をレジスタに書き込む
際、テンポラリ・レジスタにも書き込むことができるた
め、処理時間が１ステート分短縮される。
【００５５】したがって、本願発明の実施例では８ビッ
ト演算が継続して実行される場合、従来例に比べて処理
時間が１〜２ステート短縮されるため、高速処理を必要
とする応用分野の演算装置に適している。
ト演算が継続して実行される場合、従来例に比べて処理
時間が１〜２ステート短縮されるため、高速処理を必要
とする応用分野の演算装置に適している。
【００５６】
【発明の効果】以上説明したように、この発明によれ
ば、演算データのビット幅を分割して分割した演算デー
タをそれぞれ異なる演算回路により並行して独立に演算
処理し、又は先行演算の結果が後続演算に必要な場合
は、先行演算の結果を除く後続演算の演算データを演算
が開始される前に予め第２の保持手段から第１の保持手
段に与えて準備しておくようにしたので、演算処理を高
速化することができる。
ば、演算データのビット幅を分割して分割した演算デー
タをそれぞれ異なる演算回路により並行して独立に演算
処理し、又は先行演算の結果が後続演算に必要な場合
は、先行演算の結果を除く後続演算の演算データを演算
が開始される前に予め第２の保持手段から第１の保持手
段に与えて準備しておくようにしたので、演算処理を高
速化することができる。
【図１】請求項１記載の発明の一実施例に係わる演算装
置の構成を示す図である。
置の構成を示す図である。
【図２】図１に示す演算装置の動作タイミングチャート
である。
である。
【図３】図１に示す演算装置の他の動作タイミングチャ
ートである。
ートである。
【図４】図１に示す演算装置の他の動作タイミングチャ
ートである。
ートである。
【図５】従来の演算装置の構成を示す図である。
【図６】図５に示す演算装置の動作タイミングチャート
である。
である。
【図７】図５に示す演算装置の他の動作タイミングチャ
ートである。
ートである。
【図８】図５に示す演算装置の他の動作タイミングチャ
ートである。
ートである。
１，２ 演算回路 ３，４，５，６ テンポラリ・レジスタ ７ セレクタ Ｒ１〜Ｒ４ レジスタ ｄ１，ｄ２ データバス
Claims (17)
- 【請求項１】 取り扱う演算データの最大ビット幅をｍ
ビット、最小ビット幅をｎビットとし、それぞれ独立し
て演算可能なｎビットの演算回路を複数備え、ｎビット
以上の演算データを演算する場合は、演算データがｎビ
ット毎に演算回路に与えられてそれぞれの演算回路が並
行動作し、下位側の演算回路から上位側の演算回路に必
要に応じてキャリーが与えられて演算処理が行われ、ｍ
ビット以下の演算データで一連の演算を連続して実行す
る場合には、それぞれの演算回路が独立して並行動作
し、又は前段の演算回路の演算結果が直接後段の演算回
路側に与えられて複数の演算回路が順次動作して、一連
の演算を行う演算回路群と、 それぞれの演算回路の直前に設けられ、演算回路に与え
られるｎビット幅の演算データをそれぞれ独立して一時
的に保持する保持手段と、 前段の演算回路から後段の演算回路にキャリーを伝達制
御する伝達手段と、 それぞれの演算回路と保持手段との間でデータの転送路
となるデータバスとを有し、 前記後段の演算回路が前記前段の演算回路の演算結果を
用いて演算を行う場合、前記後段の演算回路に必要な演
算データを、後段の演算開始以前に予め前記保持手段に
保持させておく ことを特徴とする演算装置。 - 【請求項２】 データの演算を実行するために、各々の
演算回路がデータを受け取る入力部を備える演算回路群
と、 前記演算回路群のうち対応する演算回路の前記入力部に
前記データを供給し、且つ前記演算回路群のうち対応す
る演算回路の出力部からデータを取得するために、前記
演算回路群のうち対応する演算回路に接続された、それ
ぞれが少なくとも２個の組からなるデータバス群と、 前記演算回路の各々に接続された制御線と、 前記制御線の各々に接続され、前記演算回路がデータを
与えられて処理する複数の異なるデータ処理モードを確
立するための制御信号を供給する演算制御回路とから構
成され、 前記異なるデータ処理モードは、少なくとも、 (1) 前記演算回路群のうち対応する演算回路の入力部に
少なくとも２組のデータバスからデータが同時に与えら
れ、データを与えられた演算回路によって互いに排他的
に且つ独立してデータが処理されるように、前記演算制
御回路が前記演算回路を制御する第１のモード、 (2) 前記演算回路群のうち対応する演算回路の入力部に
少なくとも２組のデータバスからデータが同時に与えら
れ、データを与えられた演算回路によって互いに協調的
にデータが処理されるように、前記演算制御回路が前記
演算回路を制御する第２のモード、 (3) 第１の演算処理を実行する第１の演算回路の入力部
に１組のデータバスからデータが与えられ、この第１の
演算結果を更新する第２の演算処理を更に順次実行する
少なくとも第２の演算回路に第１の演算結果を与え、前
記第２の演算処理に必要なデータを、前記第２の演算処
理開始以前に予め前記第２の演算回路の入力部に与えて
おくように、前記演算制御回路が前記演算回路を制御す
る第３のモード、 の３つのモードを含むことを特徴とする演算装置。 - 【請求項３】 請求項２に記載の演算装置は、更に、 前記演算回路群の各々の入力部に配置され、各々の入力
部に供給するデータを一時的に保持する複数個の第１の
保持手段と、 前記データバス群に接続され、データバスに供給し、且
つデータバスから入手するデータを格納する複数個の第
２の保持手段と、 前記異なるデータ処理モードのうちの少なくとも１つの
モードにおいて、前記演算回路群のうち前段の演算回路
の演算処理から得られる演算結果に対応したキャリー信
号を、第２の演算回路に供給するために演算制御回路に
よって制御されるキャリー伝達手段と、 からなることを特徴とする演算装置。 - 【請求項４】 前記複数個の第２の保持手段はレジスタ
であることを特徴とする請求項３に記載の演算装置。 - 【請求項５】 各々のレジスタはｎビットのデータ容量
を持ち、該レジスタはｍビットのデータを保持するレジ
スタのグループを等分されたものである（但し、ｎ及び
ｍは２以上の整数であり、ｍはｎの倍数である）ことを
特徴とする請求項４に記載の演算装置。 - 【請求項６】 前記演算回路群は少なくとも１つのペア
で構成され、少なくとも１つのペアにおける各々の演算
回路は、ｎビットのデータ容量を持ち、且つｎビットの
演算を実行する（但し、ｎは２以上の整数である）こと
を特徴とする請求項２に記載の演算装置。 - 【請求項７】 少なくとも１つのペアのうち、第１の演
算回路は第１のデータバスと第２のデータバスを有する
第１のデータバス群に接続され、少なくとも１つのペア
のうち、第２の演算回路は第３のデータバスと第４のデ
ータバスを有する第２のデータバス群に接続されてお
り、前記第１、第２、第３及び第４のデータバスはいず
れもｎビットのデータ容量を持つことを特徴とする請求
項６に記載の演算装置。 - 【請求項８】 請求項７に記載の演算装置は、更に、 前記第１のデータバスと前記第１の演算回路とに接続さ
れる第１のテンポラリ・レジスタと、 前記第２のデータバスと前記第１の演算回路とに接続さ
れる第２のテンポラリ・レジスタと、 前記第３のデータバスと前記第２の演算回路とに接続さ
れる第３のテンポラリ・レジスタと、 前記第４のデータバスと前記第２の演算回路とに接続さ
れる第４のテンポラリ・レジスタと、 からなることを特徴とする演算装置。 - 【請求項９】 請求項８に記載の演算装置は、更に、 前記第１のデータバスに接続される第１のｎビットレジ
スタと、 前記第２のデータバスに接続される第２のｎビットレジ
スタと、 前記第３のデータバスに接続される第３のｎビットレジ
スタと、 前記第４のデータバスに接続される第４のｎビットレジ
スタと、 からなることを特徴とする演算装置。 - 【請求項１０】 請求項９に記載の演算装置は、更に、 前記異なるデータ処理モードのうち少なくとも１つのモ
ードにおいて、前記第１の演算回路の第１の演算処理か
ら得られる演算結果に対応したキャリー信号を、前記第
２の演算回路に供給するために演算制御回路によって制
御されるキャリー伝達手段と、からなることを特徴とす
る演算装置。 - 【請求項１１】 前記異なるデータ処理モードのうち少
なくとも１つは、第１及び第２のデータバスから第１及
び第２のテンポラリ・レジスタによってデータが受け取
られ、前記第１の演算処理を実行する前記第１の演算回
路に該データが供給されるように前記演算制御回路が前
記少なくとも一つのペアを制御し、第１の演算処理に引
き続いて第２の演算処理を実行するために前記第１の演
算処理の結果を第２の演算回路に前記演算制御回路が供
給するモードであることを特徴とする請求項１０に記載
の演算装置。 - 【請求項１２】 前記異なるデータ処理モードのうち少
なくとも１つは、前記演算制御回路が、前記第１及び第
２のｎビットレジスタに格納されたデータを第１のｎビ
ット演算を実行するための前記第１の演算回路に供給
し、その一方で、前記第３及び第４のｎビットレジスタ
に格納されたデータを第２のｎビット演算を同時に実行
するための前記第２の演算回路に供給し、更に前記演算
制御回路は、第１のｎビット演算の実行結果を第１のｎ
ビットレジスタに格納し、その一方で、第２のｎビット
演算の実行結果を第２のｎビットレジスタに同時に格納
するモードであることを特徴とする請求項１１に記載の
演算装置。 - 【請求項１３】 前記異なるデータ処理モードのうち少
なくとも１つは、 独立して演算処理されるように演算制御回路によって制
御される少なくとも第１及び第２の演算回路を有する第
１のモードと、 第１の演算回路が下位ビットの演算を実行する一方、第
２の演算回路が上位ビットの演算を実行するように、演
算制御回路によって少なくとも第１及び第２の演算回路
が協調的に操作される第２のモードと、 からなるグループから選択されるモードであることを特
徴とする請求項２に記載の演算装置。 - 【請求項１４】 請求項１３に記載の演算装置は、更
に、 前記第２のモードにおいて、キャリー信号を前記第１の
演算回路から前記第２の演算回路に選択的に供給するた
めに、演算制御回路に応じるキャリー伝達手段と、から
なることを特徴とする演算装置。 - 【請求項１５】 請求項１４に記載の演算装置は、更
に、 第１及び第２の演算回路に接続されたデータバスに接続
された第１、第２、第３及び第４のｎビットレジスタ
と、からなり、 前記第１及び第２のｎビットレジスタは第１の２・ｎビ
ットレジスタを形成するために組み合わされ、 前記第３及び第４のｎビットレジスタは第２の２・ｎビ
ットレジスタを形成するために組み合わされることを特
徴とする演算装置。 - 【請求項１６】 前記第１の演算回路は前記第１及び第
２のデータバスに接続され、前記第２の演算回路は前記
第３及び第４のデータバスに接続されることを特徴とす
る請求項１５に記載の演算装置。 - 【請求項１７】 請求項１６に記載の演算装置は、更
に、 前記第１のデータバスと前記第１の演算回路に接続され
た第１のテンポラリ・レジスタと、 前記第２のデータバスと前記第１の演算回路に接続され
た第２のテンポラリ・レジスタと、 前記第３のデータバスと前記第２の演算回路に接続され
た第３のテンポラリ・レジスタと、 前記第４のデータバスと前記第２の演算回路に接続され
た第４のテンポラリ・レジスタと、 からなることを特徴とする演算装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32950593A JP3329921B2 (ja) | 1993-12-27 | 1993-12-27 | 演算装置 |
| DE69423715T DE69423715T2 (de) | 1993-12-27 | 1994-12-19 | Zur gleichzeitigen Ausführung von mehreren Operationen fähige ALE |
| EP94120122A EP0660225B1 (en) | 1993-12-27 | 1994-12-19 | ALU capable of simultaneously executing a plurality of operations |
| US08/364,729 US5659783A (en) | 1993-12-27 | 1994-12-27 | Operation unit with plural operation circuits having plural data buses providing plural operation modes |
| KR1019940037327A KR0166403B1 (ko) | 1993-12-27 | 1994-12-27 | 연산장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32950593A JP3329921B2 (ja) | 1993-12-27 | 1993-12-27 | 演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07191830A JPH07191830A (ja) | 1995-07-28 |
| JP3329921B2 true JP3329921B2 (ja) | 2002-09-30 |
Family
ID=18222129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32950593A Expired - Lifetime JP3329921B2 (ja) | 1993-12-27 | 1993-12-27 | 演算装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5659783A (ja) |
| EP (1) | EP0660225B1 (ja) |
| JP (1) | JP3329921B2 (ja) |
| KR (1) | KR0166403B1 (ja) |
| DE (1) | DE69423715T2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7506133B2 (en) * | 2003-08-20 | 2009-03-17 | Seiko Epson Corporation | Method and apparatus for high speed addressing of a memory space from a relatively small address space |
| US9791511B2 (en) * | 2013-03-15 | 2017-10-17 | Teradyne, Inc. | Method and apparatus for low latency communication in an automatic testing system |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4393468A (en) * | 1981-03-26 | 1983-07-12 | Advanced Micro Devices, Inc. | Bit slice microprogrammable processor for signal processing applications |
| US4528641A (en) * | 1982-11-16 | 1985-07-09 | The United States Of America As Represented By The Secretary Of The Air Force | Variable radix processor |
| JPS61255433A (ja) * | 1985-05-07 | 1986-11-13 | Mitsubishi Electric Corp | 演算装置 |
| US4789957A (en) * | 1986-03-28 | 1988-12-06 | Texas Instruments Incorporated | Status output for a bit slice ALU |
| US4811266A (en) * | 1986-11-05 | 1989-03-07 | Honeywell Bull Inc. | Multifunction arithmetic indicator |
| US5301340A (en) * | 1990-10-31 | 1994-04-05 | International Business Machines Corporation | IC chips including ALUs and identical register files whereby a number of ALUs directly and concurrently write results to every register file per cycle |
-
1993
- 1993-12-27 JP JP32950593A patent/JP3329921B2/ja not_active Expired - Lifetime
-
1994
- 1994-12-19 EP EP94120122A patent/EP0660225B1/en not_active Expired - Lifetime
- 1994-12-19 DE DE69423715T patent/DE69423715T2/de not_active Expired - Lifetime
- 1994-12-27 US US08/364,729 patent/US5659783A/en not_active Expired - Lifetime
- 1994-12-27 KR KR1019940037327A patent/KR0166403B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| DE69423715D1 (de) | 2000-05-04 |
| KR0166403B1 (ko) | 1999-03-20 |
| US5659783A (en) | 1997-08-19 |
| DE69423715T2 (de) | 2000-08-31 |
| EP0660225B1 (en) | 2000-03-29 |
| JPH07191830A (ja) | 1995-07-28 |
| KR950022131A (ko) | 1995-07-26 |
| EP0660225A1 (en) | 1995-06-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2983542B2 (ja) | 処理高速化装置 | |
| GB2330226A (en) | Digital signal processor for performing fixed-point and/or integer arithmetic | |
| JPS642986B2 (ja) | ||
| JP3329921B2 (ja) | 演算装置 | |
| JP3277089B2 (ja) | 乗算器及び積和演算装置 | |
| JPH0160856B2 (ja) | ||
| US7278090B2 (en) | Correction parameter determination system | |
| JPH06266536A (ja) | 乗除算器 | |
| JP2605848B2 (ja) | 非回復型除算器 | |
| JP3203454B2 (ja) | 乗算器 | |
| JPH09185493A (ja) | 加算器用集積回路 | |
| US5648921A (en) | Digital operational circuit with pathmetrics calculating steps simplified | |
| JP2003337694A (ja) | シフト回路 | |
| JP3166781B2 (ja) | 加算回路 | |
| JP3259116B2 (ja) | パイプライン型除算処理装置 | |
| JP3412368B2 (ja) | ビットシリアル２乗演算回路 | |
| GB2345563A (en) | Digital signal processor for performing fixed-point and/or integer arithmetic | |
| JP2000122845A (ja) | 半導体集積回路 | |
| JPH06259231A (ja) | 整数型除算器 | |
| JPH04324523A (ja) | 演算装置 | |
| JPH05224889A (ja) | 乗算装置 | |
| JPH07225672A (ja) | バレルシフタ及び制御方法 | |
| JPS61134834A (ja) | シフタ−回路 | |
| JPS615345A (ja) | 直列乗算方法 | |
| JPH07114454A (ja) | 乗算回路および乗算方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080719 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090719 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090719 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100719 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110719 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120719 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130719 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term |