SU1667061A1 - Устройство дл умножени - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при разработке арифметических устройств ЭВМ с жесткими ограничени ми на массогабаритные характеристики и энергопотребление. Целью изобретени   вл етс  расширение функциональных возможностей устройства за счет умножени  чисел в дополнительном коде. Устройство содержит регистры множимого 1 и множител  2, блок 5 вычислени  разр дного значени  произведени , буферный регистр 3, регистр 4 частичного произведени  и нововведенные регистр 6 задержки, сумматор 7, триггер 8, п ть коммутаторов 9 - 13, элемент И 14 и элемент ИЛИ 15. 2 ил.

Description

Фиг1  

Изобретение относитс  к области вычислительной техники и может быть использовано при построении арифметических устройств ЭВМ с жесткими ограничени ми на массога- баритные характеристики и энергопотребление . Сомножители могут быть представлены к любой позиционной системе счислени .

Целью изобретени   вл етс  расширение функциональных возможностей устройства за счет умножени  чисел в дополнительном коде.

На фиг. 1 представлена функциональна  схема устройства дл  умножени ; на фиг. 2 - временна  диаграмма работы устройства дл  случа   - 4.

Устройство (фиг. 1) содержит регистр 1 множимого, регистр 2 множител , буферный регистр 3, регистр 4 частичных произведений , блок 5 вычислени  разр дного значени  произведени , регистр б задержки , сумматор 7, триггер 8, коммутаторы 9 - 13, управл ющие входы 16-19 устройства, первый 20 и второй 21 входы коррекции устройства, выход 22 устройства.

Рассмотрим функциональное назначение и реализацию узлов и блоков устройства .

Регистр 1 множимого предназначен дл  хранени  значени  n-разр дного множимого и представл ет собой (л + 1)-разр дный сдвиговый регистр с кольцевым переносом (п разр дов множимого+один разр д информации в виде обратного кода нул  дл  использовани  на(п+ 1)-м такте каждого цикла). Регистр 2 множител  сдвиговый предназначен дл  хранени  значени  п-разр д- ного множител .

Буферный регистр 3 предназначен дл  хранени  значени  старшего разр да произведени , формируемого в блоке 5.

Регистр 4 частичного произведени  п- разр дный сдвиговый предназначен дл  хранени  разр дов сумм частичных произведений , используемых как промежуточна  информаци  при работе устройства.

Регистр 6 задержки n-разр дный сдвиговый предназначен дл  хранени  информации , используемой дл  введени  коррекции по знакам множимого и множител  в случае умножени  отрицательных чисел в дополнительном коде.

Блок 5 вычислени  разр дного значени  произведени  предназначен дл  вычислени  значени  разр дного произведени  сомножителей с учетом поступающих на его входы первого и второго слагаемых. Этот блок комбинационного типа и может быть реализован любыми известными способами , обеспечивающими выполнение функции F А В + С + D, где А, В, С, D - одноразр дные числа.

Сумматор 7 предназначен дл  формировани  коррекции по знакам множимого и

множител  и представл ет собой комбинационный сумматор, реализованный любым из известных способов, например в виде сумматора с параллельным переносом. Триггер 8 предназначен дл  хранени 

0 единицы коррекции в случае умножени  чисел в дополнительном коде при отрицательном множителе, а также переносов, возникающих при работе сумматора 7 и на выходе коммутатора 12.

5 Коммутаторы 9, 10, 11 и 13 предназначены дл  передачи информации соответственно на входы множител , множимого, второго слагаемого блока 5 и первого слагаемого сумматора 7.

0 Коммутатор 12 предназначен дл  передачи информации блока 5 на вход регистра, 3 (в первые п тактов каждого цикла, когда в блоке 5 формируютс  старшие разр ды разр дных произведений) или на вход триггера

5 8 через элемент ИЛИ 15 (при введении коррекции в случае отрицательного множимого , когда в блоке 5 возможно возникновение переноса из младшего разр да в старший, в результате чего в младшей цифре информа0 ции на выходе старшего разр да блока 5 по окончании (п+1)-го такта отсутствует 1, которую необходимо учитывать на последующих шагах введени  коррекции).

Элемент И 14 предназначен дл  выдачи

5 на вход второго слагаемого сумматора 7 единицы коррекции с входа 20 устройства при умножении чисел в дополнительном коде и отрицательном множимом под управлением потенциала на входе 19 устройства.

0 Элемент ИЛИ 15 предназначен дл  передачи на вход триггера 8 информации с выхода переноса сумматора 7, второго выхода коммутатора 12, а также сигнала первоначальной установки триггера 8 в 1 с

5 входа 21 устройства при введении коррекции в случае умножени  в дополнительном коде при отрицательном множителе.

Устройство работает следующим образом .

0 В исходном состо нии в регистре 1 хранитс  n-разр дное множимое и обратный код нул  в его (п+1)-м разр де, в регистре 2 хранитс  п-разр дный множитель, регистры 3, 4, 6 и триггер 8 обнулены.

5 Умножение в устройстве выполн етс  за п циклов, каждый из которых реализуетс  за п+1 тактов. В течение одного цикла в устройстве формируетс  частичное произведение множимого на один разр д множител , а также осуществл етс  подсуммирование

этого частичного произведени  к ранее накопленной сумме частичных произведений, хран щейс  в регистре 4 частичного произведени , и введение коррекции по знакам множимого и множител , выполн ющейс  в (п+1}-м такте каждого цикла.

При перемножении положительных сомножителей на входы 19, 20 и 21 устройства в течение всего периода работы подаетс  нулева  информаци , а на вход 18 - потен- циал, настраивающий коммутатор 13 на передачу информации с выхода регистра 6 на вход первого слагаемого сумматора 7. Таким образом, в течение всей работы устройства на всех входах сумматора 7 (следователь- но, и на его выходах и в регистре 6) присутствует нулева  информаци ,

В каждом из п первых тактов каждого цикла в блоке 5 осуществл етс  умножение соответствующего разр да множител , по- ступающего на его вход множител  через коммутатор 9 с выхода младшего разр да регистра 2, на соответствующий разр д множимого, поступающий на вход множимого блока 5 через коммутатор 10 с выхода младшего разр да регистра 1 и прибавление к младшему разр ду получившегос  при этом произведени  двух одноразр дных слагаемых, поступающих на входы первого и второго слагаемых блока 5 соответствен- но с выхода регистра 3 и через коммутатор 11 с выхода регистра 4. В конце каждого такта по сигналу на входе 16 устройства старший разр д сформированного блоком 5 произведени  с его выхода записываетс  в регистр 3, младший разр д произведени  - в регистр 4, этим же сигналом производитс  сдвиг информации в регистрах 1 и 4 на один разр д.

В (п+1)-м такте каждого цикла на вход 17 устройства подаетс  сигнал, настраивающий коммутаторы 9, 10, 11 на введение коррекции. При этом на вход множител  блока 5 подаетс  обратный код соответствующего разр да множител  с выхода регист- ра 2, на вход множимого блока 5 - нулева  информаци  с входа 20 устройства, на вход первого слагаемого - содержимое регистра 3, представл ющее старший разр д суммы частичных произведений, а на вход второго слагаемого нулева  информаци  с выхода регистра 6.

В конце (п+1)-го такта каждого цикла по сигналу на входе 16 устройства с выхода младшего разр да блока 5 в регистр 4 запи- сываетс  старший разр д суммы частичных произведений, а также осуществл етс  сдвиг информации в регистрах 1 и 4. Одновременно с этим на вход 17 устройства подаетс  сигнал, перенастраивающий

коммутаторы 9, 10, 11 на прием следующих разр дов множимого и множител  и по заднему фронту этого сигнала производитс  сдвиг информации в регистре 2, в результате чего на его выходе по вл етс  очередной разр д множител .

Аналогичным образом выполн ютс  все п циклов работы устройства Следует отметить , что результат умножени  сомножителей выводитс  по одному разр ду в каждом первом такте каждого цикла (младшие п разр дов ) и в каждом такге п- го цикла (старшие п разр дов) через выход 22 устройства. Старшие п разр дов произведени  хран тс  также в регистре 4.

Отличие в работе устройства при перемножении отрицательных чисел заключаетс  только во введении в (п + 1)-м такте каждого цикла коррекции по знакам множимого и множител , котора  определ етс  информацией на входах 19 20 и 21 устройства , а также управл ющим сигнзпом на входе 18 устройства.

Пусть множимое , а множитель . Тогда перед началом работы на вход 21 устройства подаетс  сигнал, усонавливаю- щий триггер 8 в 1, а на вход 18 - сигнал, настраивающий коммутатор 13 на передачу разр дов обратного кода множимого с инверсного выхода регистра 1 на вход первого слагаемого сумматора 7. На ч А одах 19 и 20 устройства присутствует нулева  информаци , обеспечивающа  пути на информационном входе коммутатора 10 и на входе второго слагаемого сумматора 7.

В первом цикле работы устройства в регистр 6 записываетс  дополнительный код множимого, младший разр д которого на (п+1)-м такте первого цикла при перенастройке коммутаторов 9, 10, 11 с выхода регистра 6 через коммутатор 11 подаетс  на вход второго слагаемого блока 5, где суммируетс  с содержимым регистра 3 дл  дальнейшего участи  в формировании (пН)-то разр да результата. С выхода младшего разр да блока 5 значение этого разр да записываетс  в регистр 4.

По окончании (п-Н)-го такта первого цикла на вход 18 устройства подаетс  потенциал , настраивающий коммутатор 13 на передачу информации с выхода регистра 6 на вход первого слагаемою сумматора 7, обеспечива  перезапись разр дов дополнительного кода множимого, начина  со второго , снова в регистр 6

Таким образом, в (гн 1) м такге каждого цикла при перенастройке коммутаторов 9, 10, 11 в блок 5 вводитс  соответствующий разр д дополнили него кода мк .чимого, а подача в этом же такге iui р ч 1Р устройства управл ющего сигнала обеспечивает запрет перезаписи данного разр да коррекции в регистр 6, исключа  его дальнейшее использование. После выполнени  п(п+1) тактов получаем скорректированное произведение множителей,

В случае, когда , a на (п+1)-м такте каждого цикла вводитс  соответствующий разр д дополнительного кода множител , дл  чего на вход 20 устройства подаетс  код единицы в данной системе счислени , а на вход 19 - сигнал, разрешающий прохождение 1 с входа 20 устройства на вход второго слагаемого сумматора 7. На вход 21 устройства подаетс  нулева  информаци , а на вход 18 - сигнал, настраивающий коммутатор 13 на передачу информации с выхода регистра 6 на вход первого слагаемого сумматора 7. Таким образом, в первом такте работы устройства в первый разр д регистра 6 запишетс  код 1. По окончании первого такта работы устройства на его вход 19 подаетс  нулева  информаци , запрещающа  прохождение 1 с входа 20 устройства на вход первого слагаемого сумматора 7 и в последующих тактах первого цикла работы устройства на выходе суммы сумматора 7 присутствует нулева  информаци .

В (п+1)-м такте первого цикла работа устройства при перенастройке коммутатора 9, 10, 11 на передачу информации с их вторых информационных входов, на входы блока 5 поступает следующа  информаци : на вход множител  обратный код младшего разр да множител  с выхода регистра 2, на вход множимого 1 с входа 20 устройства, на вход первого слагаемого содержимое регистра 3, на вход второго слагаемого 1 с выхода регистра 6. В данном такте в блоке 5 осуществл етс  умножение обратного кода младшего разр да множител , поступающего на его вход множител , на 1, поступающую на его вход множимого, и прибавление 1, поступающей на его вход второго слагаемого (таким образом, получаетс  младший разр д дополнительного кода множител ), а также прибавление содержимого регистра 3, поступающего на вход первого слагаемого блока 5.

Сформированный на выходе младшего разр да блока 5 ( разр д частичного произведени  с введенной коррекцией записываетс  по сигналу на входе 16 устройства в конце (п+1)-го такта в регистр 4.

Дальнейша  коррекци  заключаетс  во введении соответствующих разр дов обратного кода множител  на (п+1)-м такте каждого цикла в блок 5, при этом отметим, что перенастраива  на данном такте коммутатор 13 на передачу информации с выхода

регистра 1, на котором в этот момент присутствует нулева  информаци , на вход первого слагаемого сумматора 7, обеспечиваетс  нуль в регистре 6.

В случае перемножени  отрицательных

чисел ( и ) необходимо введение двух корректирующих поправок, что и производитс  в устройстве аналогично рассмотренным алгоритмам. На вход 20 устройств

0 подаетс  код единицы в данной системе счислени , на вход 21 сигнал, устанавливающий триггер 8 перед началом работы устройства в 1, на вход 19 сигнал, разрешающий прохождение в первом такте работы устройства

5 1 с входа 20 устройства на вход второго слагаемого сумматора 7, на вход 18 сигнал, настраивающий коммутатор 13 на передачу информации с выхода регистра 1 на вход первого слагаемого сумматора 7, Таким об0 разом, в первом цикле работы устройства в регистре 6 формируетс  первый поправочный член, проедставл ющий проинвертиро- ванное множимое + 2 в данной системе счислени . Вторым поправочным членом

5  вл етс  проинвертированный множитель. Как и в описанных случа х работы устройства , коррекци  вводитс  по одному разр ду в (п+1)-м такте каждого цикла, причем разр ды первого поправочного члена ввод тс 

0 через вход второго слагаемого блока 5, а разр ды второго поправочного члена - через вход множител  блока 5 с последующим умножением на 1, поступающую на вход множимого блока 5.

5 Следует отметить, что в некоторых случа х введение коррекции (при и , a также при Х 0 и Y 0) в результате суммировани  трех слагаемых в блоке 5 возможно возникновение переноса в старший разр д

0 (1 в младшей цифре информации на выходе старшего разр да блока 5), который с выхода блока 5 через коммутатор 12 в конце (п+1)-го такта записываетс  в триггер 8 и в следующем цикле суммируетс  с соответст5 вующим разр дом первого поправочного члена (в случае , ) или просто записываетс  в регистр 6 дл  участи  в очередном шаге коррекции.

В устройстве дл  умножени  использу0 етс  алгоритм умножени  чисел в дополнительном коде с двум   вными коррекци ми, причем введение коррекции поразр дно в (п+1)-м такте каждого цикла позвол ет вычисл ть произведение сомножителей прак5 тически с тем же быстродействием, что и известное, расширив при этом его функциональные возможности.

Следует особо отметить, что если знаки множимого и множител  вход т в их стар- шие разр ды, то знак результата определ етс  автоматически двум  старшими двоичными цифрами старшего разр да произведени  (00 означает, что произведение положительное , 11 определ ет отрицательное произведение , ОГ указывает на то, что произошло положительное переполнение при умножении двух наибольших по модулю отрицательных чисел, сочетание 10 быть не может).

Claims (1)

1. Если же знаки множимого и множител  не  вл ютс  частью их старших разр дов, то умножение выполн етс  аналогично, за исключением того, что знак результата должен быть сформирован отдельно путем сложени  по модулю два знаковых разр дов сомножителей . Формула изобретени  Устройство дл  умножени , содержащее регистры множимого и множител , буферный регистр, регистр частичных произведений и блок вычислени  разр дного значени  произ- ведени , вход первого слагаемого которого соединен с выходом буферного регистра, а выход младшего разр да - с входом первого разр да регистра частичных произведений и выходом устройства, первый управл ю- щий вход которого соединен с входом записи буферного регистра и входами сдвига регистров множимого и частичного произведени , второй управл ющий вход устройства соединен с входом сдвига регистра множител , отличающеес  тем, что, с целью расширени  функциональных воз можностей за счет умножени  чисел в дополнительном коде, в него введены п ть коммутаторов, регистр задержки, сумматор, триггер, элемент ИЛИ и элемент И, первый вход которого соединен с третьим управл ющим входом устройства, первый вход коррекции которого соединен с вторым входом элемента И и первым информационным вхо- дом первого коммутатора, второй информационный вход которого соединен с пр мым выходом младшего разр да регистра множимого , инверсный выход младшего разр да которого соединен с первым информационным входом второго коммутатора, второй информационный вход которого соединен с выходом последнего разр да регистра задержки и первым информационным входом третьего коммутатора, второй информационный вход которого соединен с выходом последнего разр да регистра частичных произведений , а выход - с входом второго слагаемого блока вычислени  разр дного значени  произведени , вход множител  которого соединен с выходом четвертого коммутатора , первый и второй информационные входы которого соединены соответственно с пр мым и инверсным выходами регистра множител , а управл ющий вход - с управл ющими входами первого и третьего коммутаторов , вторым управл ющим входом устройства и управл ющим входом п того коммутатора, первый и второй выходы которого соединены соответственно с информационным входом буферного регистра и первым входом элемента ИЛИ, а информационный вход - с выходом старшего разр да блока вычислени  разр дных значений произведени , вход множимого которого соединен с выходом первого коммутатора, четвертый управл ющий вход устройства соединен с управл ющим входом второго коммутатора, выход которого соединен с входом первого слагаемого сумматора, вход второго слагаемого соединен с выходом элемента И, а выход суммы - с информационным входом регистра задержки, вход сдвига которого соединен с первым управл ющим входом устройства и входом записи триггера, выход которого соединен с входом переноса сумматора, выход переноса которого соединен с вторым входом элемента ИЛИ, третий вход которого соединен с вторым входом коррекции устройства, а выход - с информационным входом триггера.

   4J

   5

   e