SU1137459A1 - Устройство дл умножени чисел в @ -кодах Фибоначчи - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ ЧИСЕЛ В р-КОДАХ ФИБОНАЧЧИ, содержащее регистр множимого, регистр множител , сумматор, регистр частичных произведений и блок управлени , входы регистров множимого и множител   вл ютс  соответствующими входами устройства, выход сумматора соединен с информационным входом регист-г ра частичных произведений, выход которого  вл етс  выходом устройства и соединен с первым информационным входом сумматора, о т л и ч а ю щ ье с   тем, что, с целью повышени  его быстродействи , в него введены блоки поразр дных произведений, блоки суммировани , регистры поразр дных произведений, образующие п/(р-ь1) групп (п - разр дность множимого ), блоки коммутации, выходы которых подключают к второму информащюнному входу сумматора, выходы блоков по разр дных произведений каждой группы и соответствующего регистра поразр дных произведений подключены к информационным входам соответствующего блока суммировани , выход кото .рого соединен с информационным вхо- . . дом соответствующего регистра по .разр дных произведений, блок управлени  содержит узел анализа, кольцевой сдвиговый регистр, ключевой элемент и узел выработки управл ющих сигналов, узел анализа содержит элемент ШШ-НЕ, дешифратор, элемент И, элемент и элемент ШШ, узел выработки управл кщих сигналов содержит генератор импульсов, два элемента запрета, .шесть элементов И, четыре элемента ИЛИ, три кольцевых сдвиговых регистра, причем выходы разр дов регистра множител  подключены к входам элемента ИЛИ-НЕ узла анализа, выходы двух старших разр .дов регистра множител  подключены к входам дешифратора узла анализа, выход-элемента 1ШИ-НЕ узла анализа подключен к первому входу элемента И и информационному входу элемента запрета узла анализа, выход элемента запрета узла анализа соединен с управл ющим входом первого элемента запрета н с первьм входом первого элемента И узла выработки управСО л ющих сигналов, первый выход дешиф sl ратора узла анализа подключен к 4аь СП управл ющим входам второго элемента запрета и шестого элемента И узла :0 выработки управл ющих сигналов информационные входы которых соединены с выходом первого элемента запрета узла выработки управл ющих сигнгшов , второй и третий выходы дешиф ратора узла анализа соединены с входами элемента ИШ узла анализа, выход которого подключен к управл кнцему входу ключевого элемента блока управлени , информационные входы которого соединены с выходами всех разр дов, . кроме старшего, кольцевого сдвигового регистра блока управлени , выход стар

Description

шего разр да которого соединен с вторым входом элемента И и с управл ющим входом элемента запрета узла анализа , выход ключевого элемента блока управлени  подключен к вторым входам блоков поразр дных произведений, второй выход дешифратора узла анализа подключен к первому входу вто . рого элемента И узла выработки управл ющих сигналов, выход которого соединен с первым входом первого элемента ИЛИ узла выработки управл ющих сигналов, второй вход которого соединен с выходом шестого элемента И узла выработки управл ющих сигналов , третий выход дешифратора узла анализа соединен с первыми входами третьего и четвертого элементов И узла выработки управл ющих сигкалов , выход первого разр да первого кольцевого сдвигового регистра узла выработки управл ющих сигналов соединен с вторыми входами второго и третьего элементов И узла выработки управл ющих сигналов, выходы второго и третьего разр дов первого кольцевого сдвигового регистра узла выработки управл ющих сигналов соединены с управл ющими входаиии блоков суммировани  и регистров поразр дных произведений соответственно, выходы третьего и четвертого элементов И узла выработки управл ющих сигналов соединены с входами второго элемента ИЛИ узла выработки управл ющих . сигналов, выход шестого-элемента И узла выработки управл ющих сигналов , подключен к первому входу третьего элемента ИЛИ узла выработки управ- л ющих сигналов, выход которого соединен с управл ющим входом регистра множител , выход четвертого разр да первого кольцевого сдвигового регистра узла выработки управл ющих . сигналов соединен с вторьми входами

четвертого элемента И и третьего элемента ИЛИ узла выработки управл ющих сигналов, выходы первого и второго элементов ИЛИ узла выработки управл ющих сигналов подключены к управл кнцим входам кольцевого сдвигового регистра блока у травлени , выход первого элемента И узла выработки управл ющих сигналов подключен к управл ющему входу второго кольцевого сдвигового регистра узла выработки управл ющих сигналов, выход первого разр да которого подключен к управл ющему входу третьего кольцевого сдвигового регистра узла выработки управл ющих сигналов, выходы всех разр дов которого, кроме Последнего , подключены к управл ющим входам соответствующих блоков коммутации , выходы второго и третьего разр дов второго кольцевого сдвигового регистра узла выработки управл ющих сигналов подключены соответственно к управл ющим входам сумматора и регистра частичных произведений , выход четвертого разр да второго кольцевого сдвигового регистра узла выработки управл ющих сигналов подключен к первому входу п того элемента И узла выработки управл ющих сигналов, -второй вход которого соединен с выходом предпоследнего разр да третьего кольцевого сдвигового регистра узла выработки управл ющих сигналов, входы четвертого элемента ИЛИ узла выработки управл ющих сигналов подключены к выходу п того элемента И узла выработки управл ющих сигналов и выходу элемента И узла анализа, а выход подключен к выходу признака окончани  работы устройства, вход запуска которого соединен с входом запуска генератора импульсов узла выработки управл ющих сигналов.

, , t

Изобретение относитс  к вычислительной технике, предназначено дл  умножени  многоразр дных р-кодов Фи- боначчи и может быть использовано в отказоустойчивых процессорах обработки данных.

Известно устройство дл  умножени , содержащее регистры множител , множимого, частичных произведений, сумматоры,и блок управлени ,позвол ющее умножать коды,представленные в классической двоичной системе счислени  f | , Недостатком устройства  вл етс  невозможность умножени  кодов в избыточных 1-системах счислени , обладающих высокой ошибкообнаруживающей способностью, используемой дл  контрол  операции умножени . Известно устройство дл  умножени целых чисел, содержащее регистр множител , регистр частичных произведений , сумматор, блок управлени  генератор последовательности обобще ных чисел Фибоначчи, вход которого . вл етс -вторым входом устройства, а выход соединен с вторым входом сумматора, выход и первый вход которого соединены соответственно с входом и выходом регистра частичных произведений, выход которого также  вл етс  выходом устройства, вход регистра множител   вл етс  первым входом устройства, а выход соединен с входом блока управлени , выход ко торого соединен с управл ющими входами регистра частичных произведени регистра множител , сумматора и reH ратора последовательности обобщенны чисел Фибоначчи, В -этом устройстве контроль вычислений осуществл етс  за счет того, что перемножаемые чис ла представл ютс  в р-кодах Фибонач чи, обладающих высокой ошибкообнару живающей способностью CZl. Недостатком данного устройства  вл етс  низкое быстродействие его работы, так как дл  умножени  множимого на к-тый разр д множител  требуетс  последовательно формировать к чисел Фибоначчи, кратных множимому. Целью изобретени   вл етс  повышение быстродействи  работы устрой ,ства, заключающеес  в одновременном умножении множимого на (р+1) разр дов множител  в случае,, если множимое и множитель представлены в р-ко дах Фибоначчи. Поставленна  цель достигаетс  тем, что в устройство дл  умножени  чисел в р-кодах Фибоначчи, содержащее регистр множимого, регистр множител , сумматор, регистр частичных произведений и блок управлени , вхо ды регистров множимого и множител   вл ютс  соответствующими входами устройства, выход сумматора соединен с информационным входом регистра Частичных произведений, выход ко торого  вл етс  выходом устройства и соединен с первь&1 информационным входом сумматора, введены блоки поразр дных произведений, блоки суммировани , регистры поразр дных произведений , образующие п/(р+1) групп (п - разр дность множимого), блоки коммутации, выходы которых подключают к второму информационному входу сумматора, выходы блоков поразр дных произведений кажцой. группы и срответствукицего регистра поразр диых -произведений , подключены к информационным входам соответствующего блока сумми- . ровани , выход которого соединен с информационным входом соответствующего регистра поразр дных произведений , блок управлени  содержит узел анализа, кольцевой сдвиговый регистр, ключевой элемент и узел выработки : управл ющих сигналов, узел анализа ; содержит элемент ИЛИ-НЕ, дешифратор, элемент И, элемент запрета и элемент .ИПИ, узел выработки управл ющих сигналов содержит генератор импульсов, два элемента запрета, шесть элемен- : тов И, четыре элемента ИЛИ, три кольцевых сдвиговых регистра, причем вы|ХОды разр дов регистра множител  под ключены к входам элемента ИЛИ-НЕ узла анализа, выходы двух старших разр дов регистра множител  подклк)чены к, входам дешифратора узла анализа, выход элемента ИЛИ-НЕ узла анализа ; подключен к первому входу элемента R и информационному входу элемента запрета узла анализа, выход элемента запрета узла анализа соединен с управл ющим входом первого элемента запрета и с первым входом первого элемента ,И узла вьфаботки управл ю щих сигналов, первый выход дешифра:тора узла анализа подключен к управл ющим входам второго элемента запрета и шестого элемента И узла выработки управл ющих сигналов, информационные входы которых соединены с выходом первого элемента запрета узла выработки управл ющих сигналов, второй и третий выходы дешифратора узла анализа соединены с входами элемента ИЛИ узла анализа, выход которого подключен к управл ющему входу ключевого элемента блока управлени , информационные входы которого соединены с выходами всех разр дов, кроме старшего, кольцевого сдвигового регистра блока управлени , выход старшего разр да которого соединен с вторым входом элемента И и с управл ющим входом элемента запрета узла анализа, выход ключевого элемента блока управлени  подключен к вторым входам блоков поразр дных произведений, второй выход дешифратора узла анализа подключен к пербому входу второго элемента И узла выработки управл ющих сигналов, выход которого соединен с первым входом первого элемента ИЛИ узла выработки управл к цих сигналов, второй вход которого соединен с выходом шестого элемента И узла выработки управл ющих сигналов третий выход дешифратора узла анализа соединен с первыми входами третьего и четвертого элементов И узла выработки упра л ющих сигналов, выход первого разр  да первого кольцевого сдвигового регистра узла выработки управл ющих сигналов соединен с вторыми входами второго и третьего элементов И узла выработки управл ющих сигналов, выходы второго и третьего разр дов первого кольцевого сдвигового регист ра узла выработки управл ющих сигналовсоединены с управл ющими входа ми блоков суммировани  и регистров поразр дных произведений соответственно , выходы третьего и четвертого элементов И узла выработки управл ющих сигналов соединены с вхо дами второго элемента ИЛИ узла выработки управл ющих сигналов, выход шестого элемента И узла выработки управл ющих сигналов подключен к первому входу третьего элемента ИЛИ узла выработки управл ющих сигналов, выход которого соединен с управл ющим входом регистра множител , выход четвертого разр да первого кольцевого сдвигового регистра узла выра ботки управл ющих сигналов соединен с вторыми входами четвертого эле мента И и третьего элемента ИЛИ узла выработки управл ющих сигналов, выходы первого и второго элементов ШШ узла выработки управл ющих сигналов подключены к управл ющим входам кольцевого сдвигового регистра блока управлени , выход первого элемента И узла выработки управл ющих сигналов подключен к управл ющему входу второго кольцевого сдвигового регистра узла выработки управл ющих сигналов, выход первого разр да которого подключен к управл ющему входу третьего кольцевого сдвигового регистра узла выработки управл ющих сигналов, выходы всех разр дов которого , кроме последнего, подключены к управл ющим входам соответствующих блоков коммутации, выходы второго и третьего разр дов второго кольцевого сдвигового регистра .узла выработки управл ющих сигналов подключены соответственно к управл ющим входам сумматора и регистра частичных произведений, выход четвертого разр да второго кольцевого сдвигового регистра узла выработки управл ющих сигналов подключен к первому входу п того элемента И узла выработки управл ющих сигналов, второй вход которого соединен с выходом предпоследнего разр да третьего кольцевого сдвигового регистра узла выработки управл ющих сигналов, входы четвертого элемента ИЛИ узла выработки управл ющих сигналов подключены к выходу п того элемента И .узла выработки управл ющих сигналов и выходу элемента И узла анализа, а выход подключен к выходу признака, окончани  работы устройства , вход запуска которого соединен с входом запуска генератора импульсов узла выработки управл ющих сигналов. Суть одновременного умножени  на (P+J) и разр дов множител  состоит в следующем. Множимое и множитель представл ютс  в нормальной форме р-кодов Фибоначчи, по свойству которой в соседних (р+1) разр дах не может быть больше одной единицы, т.е. множимое одновременно умножаетс  не болееj чем на один значащий разр д множител . Дл  умножени  целых чисел, представленных р-кодами Фибоначчи, в устройстве используетс  следующа  формула произведени  одноразр дных р-кодов Фибоначчи: i/gCe+fc) при ir {e+ki-ti(e-i)v() при V I plfN ((H))-% ((P) при p/2 , где 4p(i) - вес i-го разр да р-кода Фибоначчи, k 2. В Частности, дл  произведение LXE) 4.(k) представл етс  в виде следующей суммы v()-v(efk-sJfЧ(e -k-9K... ...l Mc-1-4(() , (2) тде п - частное от делени  Е на 2. Общий алгоритм поразр дного умн жени  двух чисел, представленных в р-кодах Фибоначчи, состоит в последовательном умножении всех значащих разр дов множимого на все зн чащие разр ды множител  по формуле (I). Образованные при таком умноже нии частичные произведени  последовательно складываютс  на суммато ре. Приме р. Умножить в двоично 1-системе счислени  число 6 10010 число .. 1)10000 1000 1000100; 2)1 О - I 000 1 000; : 3)1 0000 X 1 О 0000; 4)1 О X 1 О 10; Сложение: 1)1 О О 01 О О Го О Г) О О 1010000 1010000 10000 . 1100100 10000100 10000100. +1 о 100001 10 10001000 Результат: 6 х 4 24 1000100 На фиг.1 представлена схема пре лагаемого устройства; на фиг.2 схема блока управлени ; на фиг.З схема узла выработки управл ющих сигналов. 98. Схема устройства дл  умножени  чисел в р-кодах Фибоначчи содержит регистр множимого I, регистр 2 множител , сумматор 3, регистр 4 частичных произведений, блок 5 управлени , блоки 6 поразр дных произведений , блоки 7 суммировани , регистры 8 поразр дных произведений, блоки 9 коммутации, входы 10 - 12 устройства, выход 13 устройства. Блок 5 управлени  содержит вход 12, выходы 14-21, кольцевой сдвиго- вый регистр 22, ключевой элемент 23 узел 24 анализа, содержащий дешифратор 25, элемент ИЛИ 26, элемент ИЛИ-НЕ 27, элемент И 28, элемент 29 запрета. Блок 5 управлени  содержит также узел 30 выработки управл ющих сигналов, содержащий входы 31-35 выходы 36 и 37, генератор 38 импульсов , кольцевые сдвиговые регистры ;39-41., элементы И 42-47, элементы за ,прета 48 и 49, элементы ИЛИ 50-53. Регистр множимого 1 и регистр мно .жител  2 предназначены дл  хранени  соответственно р-кодов Фибоначчи множимого и множител . В сумматоре 3 осуществл етс  сложение частичных произведений по правилам фибоначчиевой арифметики. В регистре 4 частичных произведений хранитс  текуща  сумма частичных произведений. Блок 5 управлени  предназначен дл  выдачи сигналов управлени  блоками |устройства в соответствии с алгоритмом работы устройства. В блоках 6 поразр дных произведений формируютс  произведени  соответствующих разр дов множител  и множимого по формуле {11. Блоки 7 суммировани  осуществл - ют сложение поразр дных произведений соответствуницей группы из (р+1) разр дов множимого на группы из (р+1) разр дов множител . Регистры 8 поразр дных произведений используютс  дп  хранени  текущих сумм поразр дных произведений. Блоки 9 коммутации предназначены дл  подключени  соответствующих регистров поразр дных произведений к сумматору. Входы 10 и 11  вл ютс  информационными входами устройства, вход 12 - входом запуска, выход 13  вл етс  информационным выходом устройства , выход 14 - выходом признака окончани  работы устройства. Работу устройства дл  умножени  р-кодов Фибоначчи опишем дл  случа  . Предлагаемое устройст1во работает следующим образом. В начальный момент все регистры устройства обнулены, в старших разр  дах кольцевых сдвиговых регистров 22, 39, 40 и 4 наход тс  единицы. Множимое и множитель, представленные в 1-кодах Фибоначчи, поступаю в регистры 1 и 2. По сигналу запуска на входе 12 устройства включаетс  генератор импульсов 38. Алгоритм работы устройства определ етс  содержимым регистра множител  2, анализ которого выполн етс  блоком 5 управлени . Наличие единичного сигнала на входе 34 узла анализа 24 означает, что содержимое регистра множител  в начальный момент равно О, и резуль тат умножени  тоже равен нулю. В это случае на выходе 14 устройства форми руетс  признак окончани  работы устройства , по которому оно завершает работу. В противном случае дальнейша  рйбота устройства определ етс  содержимым Двух (в,общем случае (р+)) старших разр дов регистра множител . Если содержимое старших разр дов регистра множител  равно О (единица на выходе 33 узла анализа 24), то в данном такте умножени  формировать частичные произведени  не требуетс . Поэтому в блоке управлени  вырабатываютс  сигналы сдвига 1 в кольцевом сдвиговом регистре 22 и и сдвига регистра множител  2 на 2 разр да в сторону старших разр дов (сигналы на выходах 36 и 21 блока управлени ). Если содержимое старших разр дов регистра множител  равно 01 ( единица на выходе 32 узла анализа.), то блок управлени  вначале также выраб тывает на выходе 36 сигнал сдвига в регистре 22 на 2 разр да. Это озн чает, что 1 в регистре 22 будет находитьс  в том же разр де, что и значаща  цифра в регистре множител  и через открытый ключевой элемент 2 единичный сигнал с выхода 15 поступит в блоки поразр дных произведени 6 дл  формировани  частичных произв дений 6 дл  формировани  частичных произведений по формуле (2), (в об5910 щем случае по формуле (1)) Так как множимое представлено в нормальной форме 1-кода Фибоначчи, то ненулевое частичное произведение может сформироватьс  лишь в одном из двух из (р+1)) соседних блоков поразр дных произведений. Поэтому выходы , двух блоков 6, а в общем случае (р+1) таких блоков, соединены с входами одно го блока 7 суммировани . По следующему сигналу на выходе 16 блока управлени  полученные поразр дные произведени  складываютс  в блоках суммировани  7 с текущей суммой поразр дных произведений из регистров 8, после чего нова  сумма по сигналу на выходе 17 блока управлениЯ запишетс  в эти же регистры. В конце такта выполн етс  сдвиг регистра множител  на 2 разр да и переход к следующему такту умножени . Если содержимое двух старших разр дов регистра множител  равно 10. (единица на выходе 31 узла анализа/, то вначале выполн етс  сдвиг 1 в регистре 22 на 1 разр д, после чего образуетс  нова  сумма поразр дных произведений. В конце такта одновременно со сдвигом регистра множител  на 2 разр да выполн етс  еще один сдвиг регистра 22 на 1 разр д.-, В общем случае, если значаща цифра множител  находитс  в группе (р+1) разр дов на к-том месте, начина  со старших разр дов, то вначале выполи етс  сдвиг регистра 22 на к разр дов, а в конце такта умножени  - на (р+1-к) разр дов. Умножение выполн етс  по перечисленным алгоритмам до тех пор, пока содержимое регистра множител  не станет равно нулю (единица на выходе 35 узла анализа). В этом случае в регистрах поразр дных произведений 8 наход тс  произведени  множител  на соответствующие 2, а в об|щем случае на (р+1) разр да множимого . Дальнейша  работа устройства заключаетс  в последовательном сложении полученных кратных множител  на сумматоре 3. В узле вьфаботки управл ющих сигналов 30 импульсы от генератора 38 управл ют сдвигом 1 в регистре 40 на 1 разр д. При нахождении I в первом разр де регистра 40 происходит сдвиг 1 в регистре 41 на I разр д , за счет чего каждый из регистров

поразр дных произведений 8 по сигналу на соответствующем выходе шины 18 блока управлени  через блоки коммутат ции 9 подключаетс  к сумматору 3, где происходит сложение соответствующего кратного множител  с суммой частичных произведений, наход щейс  в регистре 4j и запись новой суммы в тот же регистр.

После того, как все кратные множи тел  будут суммированы ив регистТакты умно- Разр дыМножи жени  множител  01 I 00 110 100010010 о 000000000 100010010 201 . 100100 о 100010010 looiioiio , UJUJ 101001000 300-;Сложение кратных множител : 1)000000000 + 101001000 :- 101001000 40 2)101001000 + 000000000 , 10100100045 3)101001000 + 100100 101101100SO t-LJtJJ 0010000 . ,/ 1000010000 Результат: 6 X 10 60 1000010000 (55+5),.

ре частичных произведений 4 образевано полное произведение множимого на множитель, в блоке управлени  на выходе 14 сформируетс  признак окончани  работы устройства.

Пример. Умножить число на число В 10 100100 в двоичной фибоначчиевой I-системе счислени .

В таблице показан процесс формировани  кратных множител . оеСодержимое 22 I 10 100000 1000000 000000 100000 0100000 100 0001000 100000 100100 - В предлагаемом устройстве общее врем  умножени : где врем  формировани  кратных множител ; Т..м врем  сумьшровани  кратных множител ; „, „, . фррм где Т - врем  формировани  частичного произведени , к - число значащих разр дов в множителе, причем . k i т/(р+О .- /VF / где m - разр дность множител . т„„ -р5г 2 Д разр дность множимого i врем  сложени  двух р-кодов. Таким образом, при умножении «-разр дных р-кодов Фибоначчи 1L . равно: ITT- -T. причем k jg -77 . p4.| В устройстве-прототипе врем  умножени  h-разр дных р-кодов Фибоначчи ТшигР«««° VMH2 3 где Tj - врем  формировани  кратного множимогоt определ емое в основном временем сложени  двух предьздущих кратных множимого. Можно считать, что , так как эти времена в основном определ ютс  временем сложени  двух р-кодов Фибоначчи.

W 137 5 IQ .;/

Фи7.1 59 14 Дл  оценки достигаемого эффекта введен коэффициент р - ..т -t Дл  различньж оснований р-кодов Фибоначчи этот коэффициент имеет следующие значени : R 1-2при ,2-3 при ,3-4 при и Т.Д.Предлагаемое устройство имеет меньшее врем  работы, чем прототип, причем достигаемый положительный эффект увеличиваетс  при увеличении основани  р-системы счислени .

12 35 Л /

38

Т

h-tH

Liffi

Фиг.З

Зв

Claims (1)

1. УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ ЧИСЕЛ В р-КОДАХ ФИБОНАЧЧИ, содержащее регистр множимого, регистр множителя, сумматор, регистр частичных произведений и блок управления, входы регистров множимого и множителя являются соответствующими входами устройства, выход сумматора соединен с информационным входом регист-г ра частичных произведений, выход которого является выходом устройства и соединен с первым информационным входом сумматора, о т л и ч а ю щ ее с я тем, что, с целью повышения его быстродействия, в него введены блоки поразрядных произведений, блоки суммирования, регистры поразрядных произведений, образующие п/(р+1) групп (п - разрядность множимого ), блоки коммутации, выходы которых подключают к второму информационному входу сумматора, выходы блоков поразрядных произведений каждой группы и соответствующего регистра поразрядных произведений подключены к информационным входам соответствующего блока суммирования, выход кото..рого соединен с информационным вхо- , . •дом соответствующего регистра поразрядных произведений, блок управления содержит узел анализа, кольцевой сдвиговый регистр, ключевой элемент и узел выработки управляющих сигналов, узел анализа содержит элемент ИЛИ-HE, дешифратор, элемент И, элемент запрета и элемент ИЛИ, узел выработки управляющих сигналов ' содержит генератор импульсов, два элемента запрета, шесть элементов И,, четыре элемента ИЛИ, три кольцевых сдвиговых регистра, причем выходы разрядов регистра множителя подключены к входам элемента ИЛИ-HE узла анализа, выходы двух старших разрядов регистра множителя подключены к входам дешифратора узла анализа, выход-элемента ИЛИ-HE узла анализа подключен к первому входу элемента И и информационному входу элемента запрета узла анализа, выход элемента запрета узла анализа соединен с управляющим входом первого элемента запрета и с первым входом первого элемента И узла выработки управляющих сигналов, первый выход дешифратора узла анализа подключен к управляющим входам второго элемента запрета и шестого элемента И узла выработки управляющих сигналов, информационные входы которых соединены с выходом первого элемента запрета узла выработки управляющих сигналов, второй и третий выходы дешифратора узла анализа соединены с входами элемента ИЛИ узла анализа, выход которого подключен к управляющему входу ключевого элемента блока управления, информационные входы которого соединены с выходами всех разрядов, кроме старшего, кольцевого сдвигового регистра блока управления, выход стар

   «.SUgo 1137459 шего разряда которого соединен с вторым входом элемента И и с управляющим входом элемента запрета узла анализа, выход ключевого элемента блока управления подключен к вторым входам блоков поразрядных произведений, второй выход дешифратора узла анализа' подключен к первому входу второго элемента И узла выработки управляющих сигналов, выход которого соединен с первым входом первого элемента ИЛИ узла выработки управляющих сигналов, второй вход которого соединен с выходом шестого элемента И узла выработки управляющих сигналов, третий выход дешифратора узла анализа соединен с первыми входами третьего и четвертого элементов И узла выработки управляющих сигналов, выход первого разряда первого кольцевого сдвигового регистра узла выработки управляющих сигналов соединен с вторыми входами второго и третьего элементов И узла выработки управляющих сигналов, выходы второго и третьего разрядов первого кольцевого сдвигового регистра узла выработки управляющих сигналов соединены с управляющими входами блоков суммирования и регистров поразрядных произведений соответственно, выходы третьего и четвертого элементов И узла выработки управляющих сигналов соединены с входами второго элемента ИЛИ узла выработки управляющих сигналов, выход шестого·элемента И узла выработки управляющих сигналов . подключен к первому входу третьего элемента ИЛИ узла выработки управляющих сигналов, выход которого соединен с управляющим входом регистра множителя, выход четвертого разряда первого кольцевого сдвигового регистра узла выработки управляющих . сигналов соединен с вторыми входами четвертого элемента И и третьего элемента ИЛИ узла выработки управляющих сигналов, выходы первого и второго элементов ИЛИ узла выработки управляющих сигналов подключены к управляющим входам кольцевого сдвигового регистра блока управления, выход первого элемента И узла выработки управляющих сигналов подключен к управляющему входу второго кольцевого сдвигового регистра узла выработки управляющих сигналов, выход первого разряда которого подключен к управляющему входу третьего кольцевого сдвигового регистра узла выработки управляющих сигналов, выходы всех разрядов которого, кроме последнего, подключены к управляющим входам соответствующих блоков коммутации, выходы второго и третьего разрядов второго кольцевого сдвигового регистра узла выработки управляющих сигналов подключены соответственно к управляющим входам сумматора и регистра частичных произведений, выход четвертого разряда второго кольцевого сдвигового регистра узла выработки управляющих сигналов подключен к первому входу пятого элемента И узла выработки управляющих сигналов, второй вход которого' соединен с выходом предпоследнего разряда третьего кольцевого сдвигового регистра узла выработки управляющих сигналов, входы четвертого элемента ИЛИ узла выработки управляющих сигналов подключены к выходу пятого элемента И узла выработки управляющих сигналов и выходу элемента И узла анализа, а выход подключен к выходу признака окончания работы устройства, вход запуска которого соединен с входом запуска генератора импульсов узла выработки управляющих сигналов.