KR100253987B1 - 고속 하다마르 변환을 실행하기 위한 방법 및 장치 - Google Patents

고속 하다마르 변환을 실행하기 위한 방법 및 장치 Download PDF

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Abstract

본 발명은 하다마르 변환을 실행하는 방법 및 장치에 관한 것이다. 장치의 기본적인 빌딩 블록은, 지연처리된 심볼로부터 입력심볼을 감산하는 감산기(2)와, 지연처리된 심볼 및 입력 심볼의 차 또는 제 1입력심볼중 하나를 공급하는 제 1멀티플렉서(4)와, 지연처리된 심볼로서 제 1 멀티플렉서(4)의 출력을 기억하는 메모리 엘리먼트와, 지연처리된 심볼에 입력심볼을 가산하는 가산기(6)와, 입력심볼 및 지연처리된 심볼의 합 또는 지연 처리된 심볼중 하나를 출력으로서 공급하는 제 2멀티플렉서(8)를 포함하는 FHT 엔진이다. 엔진은 한정된 모든 차수의 하다마르 변환을 실행하기 위해 직렬로 배치된다. 더욱이, 메모리 자원의 사용을 최적화하는 두가지 방법이 기술된다. 이중 한 방법은 메모리 엘리먼트의 최적구조를 포함하며, 다른 방법은 절단을 포함한다. 또한, 본 발명은 직렬비트 스트림으로서 수신된 심볼의 변환을 실행하기 위한 방법 및 장치를 제공하는 것이다.

Description

[발명의 명칭]
고속 하다마르 변환을 실행하기 위한 방법 및 장치
[발명의 배경]
[발명분야]
본 발명은 디지털 신호처리, 특히 고속 하다마르 변환을 실행하기 위한 개선된 방법 및 장치에 관한 것이다.
[종래기술]
파형 코딩과정은 파형세트를 개선된 파형세트로 변환한다. 그 다음에, 개선된 파형세트는 통신시 원래의 파형세트와 비교하여 비트 에러의 확률(PB)을 개선시키기 위하여 사용된다. 개선된 파형세트에서, 신호들은 가능한 서로 상이하게 되도록 한다. 이를 고려하는 다른 방식은 임의의 두 개의 파형 i 및 j사이의 상호 상관값(Zij)이 가능한 작도록 하는 것이다.
상호 상관값(Zij)은 다음과 같이 정의된다.
여기서, Si(t) 및 Sj(t)는 두 개의 파형함수이다. 쌍극성 펄스(+1, -1)로 이루어진 파형세트에서, 상호 상관값(Zij)의 정의는 다음과 같이 단순화될 수 있다.
상호 상관값의 가능한 가장 작은 값은 신호가 비상관일때(Zij=-1) 발생한다. 그러나, 이는 파형세트의 파형의 수가 두 개이고 파형이 정반대일때만 달성될 수 있다.일반적으로, 최상의 파형 세트는 모두 0과 동일한 상호 상관값을 가진다. 이때의 파형 세트는 직교한다고 말한다. 통신목적을 위해 사용되는 가장 통상적인 코드는 직교코드이다.
데이터 세트가 직교 데이터 세트로 변환될 수 있는 한 방법은 하다마르 변환이다. 하다마르 변환은 하다마르 행렬에 의해 특징지워지며, 이 하다마르 행렬에서 모든 각각의 행은 서로 직교한다. 즉, 방정식(2)에 따르면, 일치의 수는 각 쌍의 행에 대해 비일치의 수와 동일하다. 하다마르 행렬의 각 행은 월시 시퀸스로서 언급될 수있다.
n차 하다마르 행렬은 다음과 같이 순환적으로 정의될 수있다.
여기서, H1은 다음과 같이 정의된다.
유사하게, H4는 방정식3에 의해 다음과 같이 정의될 수있다.
H8은 방정식3에 의해 다음과 같이 정의될 수있다.
하다마르 변환을 효율적으로 실행하기 위하여 고속 알고리즘이 개발 되었다. 이와같은 고속 알고리즘은 하다마르 행렬이 실수이고, 대칭적이며 행방향 직교인 사실을 이용한다. 하다마르 행렬이 단지 ±1값만을 포함하기 때문에, 변환 계산에서 곱셈이 요구되지 않는다. 더욱이, 요구되는 덧셈 및 뺄셈의 수는 n(Hn)차의 하다마르 행렬이 다음과 같이 n개의 소행렬의 곱으로 쓰여지는 사실 때문에 n2에서 n·log2n으로 감소된다.
여기서,
상부 n/2 행 및 하부 n/2행이 행당 두 개의 비제로항을 포함한다면, 변환은 다음과 같이 달성된다. 즉, 변환은 u에을 곱함으로서 달성될 수있다.
의 구조 때문에,가 벡터로 연산될때마다 단지 n개의 덧셈 및 뺄셈만이 요구되어, 결과적으로 덧셈 및 뺄셈은 전체적으로 n·log2(n)만을 요구한다.
전술한 고속 하다마르 변환을 실행할 때 발생하는 문제점은 메모리의 부하이다. 더욱이, 전술한 방법은 일련의 처리에 그 자체를 적용하지 않는다. 따라서, 메모리의 부하를 감소시키고 일련의 처리에 그 자체를 적용할 수 있는 고속 하다마르 변환을 실행하기 위한 개선된 방법 및 장치에 대한 필요성이 제기되었다. 이같은 방법은 본 발명의 요지이다.
[발명의 요약]
본 발명은 고속 하다마르 변환을 실행하기 위한 개선된 방법 및 장치에 관한 것이다. 2차 하다마르 변환은 두 개의 입력값 a 및 b를 수신하여 두 개의 값(a+b) 및 (a-b)를 출력하는 엘리먼트에 의해 수행될 수 있다. 이 엘리먼트는 하나의 산기, 하나의 감산기, 두 개의 멀티플렉서 및 메모리 엘리먼트를 가진 하드웨어로 구현될 수있다.
전술한 엘리먼트는 감산기의 감산입력, 가산기의 가산입력 및 제 1멀티플렉서의 B입력에 입력을 직렬로 공급함으로서 수행될 수있다. 감산기의 출력은 제 1멀티플렉서의 A입력에 공급되며, 가산기의 출력은 제 2 멀티플렉서의 A입력에 공급된다. 제 1멀티플렉서의 출력은 메모리 엘리먼트의 입력에 공급된다. 그 다음에, 메모리 엘리먼트의 출력은 감산기의 감산입력, 가산기의 제 2가산입력 및 제 2멀티플렉서의 B입력에 접속된다. 그다음에, 이 출력은 제 2멀티플렉서에서 출력된다.
4차 하다마르 변환을 실행하기 위한 수단을 제공하기 위해서, 전술한 기본적인 엘리먼트는 약간 수정된 다른 엘리먼트와 직렬로 접속된다. 직렬로 접속된 제 2엘리먼트는 제 1메모리 엘리먼트와 직렬로 접속된 제 2메모리 엘리먼트를 가지도록 수정되어, 제 1멀티플렉서로부터의 출력은 우선 제 1메모리에 저장되며, 다음 클럭사이클동안 제 1메모리 엘리먼트에 저장된 데이터는 감산기 및 가산기의 가산입력과 제 2멀티플렉서의 B입력에 공급되기 전에 제 2메모리의 엘리먼트로 시프트된다.
8차 하다마르 변환은 직렬로 접속된 4개의 메모리 엘리먼트를 가진 수정된 제 3엘리먼트 부가함으로 실현될 수있다. 최종 하다마르 엘리먼트의 메모리 엘리먼트의 수는 하다마르 행렬의 차수의 1/2과 동일한 메모리 엘리먼트의 수를 가질 것이다. 이들 메모리 엘리먼트의 메모리 요구는 동일하지 않다는 것에 유의하라. 이는 두 개의 m비트 수의 합이 m+1비트 수이기 때문이다. 그래서, 각각의 연속적인 엘리먼트 스테이지에서의 메모리 엘리먼트는 정확하게 앞선 엘리먼트의 메모리 엘리먼트보다 한 비트 많은 수를 유지하도록 요구된다.
이와같은 동작의 실행을 실행하는데 필요한 메모리를 절약하기 위해 전술한 수단의 추가 개선점으로써 엘리먼트의 순서가 전환될 수있다. 예를들어, 8차 하다마르 변환의 경우에, 제 1엘리먼트는 각각 (m+1)비트(여기서, m은 입력에서의 비트수이다) 폭을 가진 4개의 메모리 엘리먼트를 가질 수 있다. 다음 엘리먼트는 두 개의 (m+1) 비트폭의 메모리 엘리먼트를 가지며, 이와 직렬인 최종 엘리먼트는 단일 (m+3)비트폭의 메모리 엘리먼트를 가질 것이다.
따라서, 본 발명의 목적은 단순화된 하드웨어를 사용하여 하다마르 변환을 실행하는데 있다. 자리올림 자원을 가진 단일 비트 가산기를 사용함으로서, 변환기에서 입력이 동시에 1비트로 직렬화되는 하다마르 변환이 실행될 수있다.
본 발명의 다른 목적은 전술한 메모리 엘리먼트에 저장된 값의 효율적인 절단에 의해 메모리를 더 절약할 수 있는 방법 및 수단을 제공하는 것이다.
[도면의 간단한 설명]
그외에 목적 및 장점과 함께 본 발명은 첨부된 도면을 참조로 상세히 설명될 것이다.
제 1도는 4차 하다마르 변환을 실행하기 위한 하다마르 변환장치의 블록도.
제 2도는 64차 하다마르 변환을 실행하기 위한 하다마르 변환장치의 블록도.
제 3도는 64차 하다마르 변환을 실행하기 위한 하다마르 변환장치를 개선한 블록도.
제 4도는 직렬입력 FHT 스테이지의 블록도.
[발명의 상세한 설명]
본 발명은 고속 하다마르 변환(FHT)을 실행하기 위한 방법 및 장치에 관한 것이다. 제 1도에서는 4차 하다마르 변환을 실행하기 위한 본 발명의 전형적인 실시예가 기술되어 있다. 예를들어, 만일 4개의 디지털 샘플(a1, a2, a3, a4)의 블록이 입력심볼로 구성된다면, 제 3도에 도시된 장치는 이하의 방정식(11)에 따라 FHT 인코딩된 심볼을 제공하기 위하여 입력심볼에 대한 FHT를 실행한다.
전형적인 실시예에서 사용된 4차원 변환은 기본적인 표현이고, 본 발명의 방법 및 장치는 모든 한정된 크기의 고속 하다마르 변환에 동일하게 적용할 수 있는 것에 유의해야 한다.
전형적인 실시예에 있어서, 각각의 디지털 샘플(a1, a2, a3, a4)은 임의의 다른 비트길이가 본 발명에 동일하게 적용될 수있을 지라도 8비트이다. 제 1입력샘플(a1)은 입력신호 라인을 통해 제공된다. 입력샘플(a1)은 감산기(2)(감산을 위해 구성된 가산기)의 감산입력, 가산기(6)의 제 1입력 및 멀티플렉서(4)의 입력 B에 공급된다. 멀티플렉서(4)는 입력신호 라인상의 신호 또는 가산기(2)로부터의 출력중 하나를 출력한다. 제 1 입력사이클 동안, 멀티플렉서(4)는 입력신호 라인상의 신호를 출력한다. 제 2입력사이클동안, 멀티플렉서(4)는 감산기(2)로부터의 출력신호를 출력한다. 이와같은 방식은 각각의 입력사이클마다 교대된다. 따라서, 제 1입력 사이클동안, 멀티플렉서(4)는 샘플(a1)을 출력하며, 멀티플렉서(4)에서 출력된 샘플(a1)은 메모리 엘리먼트(10)에 저장된다.
제 2입력사이클동안, 다음 입력샘플(a2)은 감산기(2)의 감산입력, 가산기(6)의 제 1입력 및 멀티플렉서(4)의 입력B에 공급된다. 메모리 엘리먼트(10)에 저장된 값(a1)은 감산기(2)의 가산입력, 감산기(6)의 제 2입력 및 멀티플렉서(8)의 입력B에 공급된다. 이에 응답하여, 감산기(2)는 (a1-a2)의 값을 출력하며, 출력된 (a1-a2)의 값은 멀티플렉서(4)를 통해 메모리 엘리먼트(10)에 저장된다. 가산기(6)는 (a1+a2)의 값을 출력한다. 멀티플렉서(8)는 가산기(6)로부터의 출력값 또는 메모리 엘리먼트(10)로부터의 출력값중 하나를 출력한다. 제 2입력사이클동안, 멀티플렉서(8)는 가산기(6)로부터의 출력값을 출력한다. 제 3입력사이클동안, 멀티플렉서(8)는 메모리 엘리먼트(10)로부터의 출력값을 출력하며, 각각의 사이클동안 이들 신호들을 교번 출력한다. 따라서, 제 2입력사이클동안, 멀티플렉서(8)는 가산기(8)로부터 출력된 값, 즉 (a1+a2)를 출력한다.
멀티플렉서(8)의 출력, 즉 (a1+a2)는 감산기(12)의 감산입력, 가산기(16)의 제 1입력 및 멀티플렉서(14)의 B입력에 공급된다. 멀티플렉서(14)는 제 2 및 제 3 입력사이클동안 멀티플렉서(8)의 출력으로부터의 신호를 출력한다. 멀티플렉서(14)는 제 4 및 제 5사이클동안 가산기(12)로부터의 출력값을 출력하며, 두사이클마다 출력을 교대한다. 따라서, 제 2입력사이클동안, 멀티플렉서(14)는 멀티플렉서(8)로부터 출력된 신호, 즉 (a1+a2)를 메모리 엘리먼트(20)에 공급한다. 그 다음에, 이 신호(a1+a2)는 메모리 엘리먼트(20)에 저장된다.
제 3입력사이클동안, 샘플(a3)은 감산기(2)의 감산입력, 가산기(6)의 제 1입력 및 멀티플렉서(4)의 입력B에 공급된다. 메모리 엘리먼트(10)는 저장된 값(a1-a2)을 감산기(2)의 가산입력, 가산기의 제 2입력 및 멀티플렉서(8)의 B입력에 공급한다. 멀티플렉서(4)는 입력신호라인으로부터의 값(a3)을 메모리 엘리먼트(10)에 공급하며, 이 신호(a3)는 메모리 엘리먼트(10)에 저장된다. 멀티플렉서(8)는 B입력상의 신호(a1-a2)를 출력한다.
멀티플렉서(8)에 의해 출력된 값(a1-a2)은 감산기(12)의 감산입력, 가산기(16)의 제 1입력 및 멀티플렉서(14)의 B입력에 공급된다. 메모리 엘리먼트(20)는 저장된 값(a1+a2)을 메모리 엘리먼트(22)에 전송한다. 멀티플렉서(14)는 멀티플렉서(8)로부터 출력된 신호(a1-a2)를 메모리 엘리먼트(20)에 공급한다.
제 4사이클동안, 다음 입력샘플(a4)은 감산기(2)의 감산입력, 가산기(6)의 제 1입력 및 멀티플렉서(4)의 B입력에 공급된다. 메모리 엘리먼트(10)는 저장된 출력(a3)을 감산기(2)의 가산입력, 가산기(6)의 제 2입력 및 멀티플렉서(8)의 B입력에 공급한다. 가산기(2)는 멀티플렉서(4)의 A입력에 (a3-a4)를 공급한다. 멀티플렉서(4)는 감산기(2)로부터의 출력(a3-a4)을 메모리 엘리먼트(10)에 공급하며, 이 출력은 메모리 엘리먼트(10)에 저장된다. 가산기(6)는 멀티플렉서(8)의 A입력에 합(a3+a4)을 공급한다. 멀티플렉서(8)는 가산기(6)로부터 출력된 신호(a3+a4)를 출력한다.
멀티플렉서(8)에 의해 출력된 값(a3+a4)은 감산기(12)의 감산입력, 가산기(16)의 제 1입력 및 멀티플렉서(14)의 B입력에 공급된다. 그 다음에, 메모리 엘리먼트(22)는 저장된 값(a1+a2)을 감산기(12)의 가산입력, 가산기(16)의 제 2입력 및 멀티플렉서(18)의 B입력에 공급한다. 메모리 엘리먼트(20)는 값(a1+a2)을 메모리 엘리먼트(22)에 전송한다. 이에 응답하여, 가산기(12)는 그것의 입력(a1+a2)-(a3+a4)을 멀티플렉서(14)의 A입력에 공급한다. 멀티플렉서(14)는 감산기(12)에 의해 출력된 값(a1+a2)-(a3+a4)을 메모리 엘리먼트(20)에 공급하며, 공급된 값은 메모리 엘리먼트(20)에 저장된다. 그때, 가산기(16)는 그것의 두 개의 입력의 합(a1+a2)+(a3+a4)을 멀티플렉서(18)의 A입력에 공급한다. 멀티플렉서(18)는 제 4 및 5입력사이클동안 가산기(16)에 의해 출력된 신호를 공급하며, 제 6 및 제 7입력사이클동안 메모리 엘리먼트(22)로부터의 출력을 그것의 출력으로서 공급하며, 두사이클마다 신호를 교대 출력한다. 멀티플렉서(18)는 FHT 장치의 제 2스테이지의 제 1출력으로서 적정 합(a1+a2+a3+a4)을 공급한다.
제 5입력사이클동안, 다음 입력샘플(a5)은 감산기(2)의 감산입력, 가산기(6)의 제 1입력 및 멀티플렉서(4)의 입력B에 공급된다. 메모리 엘리먼트(10)는 그것의 저장된 값(a3-a4)을 가산기(2)의 가산입력, 가산기(6)의 제 2입력 및 멀티플렉서(8)의 B입력에 공급한다. 멀티플렉서(4)는 입력신호라인상의 값(a5)을 메모리 엘리먼트(10)에 공급하며, 공급된 값(a5)은 메모리 엘리먼트(10)에 저장된다. 멀티플렉서(8)는 메모리 엘리먼트(10)로부터 출력된 신호(a3-a4)를 그것의 출력으로 제공한다.
멀티플렉서(8)의 출력값(a3-a4)은 가산기(12)의 감산입력, 가산기(16)의 제 1입력 및 멀티플렉서(14)의 B입력에 공급된다. 메모리 엘리먼트(22)는 그것의 저장된 값(a1-a2)을 감산기(12)의 가산입력, 가산기(160의 제 2입력 및 멀티플렉서(18)의 B입력에 공급한다. 메모리 엘리먼트(20)는 그것의 저장된 값(a1+a2)-(a3+a4)을 메모리 엘리먼트(22)에 전송한다. 감산기(12)는 멀티플렉서(14)의 제 1입력에 (a1-a2)-(a3-a4)를 공급하며, 멀티플렉서(14)는 (a1-a2)-(a3-a4)를 메모리 엘리먼트(20)에 공급한다. 마찬가지로, 가산기(16)는 (a1-a2)+(a3-a4) 또는 (a1-a2+a3-a4)를 멀티플렉서(18)의 제 1입력에 공급하며, 이 멀티플렉서(18)는 이 값 (a1-a2)+(a3-a4) 또는 (a1-a2+a3-a4)을 출력한다.
제 6입력사이클동안, 다음입력샘플(a6)은 감산기(2)의 감산입력, 가산기(6)의 제 1입력 및 멀티플렉서(4)의 입력B에 공급된다. 메모리 엘리먼트(10)는 그것의 저장된 값(a5)을 감산기(2)의 가산입력, 가산기(6)의 제 2입력 및 멀티플렉서(8)의 B입력에 공급한다. 감산기(2)는 멀티플렉서(4)의 A입력에 (a5-a6)을 공급한다. 멀티플렉서(4)는 그것의 A입력상의 값(a5-a6)을 메모리 엘리먼트(10)에 공급하며, 이 값은 메모리 엘리먼트(10)에 저장된다. 가산기(6)는 (a5+a6)을 멀티플렉서(8)의 A입력에 공급한다. 멀티플렉서(8)는 그것의 A입력상의 신호 (a5+a6)를 출력한다.
멀티플렉서(8)로부터의 출력(a5+a6)은 감산기(12)의 감산입력, 가산기(16)의 제 1입력 및 멀티플렉서(14)의 B입력에 공급된다. 그 다음에, 메모리 엘리먼트(22)는 그것의 저장된 값 (a1+a2)-(a3+a4)을 감산기(12)의 가산입력, 가산기(16)의 제 2입력 및 멀티플렉서(18)의 B입력에 공급한다. 메모리 엘리먼트(20)는 그것의 저장된 값 (a1-a2)-(a3-a4)을 메모리 엘리먼트(22)에 전송한다. 멀티플렉서(14)는 그것의 B입력신호(a5+a6)를 메모리 엘리먼트(20)에 공급하며, 이 입력신호 메모리 엘리먼트(2)에 저장된다. 멀티플렉서(18)는 B입력신호의 값(a1+a2)-(a3+a4)=(a1+a2-a3-a4)을 출력한다.
제 7입력사이클동안, 다음 입력샘플(a7)은 감산기 감산입력, 가산기(6)의 제 1입력 및 멀티플렉서(4)의 입력B에 공급된다. 메모리 엘리먼트(10)는 그것의 저장된 값(a5-a6)을 가산기(2)의 가산입력, 가산기(6)의 제 2입력 및 멀티플렉서(8)의 B입력에 공급한다. 멀티플렉서(4)는 그것의 B입력상의 값(a7)을 메모리 엘리먼트(10)에 공급하며, 이 값은 메모리 엘리먼트(10)에 저장된다. 멀티플렉서(8)는 그것의 B입력상의 신호(a5-a6)를 출력한다.
멀티플렉서(8)의 출력(a5-a6)은 감산기(12)의 감산입력, 가산기(16)의 제 1입력 및 멀티플렉서(14)의 B입력에 공급된다. 그 다음에, 메모리 엘리먼트(22)는 그것의 저장된 값(a1-a2)-(a3-a4)을 감산기(12)의 가산입력, 가산기(16)의 제 2입력 및 멀티플렉서(18)의 B입력에 공급한다. 메모리 엘리먼트(20)는 그것의 저장된 값(a5+a6)을 메모리 엘리먼트(22)에 전송한다. 멀티플렉서(14)는 그것의 B입력신호(a5-a6)를 메모리 엘리먼트(20)에 공급하며, 이 입력신호는 메모리 엘리먼트(20)에 저장된다. 멀티플렉서(18)는 B입력신호의 값(a1-a2)-(a3-a4)=값(a1-a2-a3+a4)을 출력한다.
입력 시퀸스(a1, a2, a3, a4), (a1+a2+a3+a4, a1-a2-a3-a4, a1+a2-a3-a4, a1+a2-a3-a4)의 FHT가 장치에 의해 연속적으로 출력되는 것을 유의해야 한다. 장치에 a8을 직렬로 입력시킴으로서, a5+a6+a7+a8인 입력 시퀀스(a5, a6, a7, a8)의 FHT의 제 1엘리먼트는 장치의 출력에서 나타난다. 이 처리과정은 일정하지 않게 계속될 수있다.
FHT장치의 기본적인 엘리먼트는 블록(24)의 점선으로 도시된다. 블록(24)은 하나의 감산기(12), 하나의 가산기(16) 및 두 개의 멀티플렉서(멀티플렉서(14, 18))로 구성되며, 이의 부시스템은 FHT 엔진으로써 언급된다. 감산기는 역입력을 가진 가산기임을 유의하라. 메모리장치 또는 메모리 엘리먼트의 결합은 완전한 FHT 스테이지를 구성한다. 추가 스테이지는 부가된 스테이지에 이전 스테이지의 출력을 공급함으로서 가산될 수있다. 스테이지 및 그것의 이전 스테이지간의 차이점은 단지 메모리 엘리먼트의 수가 2배라는 것이다(또는, 주어진 메모리 엘리먼트의 비트수가 1씩 증가한다는 것이다), 메모리 엘리먼트의 타이밍은 이전 스테이지에 비해 1/2시간마다 스위칭된다.
제 2도에는 64차 FHT를 실행하기 위한 FHT 장치의 블록도가 도시되어 있다. FHT 엔진(30, 34, 38, 42, 46, 50)은 제 1도의 블록(24)에 상세히 기술된 FHT엔진과 모두 동일하며, 메모리 장치(32, 36, 40, 44, 48, 52)는 다수의 상호접속된 메모리 엘리먼트 또는 데이터 래치이다. 전형적인 실시예에 있어서, FHT 엔진(30)으로 입력된 데이터는 비록 본 발명이 임의의 비트길이를 가진 데이터에 동일하게 적용가능할지라도 8비트수로 구성된다.
전형적인 실시예에서 입력 데이터 스트림 8비트/샘플 데이터로 구성되기 때문에, 메모리장치(32)메모리 엘리먼트는 절단없이 FHT 엔진(30)의 가능한 출력을 수용하기 위해 9비트가 유지되도록 해야한다. 이는 두 개의 n비트 수의 합이 (n+1)-비트수이기 때문이다. 유사하게, 메모리 장치(36)의 메모리 엘리먼트는 10비트를 저장할 수있어야 한다. 메모리장치(40)의 메모리 엘리먼트는 11비트를 저장할 수있어야 하며, 메모리장치(44)의 메모리 엘리먼트는 12비트를 저장할 수있어야 하며, 메모리장치(48)의 메모리 엘리먼트는 13비트를 저장할 수있어야 하며, 메모리장치(52)의 메모리 엘리먼트는 14비트를 저장할 수있어야 한다.
제 3도는 본 발명의 개선된 실시예를 기술한다. 제 3도에 도시된 장치는 64차 고속 하다마르 변환을 실행한다. FHT 엔진(90, 94, 98, 102, 106, 110)은 제 1도에 상세히 도시된 FHT 엔진(24)의 구조와 동일하다. 제 2도에 도시된 FHT 엔진에 대조되는 제 3도에 도시된 FHT 엔진의 동작에서 발생하는 차이는 단지 FHT엔진(90, 94, 98, 102, 106, 110)의 멀티플렉서(도시안됨)의 스위칭에서 발생한다. 제 1스테이지 FHT 엔진(90)의 멀티플렉서는 단지 32입력사이클마다 스위칭한다. 제 2스테이지 FHT 엔진(94)의 멀티플렉서는 단지 16입력 사이클마다 스위칭한다. 최종 스테이지 FHT 엔진(110)의 멀티플렉서는 입력 사이클마다 스위칭한다.
제 3도에 기술된 개선된 실시예와 제 2도에 기술된 실시예사이의 중요한 차이는 사용된 전체 메모리의 절약이다. 8비트 길이를 가진 데이터를 처리하기 위한 전형적인 실시예를 다시 참조하면, 제 1메모리 장치는 9비트를 저장할 수있어야 하며, 다음 스테이지의 메모리 장치는 10비트를 저장할 수 있어야 한다. 따라서, 이같이 개선된 실시예에 있어서, 메모리 장치가 가장 낮은 수의 비트를 저장하기 위해 요구된 스테이지는 가장 큰수의 비트를 저장하기 위해 사용된다. 메모리 장치(92)는 32개의 9비트수를 저장하며, 메모리장치(96)는 16개의 10비트수를 저장하며, 장치(100)는 8개의 11비트수를 저장하며, 장치(104)는 4개의 12비트수를 저장하며, 장치(108)는 2개의 13비트수를 저장하며, 장치(112)는 하나의 14비트수를 저장한다. 상기 개선된 실시예를 사용하여 절약된 메모리 비트의 수는 이하는 공식에 의해 계산될 수있다.
여기서, n은 실행된 FHT의 차수이며, m은 입력당 비트의 수이다.
제 4도에는 직렬비트 스트림으로서 샘플을 수신하는 본 발명의 다른 실시예가 기술되어 있다. 이와같은 실시예에 있어서, 입력샘플을 포함하는 비트는 FHT장치에 직렬로 공급된다. 각각의 입력샘플에서, 샘플의 비트는 FHT 엔진의 최하위 비트(LSB)에서 최상위비트(MSB)로 공급된다. 입력비트는 감산기(120)의 제 1감산입력, 멀티플렉서(124)의 B입력, 가산기(128)의 제 1가산입력에 공급된다. 더욱이, 메모리 엘리먼트(126)로부터 출력된 데이터는 감산기(120)의 가산입력에 공급된다. 감산기(120)로부터의 최종입력, 즉 제 2감산입력은 지연소자(122)에 의해 제공되는 이전의 동작으로부터의 자리 내림 비트이다. 지연소자(122, 130)는 존속기간동안 단일비트 주기와 동일한 지연을 제공한다. 그 다음에, 감산기(120)는 가산비트로부터 지연된 자리 내림 비트 및 현재 감산입력비트를 감산한다. 이 동작은 지연소자(122)에 공급되는 자리내림 비트와 멀티플렉서(124)의 A입력에 공급되는 차이 비트를 포함하는 2비트의 출력데이터를 공급한다.
멀티플렉서(124)는 그것의 두 개의 입력중 한 입력의 데이터를 선택하여 출력한다. 멀티플렉서(124, 132)의 스위칭 사이클은 입력 사이클 입력샘플을 포함하는 모든 비트를 제공하기 위해 요구된 시간주기로서 한정되는 이전 동작과 동일하다. 전술한 것처럼, 입력비트는 가산기(128)의 제 1가산입력에 공급된다. 메모리 엘리먼트(126)의 출력은 또한 가산기(128)의 제 2가산입력에 공급된다. 더욱이, 가산기(128)의 이전 가산동작으로부터의 지연된 자리올림 비트는 지연소자(130)에 의해 가산기(128)의 제 3가산입력에 공급된다. 3개의 입력(지연된 자리올림, 입력 비트 및 메모리로부터의 출력 비트)의 합은 2비트의 데이터를 제공하기 위해 가산된다. 제 1비트, 즉 자리올림비트는 지연소자(130)에 공급되며, 합 비트는 멀티플렉서(132)의 A입력에 공급된다. 멀티플렉서(132)는 그것의 B입력에서 메모리 엘리먼트(126)의 출력비트를 수신한다. 그 다음에, 멀티플렉서(132)는 전술한 스위칭 동작에 따라 그것의 두 개의 입력중 한 입력의 데이터를 선택하여 FHT계수중 한 계수의 비트로서 출력된다.
단독으로 또는 전술한 개선된 실시예와의 결합으로 사용될 수 있는 최종 방법은 절단에 의한 방법이다. 데이터가 FHT 장치에 병렬로 공급될 때, 절단한 데이터의 소정 수의 최상위 비트만을 메모리 엘리먼트에 공급함으로서 실행될 수있다. FHT 장치에 공급된 데이터가 직렬 스트림인 경우에, 메모리 엘리먼트에 우선 제공된 최하위비트는 직렬 로드 병렬 출력 시프트 레지스터로서 동작되는 제 1메모리 엘리먼트로 시프트된다. 단지 최하위 비트가 메모리 엘리먼트에서 유지될 때, 절단이 실행되며, 그 다음에 이들 비트는 다음 메모리 엘리먼트로 병렬로 시프트될 수있다.
당업자는 본 발명의 권리범위를 벗어나지 않고 본 발명을 변형할 수 있다. 따라서, 본 발명은 청구범위의 사상 및 범위에 의해서만 제한된다.

Claims (12)

  1. 집적회로에서, 변환을 실행하기 위한 방법에 있어서,
    입력 심볼을 수신하는 단계와;
    지연 처리된 심볼로부터 상기 입력 심볼을 감산하여 차 심볼을 제공하는 단계와;
    상기 차 심볼 및 상기 입력 심볼로 부터 처리된 심볼을 교대로 선택하는 단계와;
    미리 결정된 기간동안 상기 처리된 심볼을 메모리 엘리먼트에 저장하여 지연 처리된 심볼을 제공하는 단계와;
    상기 입력 심볼과 상기 처리된 심볼을 가산하여 합 심볼을 제공하는 단계와;
    상기 합 심볼과 상기 지연 처리된 심볼로 부터 변환된 출력 심볼을 선택하는 단계를 포함하는 것을 특징으로하는 변환을 실행하기 위한 방법.
  2. 제 1항에 있어서,
    상기 처리된 심볼을 지연시키는 단계는,
    다수의 저장된 처리된 심볼을 최종 인덱스를 가지는 서로 다른 인덱스를 각각 포함하는 어레이로 시프트하는 단계와;
    상기 처리된 심볼을 초기 인덱스를 가진 어레이에 저장하는 단계를 포함하며, 상기 최종 인덱스를 갖는 어레이에 저장된 상기 저장된 처리 심볼은 상기 지연 처리된 심볼로서 제공되는 것을 특징으로하는 변환을 실행하기 위한 방법.
  3. 제 1항에 있어서,
    상기 입력 심볼을 수신하는 상기 단계는 상기 입력 심볼의 비트를 연속적으로 수신하는 단계를 포함하며,
    상기 지연 처리된 심볼로 부터 상기 입력 심볼을 감산하는 상기 단계는 상기 지연 처리된 심볼로 부터 자리내림 심볼을 감산하는 단계와 상기 감산단계에 따라 상기 자리내림 심볼을 제공하는 단계를 더 포함하며;
    상기 입력 심볼과 상기 처리된 심볼을 가산하는 상기 단계는 상기 처리된 심볼 및 상기 입력 심볼과 자리 올림 심볼을 가산하는 단계를 더 포함하는것을 특징으로하는 변환 실행 방법.
  4. 변환될 데이터를 수신하기위한 제 1 입력, 지연된 데이터를 수신하기 위한 제 2 입력, 처리된 데이터를 제공하기 위한 제 1 출력, 및 부분적인 하다마르 변환기능을 실행하기 위해 제1 변환된 데이터를 제공하기위한 제 2 출력을 가지는 제 1고속 변환회로와;
    상기 제 1 변환된 데이터를 수신하기 위한 제 1 입력, 지연된 데이터를 수신하기 위한 제 2 입력, 처리된 데이터를 제공하기 위한 제 1 출력, 및 상기 부분적인 하다마르 변환기능을 실행하기 위해 제 2 변환된 데이터를 제공하기 위한 제 2 출력을 가지는 제 2 고속 변환회로와;
    상기 제 1 고속 변환회로로부터 상기 처리된 데이터를 수신하고 상기 제 1 고속 변환회로의 제 2 입력에 상기 지연된 데이터를 제공하기 위한 제 1 지연회로와;
    상기 제 2 고속 변환회로로부터 상기 처리된 데이터를 수신하고, 상기 지연된 데이터를 상기 제 2 고속 변환회로의 제 2 입력에 제공하기 위한 제 2 지연회로를 포함하는 것을 특징으로 하는 고속 변환을 실행하기 위한 회로.
  5. 제 4항에 있어서,
    상기 제 2 변환된 데이터를 수신하기 위한 제 1 입력, 지연된 데이터를 수신하기 위한 제 2 입력, 처리된 데이터를 제공하기 위한 제 1 출력, 및 상기 부분적인 하다마르 변환기능을 실행하기 위해 제 3 변환된 데이터를 제공하기 위한 제 2 출력을 갖는 제 3 고속 변환회로와;
    상기 제 3 고속 변환회로로부터 상기 처리된 데이터를 수신하고, 상기 제 3 고속 변환회로의 제 2 입력에 상기 지연된 데이터를 제공하기 위한 제 3 지연 지연회로를 포함하는 것을 특징으로 하는 고속 변환을 실행하기 위한 회로.
  6. 제 5항에 있어서,
    상기 제 3 고속 변환회로는,
    상기 제 1 입력으로부터의 데이터와 상기 제2 입력으로부터의 데이터를 감산하여 차 심볼을 제공하는 감산기 회로와;
    제 1 교대 방식으로 상기 차 심볼로 부터 처리된 심볼을 그리고 상기 제 1 입력으로 부터 데이터를 선택하고, 상기 처리된 심볼을 상기 처리된 데이터로서 상기 제 1 출력을 통해 제공하는 제 1 멀티플렉서 회로와;
    상기 제 1 입력으로부터의 데이터와 상기 제 2 입력으로부터의 데이터를 가산하여 합 심볼을 제공하는 가산기 회로와;
    상기 제 1 출력을 통해 제공된 제 2 교대 방법으로 상기 지연 처리된 심볼과 상기 합 심볼로 부터 변환된 데이터를 선택하는 제 2 멀티플렉서 회로를 포함하는 것을 특징으로 하는 고속 변환을 실행하기 위한 회로.
  7. 제 5항 또는 제 6항에 있어서,
    상기 제 3 지연 회로로 부터의 상기 지연된 데이터는 상기 제 2 지연 회로로 부터의 상기 지연된 데이터의 길이의 절반으로 지연되는 것을 특징으로하는 고속 변환을 실행하기 위한 회로.
  8. 제 5항 또는 제 6항에 있어서,
    상기 제 3 지연 회로로 부터의 상기 지연된 데이터는 상기 제 2 지연 회로로부터의 상기 지연된 데이터의 길이의 2배로 지연되는 것을 특징으로하는 고속 변환을 실행하기 위한 회로.
  9. 제 4항에 있어서,
    상기 제 1 지연 회로로부터의 상기 지연된 데이터는 상기 제 2 회로로부터의 상기 지연된 데이터의 길이의 절반으로 지연되는 것을 특징으로하는 고속 변환을 실행하기 위한 회로.
  10. 제 4항에 있어서,
    상기 제 1 지연 회로로 부터의 상기 지연된 데이터는 상기 제 2 지연 회로로부터의 상기 지연된 데이터의 길이의 2배로 지연되는 것을 특징으로하는 고속 변환을 실행하기 위한 회로.
  11. 제 4항, 제 5항, 제 9항 또는 제 10항에 있어서,
    상기 제 1 및 제 2 변환회로는
    상기 제 1 입력으로 부터의 데이터와 상기 제2 입력으로 부터의 데이터를 감산하여 차 심볼을 제공하며,
    제 1 교대 방식으로 상기 차 심볼로부터의 처리된 심볼과 상기 제 1 입력으로부터의 데이터를 선택하고, 상기 처리된 심볼을 상기 처리된 데이터로서 상기 제 1 출력을 통해 제공하며,
    상기 제 1 입력으로부터의 데이터와 상기 제 2 입력으로부터의 데이터를 가산하여 합 심볼을 제공하며,
    상기 제 1 출력을 통해 제공된 제 2 교대 방식으로 상기 지연된 처리 심볼과 상기 합 심볼로 부터 상기 변환된 데이터를 선택하는 것을 특징으로하는 고속 변환을 실행하기 위한 회로.
  12. 제 4항에 있어서,
    상기 제 1 및 제 2 고속 변환회로는,
    상기 제 1 입력으로부터의 데이터와 상기 제 2입력으로부터의 데이터를 감산하여 차 심볼을 제공하는 감산기 회로와;
    제 1 교대 방식으로 상기 차 심볼로 부터 처리된 심볼을 그리고 상기 제 1 입력으로 부터 데이터를 선택하고, 상기 처리된 심볼을 상기 처리된 데이터로서 상기 제 1 출력을 통해 제공하는 제 1 멀티플렉서 회로와;
    상기 제 1 입력으로부터의 데이터와 상기 제 2 입력으로부터의 데이터를 가산하여 합 심볼을 제공하는 가산기 회로와;
    상기 제 1 출력을 통해 제공된 제 2 교대 방식으로 상기 지연된 처리 심볼과 상기 합 심볼로 부터 상기 변환된 데이터를 선택하는 제 2 멀티플렉서 회로를 포함하는 것을 특징으로 하는 고속 변환을 실행하기 위한 회로.
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