JP3245171B2 - 高速アダマール変換を行う方法およびその装置 - Google Patents
高速アダマール変換を行う方法およびその装置Info
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- JP3245171B2 JP3245171B2 JP51760495A JP51760495A JP3245171B2 JP 3245171 B2 JP3245171 B2 JP 3245171B2 JP 51760495 A JP51760495 A JP 51760495A JP 51760495 A JP51760495 A JP 51760495A JP 3245171 B2 JP3245171 B2 JP 3245171B2
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Description
【発明の詳細な説明】 発明の背景 I.発明の分野 本発明はデジタル信号処理に関し、例えば、高速アダ
マール変換（fast Hadamard transformations）を行う
ための改良された方法および装置に関する。
マール変換（fast Hadamard transformations）を行う
ための改良された方法および装置に関する。
II.関連技術の記述 波形コーディング処理は、ある１つの波形のセットを
改善された波形のセットに変換を行う。この改善された
波形のセットは次に、コミュニケーション上における元
のセットと比較されたビットエラーPBの改善された確率
を提供するために使用できる。この改善された波形セッ
トにおいて、それら信号は可能な限り似通っていないも
のである。このことを表現する他の方法は、２つの波形
ｉおよび波形ｊとの間のクロス相関関係（以下、zijと
記す）を成すためのものであり、これはできるだけ小さ
いものである。
改善された波形のセットに変換を行う。この改善された
波形のセットは次に、コミュニケーション上における元
のセットと比較されたビットエラーPBの改善された確率
を提供するために使用できる。この改善された波形セッ
トにおいて、それら信号は可能な限り似通っていないも
のである。このことを表現する他の方法は、２つの波形
ｉおよび波形ｊとの間のクロス相関関係（以下、zijと
記す）を成すためのものであり、これはできるだけ小さ
いものである。
上記のクロス相関関係（zij）は次式のように定義さ
れる。
れる。
但しsi（ｔ）,sj（ｔ）は２つの波形の関数。
１つの波形セットにおいて、バイポーラパルス（＋1,
−１）から成り、クロス相関完成（zij）は次式のよう
に単純化される。
−１）から成り、クロス相関完成（zij）は次式のよう
に単純化される。
（但し、アグリ数とは「一致」数、ディスアグリ数とは
「不一致」数を意味する。） このクロス相関関係（zij）の最小可能値は、それら
の信号が逆相関関係（zij＝−１）の場合に生ずる。し
かしこれは、そのセットにおける波形の数が２である場
合にのみ達成され、それら波形は「アンチポダル」即ち
「対せき」的な関係である。通常、最も達成・成就性の
ある波形セットは、クロス相関関係の値が０（ゼロ）に
等しいものである。そしてこのセットは直交するもので
ある。コミュニケーションの目的のために利用される最
もポピュラーな波形コードは直交座標コードである。
「不一致」数を意味する。） このクロス相関関係（zij）の最小可能値は、それら
の信号が逆相関関係（zij＝−１）の場合に生ずる。し
かしこれは、そのセットにおける波形の数が２である場
合にのみ達成され、それら波形は「アンチポダル」即ち
「対せき」的な関係である。通常、最も達成・成就性の
ある波形セットは、クロス相関関係の値が０（ゼロ）に
等しいものである。そしてこのセットは直交するもので
ある。コミュニケーションの目的のために利用される最
もポピュラーな波形コードは直交座標コードである。
データセットが直交データに変換されることによる一
方法は、アダマール変換手段によるものである。このア
ダマール変換は「アダマールマトリクス（行列）」で特
徴付けられており、このアダマールマトリクスの各々
は、このマトリクスの他のすべての行に直交し、またこ
れは等式（２）に基づき、各組の行においては「アグリ
数」が「ディスアグリ数」に等しい。このアダマールマ
トリクスの各行は、『ワルシュ・シーケンス（Walsh se
guennce）』の１つとして定義されてもよい。
方法は、アダマール変換手段によるものである。このア
ダマール変換は「アダマールマトリクス（行列）」で特
徴付けられており、このアダマールマトリクスの各々
は、このマトリクスの他のすべての行に直交し、またこ
れは等式（２）に基づき、各組の行においては「アグリ
数」が「ディスアグリ数」に等しい。このアダマールマ
トリクスの各行は、『ワルシュ・シーケンス（Walsh se
guennce）』の１つとして定義されてもよい。
階数がｎのアダマールマトリクスは、次のように「リ
カーシブル」に定義できる。すなわち、 但し、Hlは次のように定義されている。
カーシブル」に定義できる。すなわち、 但し、Hlは次のように定義されている。
H1＝［１］ 式（４） およびＨ′１＝−H1 同様に、式（３）の応用としてH4は次のようになる。
また、H8は次のようになる。
第１のアルゴリズムは、アダマール変換のパーフォー
マンスにおける効果を増すように開発されたものであ
る。
マンスにおける効果を増すように開発されたものであ
る。
これらの実施例は、アダマールマトリックが実数で、
対称でかつ行方向に直交である事を利用する。このアダ
マールマトリックが±１の値のみを含むので、その変換
演算においては掛け算は必要としない。さらに、加算お
よび減算の数は、n2からｎ・log2nに削減でき、階数ｎ
（Hn）のアダマールマトリクスが、ｎの「まばらな」マ
トリクス、即ち「疎行列」であるということに帰するべ
きものである。すなわち、 特記すべき事項としては、トップn/2行および、ボトムn
/2行は、各行毎の２つの非ゼロの項だけを含み、 上記変換は、ｕにおけるnlog2（ｎ）回の演算によっ
て達成される。
対称でかつ行方向に直交である事を利用する。このアダ
マールマトリックが±１の値のみを含むので、その変換
演算においては掛け算は必要としない。さらに、加算お
よび減算の数は、n2からｎ・log2nに削減でき、階数ｎ
（Hn）のアダマールマトリクスが、ｎの「まばらな」マ
トリクス、即ち「疎行列」であるということに帰するべ
きものである。すなわち、 特記すべき事項としては、トップn/2行および、ボトムn
/2行は、各行毎の２つの非ゼロの項だけを含み、 上記変換は、ｕにおけるnlog2（ｎ）回の演算によっ
て達成される。
Hnの構成により、ｎの加算値および減算値は、各ｎ
のベクトルにおける演算の都度に、ｎ・log2（ｎ）の加
算および減算の総合計を与えられる。
のベクトルにおける演算の都度に、ｎ・log2（ｎ）の加
算および減算の総合計を与えられる。
高速アダマール変換の実施における上述された如くの
問題点は、メモリ資源における負荷である。さらに、上
述の方法はそれ自体、シリアルプロセシング、即ち連続
処理に役に立つことはない。したがって、高速アダマー
ル変換を行うための改良された方法およびその装置の必
要性があり、よって、メモリ資源における負荷を少なく
し、かつ、連続処理にも役に立つようなアダマール変換
の方法および装置が本発明の主題である。
問題点は、メモリ資源における負荷である。さらに、上
述の方法はそれ自体、シリアルプロセシング、即ち連続
処理に役に立つことはない。したがって、高速アダマー
ル変換を行うための改良された方法およびその装置の必
要性があり、よって、メモリ資源における負荷を少なく
し、かつ、連続処理にも役に立つようなアダマール変換
の方法および装置が本発明の主題である。
発明の概要 本発明は、高速アダマール変換を行うための改良され
た方法および装置である。例えば、２階数の高速アダマ
ール変換は、２入力値ａおよびｂを受け取る１つのエレ
メント、即ち構成要素によって実行され得る。そして、
２つの出力（ａ＋ｂ）および（ａ−ｂ）を出力する。こ
のエレメントは、１つの加算器と減算器、そして２つの
マルチプレクサおよびメモリ要素と共にハードウエアに
存在していることが確認できる。
た方法および装置である。例えば、２階数の高速アダマ
ール変換は、２入力値ａおよびｂを受け取る１つのエレ
メント、即ち構成要素によって実行され得る。そして、
２つの出力（ａ＋ｂ）および（ａ−ｂ）を出力する。こ
のエレメントは、１つの加算器と減算器、そして２つの
マルチプレクサおよびメモリ要素と共にハードウエアに
存在していることが確認できる。
上記の要素は、その加算器の合計入力に、その入力を
シリアルに供給して、その減算器の入力を減算すること
により達成され、そして、第１のマルチプレクサのＢ入
力に供給される。またその減算器の出力は、第２のマル
チプレクサのＡ入力へ供給される。この第１のマルチプ
レクサの出力は、メモリ要素の入力に供給される。この
メモリ要素の出力は次に、減算器の入力の合算入力、加
算器の第２の合算入力、および第２のマルチプレクサの
Ｂ入力にカップリングされる。そして、この出力はこの
第２のマルチプレクサの出力に順次連続的に供給され
る。
シリアルに供給して、その減算器の入力を減算すること
により達成され、そして、第１のマルチプレクサのＢ入
力に供給される。またその減算器の出力は、第２のマル
チプレクサのＡ入力へ供給される。この第１のマルチプ
レクサの出力は、メモリ要素の入力に供給される。この
メモリ要素の出力は次に、減算器の入力の合算入力、加
算器の第２の合算入力、および第２のマルチプレクサの
Ｂ入力にカップリングされる。そして、この出力はこの
第２のマルチプレクサの出力に順次連続的に供給され
る。
そこで、階数４のアダマール変換を行うための手段を
提供する。上述した基本的な構成要素は、わずかに改良
されたエレメント、即ち要素等を直列に連続して配列さ
れたものである。その配列の第２メモリエレメントは、
第１メモリエレメントと直列に配設され、第１マルチプ
レクサからの出力が最初にこの第１メモリエレメントに
格納され、続く次のクロックサイクルにおいては、その
格納されたデータが、次のクロックサイクルのＢ入力や
減算器や加算器の合算入力に供給される以前に、第２メ
モリエレメントにシフトされる。
提供する。上述した基本的な構成要素は、わずかに改良
されたエレメント、即ち要素等を直列に連続して配列さ
れたものである。その配列の第２メモリエレメントは、
第１メモリエレメントと直列に配設され、第１マルチプ
レクサからの出力が最初にこの第１メモリエレメントに
格納され、続く次のクロックサイクルにおいては、その
格納されたデータが、次のクロックサイクルのＢ入力や
減算器や加算器の合算入力に供給される以前に、第２メ
モリエレメントにシフトされる。
また、次にこれを更に拡張し、階数８のアダマール変
換を行うための手段を、第３の改良エレメントを加える
ことで提供ができるが、この際は、４つのメモリ要素を
直列に配する等により改良が加えられている。最終のア
ダマールエレメントのメモリ要素は、そのアダマール階
数の半分に等しい個数のメモリ要素を有する。留意すべ
き事項は、これらメモリ要素の必要とされるメモリは同
じではない。これは、２つのｍビット番号の合計は、１
つのｍ＋１ビット番号である理由にある。よって、連続
するエレメントステージの各々におけるメモリ要素は、
その先行するメモリ要素よりも１ビットだけ大きい精度
の番号（数）を持つことを求められる。
換を行うための手段を、第３の改良エレメントを加える
ことで提供ができるが、この際は、４つのメモリ要素を
直列に配する等により改良が加えられている。最終のア
ダマールエレメントのメモリ要素は、そのアダマール階
数の半分に等しい個数のメモリ要素を有する。留意すべ
き事項は、これらメモリ要素の必要とされるメモリは同
じではない。これは、２つのｍビット番号の合計は、１
つのｍ＋１ビット番号である理由にある。よって、連続
するエレメントステージの各々におけるメモリ要素は、
その先行するメモリ要素よりも１ビットだけ大きい精度
の番号（数）を持つことを求められる。
この処理操作を行うために必要なメモリにおける節減
を提供するため、前述した手段の各要素の階数における
更なる改良としては、その可逆性にある。例えば、階数
８のアダマール変換の場合は、メモリ要素の第１の要素
は、（ｍ＋１）ビット幅で、４つメモリ要素を持つこと
ができる。（但し、ｍは入力におけるビット番号
（数））。その次のメモリ要素は２つの（ｍ＋２）ビッ
ト幅の要素であり、最後のメモリ要素は、連続する直列
であり、単一の（ｍ＋３）幅の要素である。
を提供するため、前述した手段の各要素の階数における
更なる改良としては、その可逆性にある。例えば、階数
８のアダマール変換の場合は、メモリ要素の第１の要素
は、（ｍ＋１）ビット幅で、４つメモリ要素を持つこと
ができる。（但し、ｍは入力におけるビット番号
（数））。その次のメモリ要素は２つの（ｍ＋２）ビッ
ト幅の要素であり、最後のメモリ要素は、連続する直列
であり、単一の（ｍ＋３）幅の要素である。
そこで、本発明の目的は、簡単なハードウエアを用い
て、アダマール変換を行うための手段を提供することに
ある。例えば、１つのキャリィを伴う単一ビットの加算
を使うことで、入力が一度にその変換１ビットに「シリ
アライズ」即ち直列化された場合に、１つのアダマール
変換を実行することが可能である。
て、アダマール変換を行うための手段を提供することに
ある。例えば、１つのキャリィを伴う単一ビットの加算
を使うことで、入力が一度にその変換１ビットに「シリ
アライズ」即ち直列化された場合に、１つのアダマール
変換を実行することが可能である。
また、本発明のもう１つの目的は、上述のメモリに格
納された値の効果的なトランケーション、即ち短ブロッ
ク化等を成すメモリの更なるセービング、即ち節約を行
うための手段および方法を提供することにある。
納された値の効果的なトランケーション、即ち短ブロッ
ク化等を成すメモリの更なるセービング、即ち節約を行
うための手段および方法を提供することにある。
図面の簡単な説明 本発明の特徴、目的および利点は、次に添付する関連
図面をそれぞれ参照することにより、さらに明確になる
であろう。
図面をそれぞれ参照することにより、さらに明確になる
であろう。
図１は、階数４のアダマール変換を行うためのアダマ
ール変換装置のブロック図である。
ール変換装置のブロック図である。
図２は、階数64のアダマール変換を行うためのアダマ
ール変換装置のブロック図である。
ール変換装置のブロック図である。
図３は、階数64のアダマール変換を行うための改良さ
れたアダマール変換装置のブロック図である。
れたアダマール変換装置のブロック図である。
図４は、シリアル入力FHTステージにおけるブロック
図である。
図である。
発明の詳細な説明 本発明は、高速アダマール変換（FHT）を行うための
アダマール変換方法および装置である。図１には、例え
ば、階数４のアダマール変換を行う目的のための本発明
の一実施例を示している。また、例えば、４つのデジタ
ルサンプル（a1,a2,a3,a4）の１ブロックが１つの入力
シンボルを形成する場合、図３に示された装置は、その
入力シンボルにおいてFHTを実行し、下記の等式（11）
に従って、１つのFHTを提供する。
アダマール変換方法および装置である。図１には、例え
ば、階数４のアダマール変換を行う目的のための本発明
の一実施例を示している。また、例えば、４つのデジタ
ルサンプル（a1,a2,a3,a4）の１ブロックが１つの入力
シンボルを形成する場合、図３に示された装置は、その
入力シンボルにおいてFHTを実行し、下記の等式（11）
に従って、１つのFHTを提供する。
この例示した実施例においては、デジタルサンプル
（a1,a2,a3,a4）の各々は８ビットで表現されている
が、他のビット長も本発明に等しく適用できる。第１の
入力サンプルa1は入力信号ラインに供給される。この入
力サンプルa1は、減算器２（但し、１つの加算器がこの
減算器のために設定されている）の減算入力、合算器６
の第１の入力、およびマルチプレクサ４の入力Ｂに供給
される。このマルチプレクサ４はその出力の、入力信号
ラインまたは減算器２からの出力のいずれかに供給す
る。第１の入力サイクルにおいて、マルチプレクサ４出
力は、その信号線上にその信号を供給する。また、第２
の入力サイクルにおいては、マルチプレクサ４出力は、
その減算器２から信号をその出力に供給し、そして各入
力サイクルのこの方法において互生する。このように、
第１の入力サイクルのためのマルチプレクサ４は、その
出力においてサンプルa1を供給し、これは、メモリ要素
10に受け取られ格納記憶される。
（a1,a2,a3,a4）の各々は８ビットで表現されている
が、他のビット長も本発明に等しく適用できる。第１の
入力サンプルa1は入力信号ラインに供給される。この入
力サンプルa1は、減算器２（但し、１つの加算器がこの
減算器のために設定されている）の減算入力、合算器６
の第１の入力、およびマルチプレクサ４の入力Ｂに供給
される。このマルチプレクサ４はその出力の、入力信号
ラインまたは減算器２からの出力のいずれかに供給す
る。第１の入力サイクルにおいて、マルチプレクサ４出
力は、その信号線上にその信号を供給する。また、第２
の入力サイクルにおいては、マルチプレクサ４出力は、
その減算器２から信号をその出力に供給し、そして各入
力サイクルのこの方法において互生する。このように、
第１の入力サイクルのためのマルチプレクサ４は、その
出力においてサンプルa1を供給し、これは、メモリ要素
10に受け取られ格納記憶される。
第２の入力サイクルにおいては、次の入力サンプルa2
は、減算器２の減算入力、合算器６の第１の入力、およ
びマルチプレクサ４の入力Ｂに供給される。メモリ要素
10に格納されたこのa1は、減算器２の加算入力、合算器
６の第２の入力およびマルチプレクサ４の入力Ｂに供給
される。応答において減算器２は、その出力における値
（a1−a2）を供給するが、それはまた、マルチプレクサ
４の出力のおいて提供され、メモリ要素10に格納される
値でもある。合算器６は、その出力において、値（a1＋
a2）を供給する。
は、減算器２の減算入力、合算器６の第１の入力、およ
びマルチプレクサ４の入力Ｂに供給される。メモリ要素
10に格納されたこのa1は、減算器２の加算入力、合算器
６の第２の入力およびマルチプレクサ４の入力Ｂに供給
される。応答において減算器２は、その出力における値
（a1−a2）を供給するが、それはまた、マルチプレクサ
４の出力のおいて提供され、メモリ要素10に格納される
値でもある。合算器６は、その出力において、値（a1＋
a2）を供給する。
また、マルチプレクサ８は、その出力において、合算
器６からの出力またはメモリ要素10からの出力のいずれ
かを供給する。第２の入力サイクルにおいて、マルチプ
レクサ８は、その出力において合算器６からの出力を供
給し、第３の入力サイクルにおいては、その出力におい
てメモリ要素10からの出力を供給し、そして各入力サイ
クルにおいては、これらの信号の相互間に互生である。
このように、第２の入力サイクルにおいては、マルチプ
レクサ８は、その出力において、合算器６からの出力値
（a1＋a2）を供給する。
器６からの出力またはメモリ要素10からの出力のいずれ
かを供給する。第２の入力サイクルにおいて、マルチプ
レクサ８は、その出力において合算器６からの出力を供
給し、第３の入力サイクルにおいては、その出力におい
てメモリ要素10からの出力を供給し、そして各入力サイ
クルにおいては、これらの信号の相互間に互生である。
このように、第２の入力サイクルにおいては、マルチプ
レクサ８は、その出力において、合算器６からの出力値
（a1＋a2）を供給する。
このマルチプレクサ８の出力値（a1＋a2）は、減算器
12の入力、合算器16の第１の入力、およびマルチプレク
サ14の入力Ｂに供給される。このマルチプレクサ14は、
その出力において、マルチプレクサ８からの出力をその
第２および第３の入力サイクルとして供給し、それはま
た、合算器12からの出力を、その第４および第５の入力
サイクルのために供給し、そして前述の各々２つの入力
サイクルにおいては、相互間で互生である。このよう
に、第２の入力サイクルにおいては、マルチプレクサ14
は、その出力において、マルチプレクサ８からの出力信
号（a1＋a2）をメモリ要素20に供給して、それを格納記
憶する。
12の入力、合算器16の第１の入力、およびマルチプレク
サ14の入力Ｂに供給される。このマルチプレクサ14は、
その出力において、マルチプレクサ８からの出力をその
第２および第３の入力サイクルとして供給し、それはま
た、合算器12からの出力を、その第４および第５の入力
サイクルのために供給し、そして前述の各々２つの入力
サイクルにおいては、相互間で互生である。このよう
に、第２の入力サイクルにおいては、マルチプレクサ14
は、その出力において、マルチプレクサ８からの出力信
号（a1＋a2）をメモリ要素20に供給して、それを格納記
憶する。
第３の入力サイクルの期間においては、サンプルa3が
減算器２の入力、合算器16の第１の入力、およびマルチ
プレクサ４の入力Ｂに供給される。メモリ要素10は、そ
の格納値（a1−a2）を減算器２の加算入力、合算器６の
第２の入力、およびマルチプレクサ８の入力Ｂに供給す
る。マルチプレクサ４は、入力信号ラインからの値a3を
メモリ要素10に提供し、ここでこの値は格納記憶され
る。また、マルチプレクサ８は、その出力において、そ
の入力Ｂ（a1−a2）を供給する。
減算器２の入力、合算器16の第１の入力、およびマルチ
プレクサ４の入力Ｂに供給される。メモリ要素10は、そ
の格納値（a1−a2）を減算器２の加算入力、合算器６の
第２の入力、およびマルチプレクサ８の入力Ｂに供給す
る。マルチプレクサ４は、入力信号ラインからの値a3を
メモリ要素10に提供し、ここでこの値は格納記憶され
る。また、マルチプレクサ８は、その出力において、そ
の入力Ｂ（a1−a2）を供給する。
このマルチプレクサ８による出力値（a1−a2）は、減
算器12の減算入力、合算器16の第１の入力、およびマル
チプレクサ14の入力Ｂに供給される。メモリ要素20は、
その格納要素（a1＋a2）をメモリ要素22に転送・変換す
る。マルチプレクサ14はマルチプレクサ８からの出力信
号（a1−a2）をメモリ要素20に供給する。
算器12の減算入力、合算器16の第１の入力、およびマル
チプレクサ14の入力Ｂに供給される。メモリ要素20は、
その格納要素（a1＋a2）をメモリ要素22に転送・変換す
る。マルチプレクサ14はマルチプレクサ８からの出力信
号（a1−a2）をメモリ要素20に供給する。
第４の入力サイクルの期間においては、次のサンプル
a4が減算器２の入力、合算器６の第１の入力、およびマ
ルチプレクサ４の入力Ｂに供給される。メモリ要素10
は、その格納値a3を、減算器２の加算入力、合算器６の
第２の入力、およびマルチプレクサ８の入力Ｂに供給す
る。合算器２はマルチプレクサ４の入力Ａに（a3−a4）
に供給する。このマルチプレクサ４は、減算器２からの
出力（a3−a4）をメモリ要素10に供給し、そこで格納記
憶する。合算器６は、その合計（a3＋a4）をマルチプレ
クサ８の入力Ａに供給する。このマルチプレクサ８はこ
の合算器６からの出力信号（a3−a4）をその出力に供給
する。
a4が減算器２の入力、合算器６の第１の入力、およびマ
ルチプレクサ４の入力Ｂに供給される。メモリ要素10
は、その格納値a3を、減算器２の加算入力、合算器６の
第２の入力、およびマルチプレクサ８の入力Ｂに供給す
る。合算器２はマルチプレクサ４の入力Ａに（a3−a4）
に供給する。このマルチプレクサ４は、減算器２からの
出力（a3−a4）をメモリ要素10に供給し、そこで格納記
憶する。合算器６は、その合計（a3＋a4）をマルチプレ
クサ８の入力Ａに供給する。このマルチプレクサ８はこ
の合算器６からの出力信号（a3−a4）をその出力に供給
する。
このマルチプレクサ８による出力値（a3＋a4）は、減
算器12の減算入力、合算器16の第１の入力、およびマル
チプレクサ14の入力Ｂに供給される。次にメモリ要素22
は、格納内容（a1＋a2）を、減算器12の加算入力、合算
器16の第２の入力、およびマルチプレクサ18の入力Ｂに
供給する。メモリ要素20は、その格納内容（a1＋a2）を
メモリ要素22に転送・変換する。減算器12は応答とし
て、その入力の合計（a1＋a2）−（a3＋a4）を、その入
力信号（a1＋a2）＋（a3＋a4）、およびマルチプレクサ
18の入力Ａに供給される。このマルチプレクサ18は、入
力サイクル４および５のための合算器16による信号出力
を供給し、次に、メモリ要素22からの出力を入力サイク
ル６および７のための出力として供給し、それはまた、
前述の各々２つの入力サイクルにおいては、相互間で互
生である。マルチプレクサ18は、FHT装置の第２ステー
ジの第１出力として、所望の合計（a1＋a2＋a3＋a4）を
供給する。
算器12の減算入力、合算器16の第１の入力、およびマル
チプレクサ14の入力Ｂに供給される。次にメモリ要素22
は、格納内容（a1＋a2）を、減算器12の加算入力、合算
器16の第２の入力、およびマルチプレクサ18の入力Ｂに
供給する。メモリ要素20は、その格納内容（a1＋a2）を
メモリ要素22に転送・変換する。減算器12は応答とし
て、その入力の合計（a1＋a2）−（a3＋a4）を、その入
力信号（a1＋a2）＋（a3＋a4）、およびマルチプレクサ
18の入力Ａに供給される。このマルチプレクサ18は、入
力サイクル４および５のための合算器16による信号出力
を供給し、次に、メモリ要素22からの出力を入力サイク
ル６および７のための出力として供給し、それはまた、
前述の各々２つの入力サイクルにおいては、相互間で互
生である。マルチプレクサ18は、FHT装置の第２ステー
ジの第１出力として、所望の合計（a1＋a2＋a3＋a4）を
供給する。
第５の入力サイクルにおいては、次のサンプルa5が減
算器２の減算入力、合算器６の第１の入力、およびマル
チプレクサ４の入力Ｂに供給される。メモリ要素10は、
その格納記憶された値（a3−a4）を、合算器２の加算入
力、合算器６の第２の入力、およびマルチプレクサ８の
Ｂ入力に供給する。マルチプレクサ４は、入力信号にラ
インにこの値a5をメモリ要素10に供給し、そこで格納記
憶する。一方、マルチプレクサ８は、メモリ要素10から
の出力信号（a3−a4）をその出力として供給する。
算器２の減算入力、合算器６の第１の入力、およびマル
チプレクサ４の入力Ｂに供給される。メモリ要素10は、
その格納記憶された値（a3−a4）を、合算器２の加算入
力、合算器６の第２の入力、およびマルチプレクサ８の
Ｂ入力に供給する。マルチプレクサ４は、入力信号にラ
インにこの値a5をメモリ要素10に供給し、そこで格納記
憶する。一方、マルチプレクサ８は、メモリ要素10から
の出力信号（a3−a4）をその出力として供給する。
このマルチプレクサ８における出力値（a3−a4）は、
減算器12の減算入力、合算器16の第１の入力、およびマ
ルチプレクサ14の入力Ｂに供給される。メモリ要素22
は、その格納内容（a1−a2）を、減算器12の加算入力、
合算器16の第２の入力、およびマルチプレクサ18の入力
Ｂに供給する。メモリ要素20は、その格納内容（a1＋a
2）−（a3＋a4）をメモリ要素22に転送・変換する。減
算器12は、マルチプレクサ14の第１の入力に、（a1−a
2）−（a3−a4）を供給し、それはこの値をメモリ要素2
2に供給する。同様に、合算器16は、マルチプレクサ18
の第１の入力に、（a1−a2）＋（a3−a4）または（a1−
a2＋a3−a4）を供給し、それはこの値をその出力として
供給する。
減算器12の減算入力、合算器16の第１の入力、およびマ
ルチプレクサ14の入力Ｂに供給される。メモリ要素22
は、その格納内容（a1−a2）を、減算器12の加算入力、
合算器16の第２の入力、およびマルチプレクサ18の入力
Ｂに供給する。メモリ要素20は、その格納内容（a1＋a
2）−（a3＋a4）をメモリ要素22に転送・変換する。減
算器12は、マルチプレクサ14の第１の入力に、（a1−a
2）−（a3−a4）を供給し、それはこの値をメモリ要素2
2に供給する。同様に、合算器16は、マルチプレクサ18
の第１の入力に、（a1−a2）＋（a3−a4）または（a1−
a2＋a3−a4）を供給し、それはこの値をその出力として
供給する。
第６の入力サイクルにおいては、次のサンプルa6が減
算器２の減算入力、合算器６の第１の入力、およびマル
チプレクサ４の入力Ｂに供給される。メモリ要素10は、
格納された値a5を、減算器２の加算入力、合算器６の第
２の入力、およびマルチプレクサ８の入力Ｂに供給す
る。減算器２は（a5−a6）をマルチプレクサ４の入力Ａ
に供給する。このマルチプレクサ４は、その入力Ａにお
ける値（a5−a6）をメモリ要素10に供給し、それを格納
記憶する。合算器６は（a5＋a6）をマルチプレクサ８の
Ａ入力に供給する。このマルチプレクサ８はそのＡ入力
における信号（a5＋a6）をその出力において供給する。
算器２の減算入力、合算器６の第１の入力、およびマル
チプレクサ４の入力Ｂに供給される。メモリ要素10は、
格納された値a5を、減算器２の加算入力、合算器６の第
２の入力、およびマルチプレクサ８の入力Ｂに供給す
る。減算器２は（a5−a6）をマルチプレクサ４の入力Ａ
に供給する。このマルチプレクサ４は、その入力Ａにお
ける値（a5−a6）をメモリ要素10に供給し、それを格納
記憶する。合算器６は（a5＋a6）をマルチプレクサ８の
Ａ入力に供給する。このマルチプレクサ８はそのＡ入力
における信号（a5＋a6）をその出力において供給する。
マルチプレクサ８からの出力（a5＋a6）は、減算器12
の減算入力、合算器16の第１の入力、およびマルチプレ
クサ14のＢ入力に供給される。メモリ要素22は、次にそ
の内容（a1＋a2）−（a3＋a4）を、減算器12の加算入
力、合算器16の第２の入力、およびマルチプレクサ18の
Ｂ入力に供給する。メモリ要素20は、その内容（a1−a
2）−（a3−a4）をメモリ要素22に転送・変換する。マ
ルチプレクサ14は、そのＢ入力信号（a5＋a6）をメモリ
要素20に供給し、そこで格納記憶する。マルチプレクサ
18は、そのＢ入力信号の値、（a1＋a2）−（a3＋a4）＝
（a1＋a2−a3−a4）をその出力において供給する。
の減算入力、合算器16の第１の入力、およびマルチプレ
クサ14のＢ入力に供給される。メモリ要素22は、次にそ
の内容（a1＋a2）−（a3＋a4）を、減算器12の加算入
力、合算器16の第２の入力、およびマルチプレクサ18の
Ｂ入力に供給する。メモリ要素20は、その内容（a1−a
2）−（a3−a4）をメモリ要素22に転送・変換する。マ
ルチプレクサ14は、そのＢ入力信号（a5＋a6）をメモリ
要素20に供給し、そこで格納記憶する。マルチプレクサ
18は、そのＢ入力信号の値、（a1＋a2）−（a3＋a4）＝
（a1＋a2−a3−a4）をその出力において供給する。
第７の入力サイクルにおいては、次のサンプルa7が減
算器２の減算入力、合算器６の第１の入力、およびマル
チプレクサ４の入力Ｂに供給される。メモリ要素10は、
格納された値（a5−a6）を、減算器２の加算入力、合算
器６の第２の入力、およびマルチプレクサ８の入力Ｂに
供給する。マルチプレクサ４は、その入力Ｂにおける値
a7をメモリ要素10に供給し、それを格納記憶する。マル
チプレクサ８はそのＢ入力における信号（a5−a6）をそ
の出力において供給する。
算器２の減算入力、合算器６の第１の入力、およびマル
チプレクサ４の入力Ｂに供給される。メモリ要素10は、
格納された値（a5−a6）を、減算器２の加算入力、合算
器６の第２の入力、およびマルチプレクサ８の入力Ｂに
供給する。マルチプレクサ４は、その入力Ｂにおける値
a7をメモリ要素10に供給し、それを格納記憶する。マル
チプレクサ８はそのＢ入力における信号（a5−a6）をそ
の出力において供給する。
マルチプレクサ８の出力（a5−a6）は、減算器12の減
算入力、合算器16の第１の入力、およびマルチプレクサ
14のＢ入力に供給される。メモリ要素22は次に、その内
容（a1−a2）−（a3−a4）を、減算器12の加算入力、合
算器16の第２の入力、およびマルチプレクサ18のＢ入力
に供給する。メモリ要素20は、その内容（a5＋a6）をメ
モリ要素22に転送・変換する。マルチプレクサ14は、そ
のＢ入力信号（a5−a6）をメモリ要素20に供給し、そこ
で格納記憶する。マルチプレクサ18は、そのＢ入力信号
の値、（a1−a2）−（a3−a4）＝（a1−a2−a3＋a4）を
その出力において供給する。
算入力、合算器16の第１の入力、およびマルチプレクサ
14のＢ入力に供給される。メモリ要素22は次に、その内
容（a1−a2）−（a3−a4）を、減算器12の加算入力、合
算器16の第２の入力、およびマルチプレクサ18のＢ入力
に供給する。メモリ要素20は、その内容（a5＋a6）をメ
モリ要素22に転送・変換する。マルチプレクサ14は、そ
のＢ入力信号（a5−a6）をメモリ要素20に供給し、そこ
で格納記憶する。マルチプレクサ18は、そのＢ入力信号
の値、（a1−a2）−（a3−a4）＝（a1−a2−a3＋a4）を
その出力において供給する。
FHTにおける入力シーケンス、（a1,a2,a3,a4）および
（a1＋a2＋a3＋a4,a1−a2＋a3−a4,a1＋a2−a3−a4,a1
＋a2−a3−a4）は、このFHT装置によって連続的に出力
される。装置への次に連続するa8の入力および、入力シ
ーケンス（a5,a6,a7,a8）というFHTの第１の要素の入力
により、この装置の出力としてa5＋a6＋a7＋a8が出現す
る。このように、このプロセスは不定な級数的に順次継
続される。
（a1＋a2＋a3＋a4,a1−a2＋a3−a4,a1＋a2−a3−a4,a1
＋a2−a3−a4）は、このFHT装置によって連続的に出力
される。装置への次に連続するa8の入力および、入力シ
ーケンス（a5,a6,a7,a8）というFHTの第１の要素の入力
により、この装置の出力としてa5＋a6＋a7＋a8が出現す
る。このように、このプロセスは不定な級数的に順次継
続される。
ここで、このFHT装置の基本的要素は図１中の破線ブ
ロック24に示されている。この破線ブロック24は、１つ
の減算器12と、１つの合算器16と、２つのマルチプレク
サ（14,18）から構成され、このサブシステムは、「FHT
エンジン」として参照されるものである。
ロック24に示されている。この破線ブロック24は、１つ
の減算器12と、１つの合算器16と、２つのマルチプレク
サ（14,18）から構成され、このサブシステムは、「FHT
エンジン」として参照されるものである。
またここで、この減算器は、逆入力を有する１合算器
である。メモリデバイスまたはメモリ要素の組み合わせ
においては、それらは１つの完全なFHTステージを形成
する。その他のステージは、それ以前のステージの出力
を供給することにより、新たに加えることもできる。
である。メモリデバイスまたはメモリ要素の組み合わせ
においては、それらは１つの完全なFHTステージを形成
する。その他のステージは、それ以前のステージの出力
を供給することにより、新たに加えることもできる。
ある１つのステージとそれ以前のステージとの差異
は、メモリ要素の番号（但し、与えられたメモリ要素に
おけるビット数は１つ毎に増加する）の二重におよび、
そのメモリ要素のタイミングが以前のステージの半分の
頻度で切り替わることである。
は、メモリ要素の番号（但し、与えられたメモリ要素に
おけるビット数は１つ毎に増加する）の二重におよび、
そのメモリ要素のタイミングが以前のステージの半分の
頻度で切り替わることである。
図２には、本発明の、階数64のアダマール変換を行う
ためのアダマール変換（FHT）装置がブロック図で示さ
れている。FHTエンジン30,34,38,42,46および50は、図
１にブロック24で詳示されているFHTエンジンにすべて
同等であり、メモリデバイス32,36,40,44,48および52
は、複数の相互接続されたメモリ要素または、データラ
ッチ例えば図１に記述されたような１シフトレジスタの
ようなものである。例示する実施例においては、このFH
Tエンジン30への入力データは８ビットの数から構成さ
れるが、本発明は如何なるビット長のデータでも同等に
適用することが可能である。
ためのアダマール変換（FHT）装置がブロック図で示さ
れている。FHTエンジン30,34,38,42,46および50は、図
１にブロック24で詳示されているFHTエンジンにすべて
同等であり、メモリデバイス32,36,40,44,48および52
は、複数の相互接続されたメモリ要素または、データラ
ッチ例えば図１に記述されたような１シフトレジスタの
ようなものである。例示する実施例においては、このFH
Tエンジン30への入力データは８ビットの数から構成さ
れるが、本発明は如何なるビット長のデータでも同等に
適用することが可能である。
この実施例における入力データの流れが８ビットのサ
ンプルデータから構成されているが、メモリデバイス32
中のメモリ要素は、トランケーション無しでこのFHTエ
ンジン30の出力を調節するため、９ビットを有する必要
がある。なぜならば、２つのｎビットの合計は（ｎ＋
１）ビット数である故である。同様に、メモリデバイス
36中のメモリ要素は10ビットを格納することができる。
メモリデバイス40中のメモリ要素は、11ビットを格納す
ることができる。また、メモリデバイス44のそれらメモ
リ要素は12ビットを格納でき、メモリデバイス48のメモ
リ要素は13ビットを格納でき、メモリデバイス52のメモ
リ要素は14ビットを格納できる。
ンプルデータから構成されているが、メモリデバイス32
中のメモリ要素は、トランケーション無しでこのFHTエ
ンジン30の出力を調節するため、９ビットを有する必要
がある。なぜならば、２つのｎビットの合計は（ｎ＋
１）ビット数である故である。同様に、メモリデバイス
36中のメモリ要素は10ビットを格納することができる。
メモリデバイス40中のメモリ要素は、11ビットを格納す
ることができる。また、メモリデバイス44のそれらメモ
リ要素は12ビットを格納でき、メモリデバイス48のメモ
リ要素は13ビットを格納でき、メモリデバイス52のメモ
リ要素は14ビットを格納できる。
図３には、本発明の改良された実施例を例示してい
る。図３に示された装置は、階数64の高速アダマール変
換を行うためアダマール変換装置を示している。FHTエ
ンジン90,94,98,102,106および110は、図１に詳細図示
されているFHTエンジン24に同等であるように構築され
ている。図３のFHTエンジンの運用操作において生ずる
差異は、図２に図示されているFHTエンジン90,94,98,10
2,106および110のマルチプレクサ（不図示）の切り替え
において起こることと対照または反対である。第１ステ
ージFHTエンジン90のマルチプレクサは、すべての16の
入力サイクルを切り替える。また、最終ステージFHTエ
ンジン110のマルチプレクサはすべての入力サイクルを
切り替える。
る。図３に示された装置は、階数64の高速アダマール変
換を行うためアダマール変換装置を示している。FHTエ
ンジン90,94,98,102,106および110は、図１に詳細図示
されているFHTエンジン24に同等であるように構築され
ている。図３のFHTエンジンの運用操作において生ずる
差異は、図２に図示されているFHTエンジン90,94,98,10
2,106および110のマルチプレクサ（不図示）の切り替え
において起こることと対照または反対である。第１ステ
ージFHTエンジン90のマルチプレクサは、すべての16の
入力サイクルを切り替える。また、最終ステージFHTエ
ンジン110のマルチプレクサはすべての入力サイクルを
切り替える。
この図３に示す改良された実施例と、図２に示す実施
例との顕著な相違点は、その使用する全メモリにおける
セーブ即ち節減にある。ビット長８の処理データの例示
した実施例を再び検討すると、第１のメモリデバイス
は、９ビットの数の格納が可能であるという必要があ
り、そこでは次のステージのメモリデバイスは、10ビッ
ト長の数を格納する必要が生ずる。よって、この改良さ
れた実施例においては、メモリデバイスが要求される格
納するための最も少ない数（即ちビット長）は、値の最
大数を格納するのに使われる数である。すなわち、メモ
リデバイス92は32個の９ビット数を格納し、メモリデバ
イス96は16個の10ビット数を格納し、メモリデバイス10
0は８個の11ビット数を格納し、メモリデバイス104は４
個の12ビット数を格納し、メモリデバイス108は２個の1
3ビット数を格納し、また、メモリデバイス112は１個の
14ビット数を格納する。
例との顕著な相違点は、その使用する全メモリにおける
セーブ即ち節減にある。ビット長８の処理データの例示
した実施例を再び検討すると、第１のメモリデバイス
は、９ビットの数の格納が可能であるという必要があ
り、そこでは次のステージのメモリデバイスは、10ビッ
ト長の数を格納する必要が生ずる。よって、この改良さ
れた実施例においては、メモリデバイスが要求される格
納するための最も少ない数（即ちビット長）は、値の最
大数を格納するのに使われる数である。すなわち、メモ
リデバイス92は32個の９ビット数を格納し、メモリデバ
イス96は16個の10ビット数を格納し、メモリデバイス10
0は８個の11ビット数を格納し、メモリデバイス104は４
個の12ビット数を格納し、メモリデバイス108は２個の1
3ビット数を格納し、また、メモリデバイス112は１個の
14ビット数を格納する。
この改良された実施例を使うことでセーブできるメモ
リのビット数は、下式によって計算できる。
リのビット数は、下式によって計算できる。
但し、ｎはFHTの実行される階数であり、 ｍは入力単位のビット数を表す。
図４には、本発明に対応する変形実施例が示され、１
つのシリアルビット入力の流れとしての受信サンプルが
図示されている。この実施において、このFHT装置には
入力サンプルから成るビット群が連続的に供給される。
各々の入力サンプルのためには、そのサンプルのビット
群は、そのFHTエンジンの最下位のビット（LSB）から最
上位ビット（MSB）である。１つの入力ビットは、減算
器120の第１の減算入力、マルチプレクサ124のＢ入力、
および合算器128の第１の減算入力に供給される。さら
に、メモリ要素126からの出力データは、減算器120の加
算入力に供給される。減算器120への最終入力、即ち第
２の減算入力は、これ以前の演算操作からのボロービッ
ト（即ち「借り」ビット）であり、これは遅延要素（即
ち遅延器）122によって供給される。この遅延要素122と
130は、持続期間における単一ビット・ピリオド（即ち
１期間）と等しい「遅延」を供給する。減算器120は次
に、遅延されたボロービットを減算し、そして、加算ビ
ットからの現在の減算入力ビットを減算する。この演算
操作は、出力データの２つのビットを供給し、またこれ
はボロービットを含んでいる。またこのビットは遅延器
122に供給され、そして差異ビットはマルチプレクサ124
のＡ入力に供給される。
つのシリアルビット入力の流れとしての受信サンプルが
図示されている。この実施において、このFHT装置には
入力サンプルから成るビット群が連続的に供給される。
各々の入力サンプルのためには、そのサンプルのビット
群は、そのFHTエンジンの最下位のビット（LSB）から最
上位ビット（MSB）である。１つの入力ビットは、減算
器120の第１の減算入力、マルチプレクサ124のＢ入力、
および合算器128の第１の減算入力に供給される。さら
に、メモリ要素126からの出力データは、減算器120の加
算入力に供給される。減算器120への最終入力、即ち第
２の減算入力は、これ以前の演算操作からのボロービッ
ト（即ち「借り」ビット）であり、これは遅延要素（即
ち遅延器）122によって供給される。この遅延要素122と
130は、持続期間における単一ビット・ピリオド（即ち
１期間）と等しい「遅延」を供給する。減算器120は次
に、遅延されたボロービットを減算し、そして、加算ビ
ットからの現在の減算入力ビットを減算する。この演算
操作は、出力データの２つのビットを供給し、またこれ
はボロービットを含んでいる。またこのビットは遅延器
122に供給され、そして差異ビットはマルチプレクサ124
のＡ入力に供給される。
マルチプレクサ124は、その２つの入力の１つに供給
するため、データを選択する。マルチプレクサ124およ
び132の切り替えサイクルは、既に前述したものと同様
であり、当然、入力サイクルは、１入力サンプルを構成
するすべての入力ビットが供給される、要する時間とし
て定義される。以前にも述べたように、入力ビットは、
加算器128の第１の加算入力に供給される。また、メモ
リ要素126の出力は、加算器128の第２の加算入力に供給
される。さらに、加算器128の前の合算演算操作からの
遅延されたキャリービットは、遅延器130によって、加
算器128の第３の加算入力に供給される。その３つの入
力（即ち、遅延されたキャリーやメモリ要素からの入力
ビットおよび出力ビット）の合計は、２ビットデータを
供給するために合算される。
するため、データを選択する。マルチプレクサ124およ
び132の切り替えサイクルは、既に前述したものと同様
であり、当然、入力サイクルは、１入力サンプルを構成
するすべての入力ビットが供給される、要する時間とし
て定義される。以前にも述べたように、入力ビットは、
加算器128の第１の加算入力に供給される。また、メモ
リ要素126の出力は、加算器128の第２の加算入力に供給
される。さらに、加算器128の前の合算演算操作からの
遅延されたキャリービットは、遅延器130によって、加
算器128の第３の加算入力に供給される。その３つの入
力（即ち、遅延されたキャリーやメモリ要素からの入力
ビットおよび出力ビット）の合計は、２ビットデータを
供給するために合算される。
第１ビット、即ちキャリービットは、遅延要素130に
供給され、そして合計ビットは、マルチプレクサ132の
Ａ入力に供給される。また、このマルチプレクサ132
は、Ｂ入力において、メモリ要素126からの出力ビット
を受け取る。このマルチプレクサ132はまた、それら２
つの入力の１つにおいてそのデータを選択し、前述した
切り替え操作に基づいて、FHT係数の１つのビットとし
て、その出力に供給する。
供給され、そして合計ビットは、マルチプレクサ132の
Ａ入力に供給される。また、このマルチプレクサ132
は、Ｂ入力において、メモリ要素126からの出力ビット
を受け取る。このマルチプレクサ132はまた、それら２
つの入力の１つにおいてそのデータを選択し、前述した
切り替え操作に基づいて、FHT係数の１つのビットとし
て、その出力に供給する。
また、単独でも使用でき、又は前記の実施例の組み合
わせによっても使用可能な最後の方法は、トランケーシ
ョン手段による発明である。FHT装置にパラレルな状態
にデータが供給された場合には、トランケーションがメ
モリ要素への所定数だけの特徴的ビットの単なる供給に
よっても達成され得る。データをFHT装置へシリアルな
流れで供給する場合には、まずLSBがメモリ要素に供給
されたビットは、シフトされて入力されるか、あるい
は、時としてシリアルにロードされたパラレル出力シフ
トレジスタとして機能する第１のメモリ要素の出力にな
る。また、メモリ要素中にMSBだけが存続する場合は、
トランケーションが達成され、そしてこれらのビットが
次のメモリ要素にパラレルにシフトされ得る。
わせによっても使用可能な最後の方法は、トランケーシ
ョン手段による発明である。FHT装置にパラレルな状態
にデータが供給された場合には、トランケーションがメ
モリ要素への所定数だけの特徴的ビットの単なる供給に
よっても達成され得る。データをFHT装置へシリアルな
流れで供給する場合には、まずLSBがメモリ要素に供給
されたビットは、シフトされて入力されるか、あるい
は、時としてシリアルにロードされたパラレル出力シフ
トレジスタとして機能する第１のメモリ要素の出力にな
る。また、メモリ要素中にMSBだけが存続する場合は、
トランケーションが達成され、そしてこれらのビットが
次のメモリ要素にパラレルにシフトされ得る。
なお、以上に記述した本願の実施例は、当業者が実施
可能または、本発明を利用できるように提供されたもの
である。したがって、これら実施例の種々の変形例は同
様に当業者により適用でき、ここに提示した本発明の要
旨は他の実施例にも適用することができる。よって、本
発明はここに例示した実施例に限定されることなく、そ
の要旨を逸脱しない範囲で最も広い見地に従い変形実施
が可能である。
可能または、本発明を利用できるように提供されたもの
である。したがって、これら実施例の種々の変形例は同
様に当業者により適用でき、ここに提示した本発明の要
旨は他の実施例にも適用することができる。よって、本
発明はここに例示した実施例に限定されることなく、そ
の要旨を逸脱しない範囲で最も広い見地に従い変形実施
が可能である。
フロントページの続き (56)参考文献 特開 昭64−29970（ＪＰ，Ａ) 特開 昭57−37925（ＪＰ，Ａ) 米国特許3899667（ＵＳ，Ａ) 米国特許3956619（ＵＳ，Ａ) Ｋ．Ｊ．ＲＡＹ ＬＩＵ ＶＬＳＩ ＣＯＭＰＵＴＩＮＧ ＡＲＣＨＩＴＥＣ ＴＵＲＥＳ ＦＯＲ ＨＡＡＲ ＴＲＡ ＮＳＦＯＲＭ，ＥＬＥＣＴＲＯＮＩＣＳ ＬＥＴＴＥＲＳ ８ｔｈ Ｎｏｖｅｍ ｂｅｒ 1990，Ｖｏｌ．26，Ｎｏ．23, ｐｐ．1962−1963 (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 17/14 ＩＮＳＰＥＣ（ＤＩＡＬＯＧ) ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (12)
- 【請求項１】少なくとも差分回路、マルチプレクサ回
路、合算回路、メモリ要素を有する集積回路で高速アダ
マール変換処理を行う方法であって、 １つの入力シンボルを受け取る受取ステップと、 前記差分回路における１つの遅延処理シンボルから前記
入力シンボルを減算して１つの差分シンボルを供給する
減算ステップと、 前記差分シンボルおよび前記入力シンボルから１つの処
理されたシンボルを交互に選択する選択ステップと、 前記遅延処理されたシンボルを供給するために、所定の
持続期間だけ前記処理シンボルを１つのメモリ要素内に
格納するステップと、 前記入力シンボルと前記遅延処理シンボルとを合算し、
１つの合算シンボルを格納する合算ステップと、 前記合算処理シンボルおよび前記遅延処理シンボルから
交互に、１つの変換された出力シンボルを選択する選択
ステップと、 から構成されていることを特徴とする高速アダマール変
換方法。 - 【請求項２】前記処理シンボルを遅延する遅延ステップ
は、 １つの最終インデックスを含むそれぞれ異なるインデッ
クスを有するアレイ内に格納された複数の前記処理シン
ボルをシフトするステップと、１つの初期インデックス
を伴なう１つのアレイ内に前記処理シンボルを格納記憶
するステップと、から構成され、 この格納記憶された前記最終インデックスを伴なって１
つのアレイ内に格納された処理シンボルは、前記遅延処
理シンボルとして供給されることを特徴とする、請求項
１に記載の変換方法。 - 【請求項３】前記入力シンボルを受け取る前記受取ステ
ップは、前記入力シンボルのビットを連続的に受け入れ
るステップから構成されて成り、 前記入力シンボルを１つの遅延処理シンボルから減算す
る前記減算ステップは更に、前記遅延処理シンボルから
の１つのボロージンボル（即ち借シンボル）を減算する
事と、前記減算ステップに基づいて前記ボローシンボル
を供給する事と、から構成され、 前記入力シンボルに合算する前記合算ステップは、１つ
のキャリーシンボル（即ち貸シンボル）を前記処理シン
ボルおよび前記入力シンボルに合算する事と、更に前記
キャリーシンボルを供給する事と、から構成されている
ことを特徴とする、請求項１に記載の変換方法。 - 【請求項４】高速アダマール変換処理を行うための装置
であって、 変換されるべきデータを受け入れる第１入力と、遅延さ
れたデータを受け入れる第２入力と、処理されたデータ
を供給する第１出力と、部分的な所定のアダマール変換
機能を実行するための第１の変換データを供給する第２
出力とを有する第１高速変換回路と、 前記第１の変換されたデータを受け入れる第１入力と、
遅延されたデータを受け入れる第２入力と、処理された
データを供給する第１出力と、部分的な前記ダマール変
換機能を実行するための第２の変換データを供給する第
２出力と、を有する第２高速変換回路と、 前記第１高速変換回路からの前記処理データを受け入
れ、前記第１高速変換回路の前記第２入力に前記遅延デ
ータを供給するための第１遅延回路と、 前記第２高速変換回路からの前記処理データを受け入
れ、前記第２高速変換回路の前記第２入力に前記遅延デ
ータを供給するための第２遅延回路と、 から構成されていることを特徴とする変換回路を有する
高速アダマール変換装置。 - 【請求項５】前記第２高速変換されたデータを受け入れ
る第１入力と、遅延されたデータを受け入れる第２入力
と、処理されたデータを供給する第１出力と、部分的な
前記アダマール変換機能を実行するための第３の変換デ
ータを供給する第２出力と、を有する第３高速変換回路
と、 前記第３高速変換回路からの前記処理データを受け入
れ、前記第３高速変換回路の前記第２入力に前記遅延デ
ータを供給するための第３遅延回路と、 から構成された変換回路を有することを特徴とする、請
求項４に記載の変換装置。 - 【請求項６】前記第３高速変換回路は、 前記第２入力からのデータより前記第１入力からのデー
タを減算して前記差分シンボルを生成する差分回路と、 前記差分シンボルおよび前記第１入力からのデータを最
初に代わる代わる交互に選択し、第１出力に前記処理シ
ンボルを前記処理データとして供給する第１マルチプレ
クサ回路と、 前記第１入力からの前記データと前記第２入力からの前
記データとを合算して１つの合算シンボルを供給する合
算回路と、 前記遅延処理シンボルと前記合算シンボルより、前記変
換されたデータを前記第１出力へ次に代わる代わる交互
に選択する第２マルチプレクサ回路と、 から構成されることを特徴とする、請求項５に記載の変
換装置。 - 【請求項７】前記第３遅延回路からの前記遅延データ
は、前記第２遅延回路からの前記遅延データの半分の長
さだけ遅れることを特徴とする、請求項５又は６に記載
の変換装置。 - 【請求項８】前記第３遅延回路からの前記遅延データ
は、前記第２遅延回路からの前記遅延データの２倍の長
さだけ遅れることを特徴とする、請求項５又は６に記載
の変換装置。 - 【請求項９】前記第１遅延回路からの前記遅延データ
は、前記第２遅延回路からの前記遅延データの半分の長
さだけ遅れることを特徴とする、請求項４に記載の変換
装置。 - 【請求項１０】前記第１遅延回路からの前記遅延データ
は、前記第２遅延回路からの前記遅延データの２倍の長
さだけ遅れることを特徴とする、請求項４に記載の変換
装置。 - 【請求項１１】前記第１および第２高速変換回路は、 前記第２入力からのデータより、前記第１入力からのデ
ータを減算して１つの差分シンボルを生成し、 前記差分シンボルと前記第１入力からのデータより１つ
の処理シンボルを最初に代わる代わる交互に選択し、前
記第１出力に前記処理データとして前記処理シンボルを
供給し、 前記第１出力からのデータと前記第２出力からのデータ
とを合算し、１つの合算シンボルとして供給し、 前記遅延処理シンボルと前記合算シンボルから前記変換
されたデータを選択し、次に代わる代わる交互に前記第
１出力へ供給することを特徴とする、請求項4,5,9又は1
0に記載の変換装置。 - 【請求項１２】前記第１および第２高速変換回路は、 前記第２入力からのデータより前記第１入力からのデー
タを減算して前記差分シンボルを生成する差分回路と、 前記差分シンボルおよび前記第１入力からのデータを最
初に代わる代わる交互に選択し、前記第１出力に前記処
理シンボルを前記処理データとして供給する第１マルチ
プレクサ回路と、 前記第１入力からの前記データと前記第２入力からの前
記データとを合算して１つの合算シンボルを供給する合
算回路と、 前記遅延処理シンボルと前記合算シンボルより、前記変
換されたデータを前記出力へ次に代わる代わる交互に選
択する第２マルチプレクサ回路と、 から構成されていることを特徴とする、請求項４に記載
の変換装置。
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