JP3716695B2

JP3716695B2 - 高速アダマール変換器

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Publication number: JP3716695B2
Application number: JP36585799A
Authority: JP
Inventors: 隆東海林
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-12-24
Filing date: 1999-12-24
Publication date: 2005-11-16
Anticipated expiration: 2019-12-24
Also published as: EP1111804A2; CN1302126A; KR20010062661A; US6732130B2; BR0006539A; JP2001184337A; US20010007110A1; KR100354285B1; EP1111804A3

Description

【０００１】
【発明の属する技術分野】
本発明は、高速アダマール変換器に関わり、例えば符号分割多元接続方式の移動体通信システムにおける拡散符号の直交変調に好適な高速アダマール変換器に関する。
【０００２】
【従来の技術】
次世代の移動体通信の標準方式として注目されている符号分割多元接続（Code Division Multiple Access：以下、ＣＤＭＡと略す。）方式の移動体通信システムの移動体通信端末では、スペクトラム拡散技術により同じ周波数帯域の信号を使って同時に複数チャネルの通信を行う。これは、例えばチャネルごとに相互相関関数が“０”になるウォルッシュ（Walsh）符号を使用したウォルッシュ直交変調を行うことにより実現される。このウォルッシュ符号は、“＋１”と“−１”の要素からなるアダマール変換（Hadamard transform）行列により表現できる。ウォルッシュ直交変調は、このアダマール変換行列を用いたアダマール変換を行うことによって、バタフライ演算に基づく高速な演算処理が可能となる。このようなバタフライ演算に基づく高速なアダマール変換を行うものを、高速アダマール変換（Fast Hadamard Transform：ＦＨＴ）器と呼ぶ。
【０００３】
図７は、従来の高速アダマール変換器の構成の概要を表わしたものである。ここでは、量子化ビット数をｐとし、８次（次元数ｎが８）の高速アダマール変換を行うものとする。この高速アダマール変換器は、８次元の入力ベクトルＸの各成分データｘ₁〜ｘ₈ごとにビット直列入力され、それぞれ第１〜第８の入力ラッチ１０₁〜１０₈でラッチされる。これら第１〜第８の入力ラッチ１０₁〜１０₈は、図示しない入力ラッチ出力イネーブル信号によって、その出力端子がハイインピーダンスにされる。第１および第２の入力ラッチ１０₁、１０₂の出力端子は、ともに（ｐ−１＋ｌｏｇ₂ｎ）加算器１１₁と（ｐ−１＋ｌｏｇ₂ｎ）減算器１２₁とに接続される。同様に第３および第４の入力ラッチ１０₃、１０₄の出力端子、第５および第６の入力ラッチ１０₅、１０₆の出力端子、第７および第８の入力ラッチ１０₇、１０₈の出力端子は、それぞれ（ｐ−１＋ｌｏｇ₂ｎ）加算器１１₂と（ｐ−１＋ｌｏｇ₂ｎ）減算器１２₂、（ｐ−１＋ｌｏｇ₂ｎ）加算器１１₃と（ｐ−１＋ｌｏｇ₂ｎ）減算器１２₃、（ｐ−１＋ｌｏｇ₂ｎ）加算器１１₄と（ｐ−１＋ｌｏｇ₂ｎ）減算器１２₄とに接続される。
【０００４】
（ｐ−１＋ｌｏｇ₂ｎ）加算器１１₁の出力端子は、第１の出力ラッチ１３₁と第１のセレクタ無ラッチ１４₁に接続される。（ｐ−１＋ｌｏｇ₂ｎ）減算器１２₁の出力端子は、第５の出力ラッチ１３₅と第１のセレクタ有ラッチ１５₁に接続される。（ｐ−１＋ｌｏｇ₂ｎ）加算器１１₂の出力端子は、第２の出力ラッチ１３₂と第２のセレクタ有ラッチ１５₂に接続される。（ｐ−１＋ｌｏｇ₂ｎ）減算器１２₂の出力端子は、第６の出力ラッチ１３₆と第３のセレクタ有ラッチ１５₃に接続される。（ｐ−１＋ｌｏｇ₂ｎ）加算器１１₃の出力端子は、第３の出力ラッチ１３₃と第４のセレクタ有ラッチ１５₄に接続される。（ｐ−１＋ｌｏｇ₂ｎ）減算器１２₃の出力端子は、第７の出力ラッチ１３₇と第５のセレクタ有ラッチ１５₅に接続される。（ｐ−１＋ｌｏｇ₂ｎ）加算器１１₄の出力端子は、第４の出力ラッチ１３₄と第６のセレクタ有ラッチ１５₆に接続される。（ｐ−１＋ｌｏｇ₂ｎ）減算器１２₄の出力端子は、第８の出力ラッチ１３₈と第２のセレクタ無ラッチ１４₂に接続される。
【０００５】
これら（ｐ−１＋ｌｏｇ₂ｎ）加算器１１₁〜１１₄および（ｐ−１＋ｌｏｇ₂ｎ）減算器１２₁〜１２₄は、各１個でバタフライ演算器を構成する。
【０００６】
第１および第２のセレクタ無ラッチ１４₁、１４₂は、図示しないセレクタラッチ信号により（ｐ−１＋ｌｏｇ₂ｎ）加算器あるいは（ｐ−１＋ｌｏｇ₂ｎ）減算器の出力をラッチする。また、第１および第２のセレクタ無ラッチ１４₁、１４₂の出力端子は、それぞれ第１および第８の入力ラッチ１０₁、１０₈の出力端子に接続され、それぞれ図示しないセレクタ有無ラッチ出力イネーブル信号によって、ハイインピーダンスにされる。第１〜第６のセレクタ有ラッチ１５₁〜１５₆は、図示しないセレクタラッチ信号により（ｐ−１＋ｌｏｇ₂ｎ）加算器あるいは（ｐ−１＋ｌｏｇ₂ｎ）減算器の出力をラッチする。これら第１〜第６のセレクタ有ラッチ１５₁〜１５₆は、それぞれ２つの出力端子Ａ、Ｂを有し、図示しないセレクタ有ラッチ切替信号によりラッチしているデータを選択出力する。また、これらの出力端子は、第２〜第７の入力ラッチ１０₂〜１０₇の出力端子に接続され、それぞれ上述したセレクタ有無ラッチ出力イネーブル信号によって、ハイインピーダンスにされる。
【０００７】
第１〜第８の出力ラッチ１３₁〜１３₈は、それぞれ図示しない出力ラッチ信号により、対応する（ｐ−１＋ｌｏｇ₂ｎ）加算器あるいは（ｐ−１＋ｌｏｇ₂ｎ）減算器の出力をラッチし、８次元の出力ベクトルＹの各成分データｙ₁〜ｙ₈として出力する。
【０００８】
図８は、図７に示した高速アダマール変換器の動作タイミングを表わしたものである。まずタイミングｔ₁の入力ラッチクロックにより、第１〜第８の入力ラッチ１０₁〜１０₈は、８次元の入力ベクトルＸの各成分データをラッチする（図８（ａ））。このとき入力ラッチ出力イネーブル信号を“Ｌ”（同図（ｃ））、セレクタ有無ラッチ出力イネーブル信号を“Ｈ”（同図（ｅ））にして、各入力ラッチに格納されたラッチデータを、（ｐ−１＋ｌｏｇ₂ｎ）加算器１１₁〜１１₄あるいは（ｐ−１＋ｌｏｇ₂ｎ）減算器１２₁〜１２₄に対して出力させる。また、セレクタ有ラッチ切替信号により、第１〜第６のセレクタ有ラッチ１５₁〜１５₆の出力端子Ａを選択させている（同図（ｄ））。このとき各（ｐ−１＋ｌｏｇ₂ｎ）加算器あるいは（ｐ−１＋ｌｏｇ₂ｎ）減算器が出力するフィードバックデータは、次のようになる。
【０００９】
ｗ₁（ｔ₁）＝ｘ₁＋ｘ₂
ｗ₂（ｔ₁）＝ｘ₁−ｘ₂
ｗ₃（ｔ₁）＝ｘ₃＋ｘ₄
ｗ₄（ｔ₁）＝ｘ₃−ｘ₄
ｗ₅（ｔ₁）＝ｘ₅＋ｘ₆
ｗ₆（ｔ₁）＝ｘ₅−ｘ₆
ｗ₇（ｔ₁）＝ｘ₇＋ｘ₈
ｗ₈（ｔ₁）＝ｘ₇−ｘ₈
【００１０】
次にタイミングｔ₂のセレクタラッチにより、フィードバックデータｗ₁（ｔ₁）とｗ₈（ｔ₁）とが第１および第２のセレクタ無ラッチ１４₁、１４₂に、フィードバックデータｗ₂（ｔ₁）〜ｗ₇（ｔ₁）が第１〜第６のセレクタ有ラッチ１５₁〜１５₆にそれぞれ格納される（同図（ｆ））。このとき入力ラッチ出力イネーブル信号を“Ｈ”（同図（ｃ））、セレクタ有無ラッチ出力イネーブル信号を“Ｌ”（同図（ｅ））にして、第１および第２のセレクタ無ラッチ１４₁、１４₂と第１〜第６のセレクタ有ラッチ１５₁〜１５₆のラッチデータを、（ｐ−１＋ｌｏｇ₂ｎ）加算器１１₁〜１１₄あるいは（ｐ−１＋ｌｏｇ₂ｎ）減算器１２₁〜１２₄に対して出力させる。このとき各（ｐ−１＋ｌｏｇ₂ｎ）加算器あるいは（ｐ−１＋ｌｏｇ₂ｎ）減算器が出力するフィードバックデータは、次のようになる。
【００１１】
ｗ₁（ｔ₂）＝ｗ₁（ｔ₁）＋ｗ₃（ｔ₁）＝ｘ₁＋ｘ₂＋ｘ₃＋ｘ₄
ｗ₂（ｔ₂）＝ｗ₁（ｔ₁）−ｗ₃（ｔ₁）＝ｘ₁＋ｘ₂−ｘ₃−ｘ₄
ｗ₃（ｔ₂）＝ｗ₂（ｔ₁）＋ｗ₄（ｔ₁）＝ｘ₁−ｘ₂＋ｘ₃−ｘ₄
ｗ₄（ｔ₂）＝ｗ₂（ｔ₁）−ｗ₄（ｔ₁）＝ｘ₁−ｘ₂−ｘ₃＋ｘ₄
ｗ₅（ｔ₂）＝ｗ₅（ｔ₁）＋ｗ₇（ｔ₁）＝ｘ₅＋ｘ₆＋ｘ₇＋ｘ₈
ｗ₆（ｔ₂）＝ｗ₅（ｔ₁）−ｗ₇（ｔ₁）＝ｘ₅＋ｘ₆−ｘ₇−ｘ₈
ｗ₇（ｔ₂）＝ｗ₆（ｔ₁）＋ｗ₈（ｔ₁）＝ｘ₅−ｘ₆＋ｘ₇−ｘ₈
ｗ₈（ｔ₂）＝ｗ₆（ｔ₁）−ｗ₈（ｔ₁）＝ｘ₅−ｘ₆−ｘ₇＋ｘ₈
【００１２】
次にタイミングｔ₃のセレクタラッチにより、フィードバックデータｗ₁（ｔ₂）とｗ₈（ｔ₂）とが第１および第２のセレクタ無ラッチ１４₁、１４₂に、フィードバックデータｗ₂（ｔ₂）〜ｗ₇（ｔ₂）が第１〜第６のセレクタ有ラッチ１５₁〜１５₆にそれぞれ格納される（同図（ｇ））。タイミングｔ₂以降、セレクタ有ラッチ切替信号により、第１〜第６のセレクタ有ラッチ１５₁〜１５₆の出力端子Ｂを選択させ（同図（ｄ））、各（ｐ−１＋ｌｏｇ₂ｎ）加算器あるいは（ｐ−１＋ｌｏｇ₂ｎ）減算器が出力するフィードバックデータは、次のようになる。
【００１３】

【００１４】
その後、次のタイミングｔ₁の入力ラッチクロックと共通の出力ラッチクロックで、フィードバックデータｗ₁（ｔ₃）〜ｗ₈（ｔ₃）を、対応する第１〜第８の出力ラッチ１３₁〜１３₈にラッチし、次の各成分データｙ₁〜ｙ₈からなる出力データＹとして出力する。
【００１５】
ｙ₁＝ｗ₁（ｔ₃）＝ｘ₁＋ｘ₂＋ｘ₃＋ｘ₄＋ｘ₅＋ｘ₆＋ｘ₇＋ｘ₈
ｙ₂＝ｗ₃（ｔ₃）＝ｘ₁−ｘ₂＋ｘ₃−ｘ₄＋ｘ₅−ｘ₆＋ｘ₇−ｘ₈
ｙ₃＝ｗ₅（ｔ₃）＝ｘ₁＋ｘ₂−ｘ₃−ｘ₄＋ｘ₅＋ｘ₆−ｘ₇−ｘ₈
ｙ₄＝ｗ₇（ｔ₃）＝ｘ₁−ｘ₂−ｘ₃＋ｘ₄＋ｘ₅−ｘ₆−ｘ₇＋ｘ₈
ｙ₅＝ｗ₂（ｔ₃）＝ｘ₁＋ｘ₂＋ｘ₃＋ｘ₄−ｘ₅−ｘ₆−ｘ₇−ｘ₈
ｙ₆＝ｗ₄（ｔ₃）＝ｘ₁−ｘ₂＋ｘ₃−ｘ₄−ｘ₅＋ｘ₆−ｘ₇＋ｘ₈
ｙ₇＝ｗ₆（ｔ₃）＝ｘ₁＋ｘ₂−ｘ₃−ｘ₄−ｘ₅−ｘ₆＋ｘ₇＋ｘ₈
ｙ₈＝ｗ₈（ｔ₃）＝ｘ₁−ｘ₂−ｘ₃＋ｘ₄−ｘ₅＋ｘ₆＋ｘ₇−ｘ₈
【００１６】
このように従来の高速アダマール変換器では、量子化ビット数ｐのｎ次元入力ベクトルの各成分データに対して、各ｎ／２個の（ｐ−１＋ｌｏｇ₂ｎ）ビット加算器および減算器によるバタフライ演算処理で加減算を施し、ｎ次のアダマール変換をして、ｎ次元出力ベクトルの各成分データを生成する。このような高速アダマール変換器に関する技術は、例えば特開平６−３０１７１１号公報「高速アダマール変換器」に開示されている。
【００１７】
【発明が解決しようとする課題】
しかしながら従来提案された高速アダマール変換器は、演算するビット数がｋ倍になったとき、ビットごとに入力ラッチ、セレクタ有ラッチおよび出力ラッチの３つのラッチが必要であるため、単純計算で回路規模が３ｋ倍になってしまう。また、バタフライ演算処理における加減算処理をパラレル処理しているため、加減算器のビット数を（ｐ−１＋ｌｏｇ₂ｎ）ビット必要とするばかりでなく、ラッチのレジスタビット数も（ｐ−１＋ｌｏｇ₂ｎ）ビット必要とする。このような高速アダマール変換器をゲートアレイ化する場合、回路規模の増大により、非常にコストがかかり、ゲートアレイには不向きである。また、成分データに応じてセレクタ有ラッチやセレクタ無ラッチ等異なる機能を有するブロックを必要とするため、各ブロックごとの検証が必要となるばかりでなく、同一ブロックの繰り返し配置配線に適する集積化にも開発工数がかかり、開発ＴＡＴの短縮化が望ましい。
【００１８】
そこで本発明の目的は、演算すべきビット数が増加した場合であっても回路規模の増大を最小限に抑えるとともに開発ＴＡＴの短縮化を図ることができる高速アダマール変換器を提供することにある。
【００１９】
【課題を解決するための手段】
請求項１記載の発明では、（イ）所定のデータ入力タイミングでそれぞれ入力される量子化ビット数ｐからなる入力データあるいは（ｐ＋ｌｏｇ₂ｎ）（ｎは自然数）ビットのシリアルデータのいずれか一方を順次１ビットずつ所定のシフトタイミングでシフトする第１〜第ｎのシフトレジスタ部と、（ロ）第（２ｉ−１）（ただし、１≦ｉ≦ｎ／２、ｉは自然数）および第（２ｉ）のシフトレジスタ部によって１ビットずつ順次シフト出力された１ビットデータの加算および減算を行って、加算結果および減算結果をそれぞれ第ｉおよび第（ｉ＋ｎ／２）のシフトレジスタ部に対してシリアルデータとして出力する第１〜第（ｎ／２）のバタフライ演算部と、（ハ）これら第１〜第（ｎ／２）のバタフライ演算部それぞれの入力元および出力先をシフトによりデータが１周するたびに切り替える入力元出力先切替スイッチとを高速アダマール変換器に具備させる。
【００２０】
すなわち請求項１記載の発明では、ｎ個のシフトレジスタ部と（ｎ／２）個のバタフライ演算部とから構成され、量子化ビットｐからなるｎ次元の入力データについて、各シフトレジスタ部では各次元の入力データあるいは（ｐ＋ｌｏｇ₂ｎ）（ｎは自然数）ビットのシリアルデータのいずれか一方を順次１ビットずつ所定のシフトタイミングでシフトさせる。そして、第ｉのバタフライ演算部では、第（２ｉ−１）および第（２ｉ）のシフトレジスタ部によって１ビットずつ順次シフト出力された１ビットデータの加算および減算を行って、加算結果および減算結果をそれぞれ第ｉおよび第（ｉ＋ｎ／２）のシフトレジスタ部に対してシリアルデータとして出力する。
【００２１】
請求項２記載の発明では、請求項１記載の高速アダマール変換器で、バタフライ演算部は、第（２ｉ−１）のシフトレジスタ部によってシフト出力された１ビットデータと第（２ｉ）のシフトレジスタ部によってシフト出力された１ビットデータと前回のシフトタイミングで生成されたキャリーとを加算する加算手段と、この加算手段によって生成されたキャリーを１シフトタイミングだけ遅延する第１の遅延手段と、第（２ｉ−１）のシフトレジスタ部によってシフト出力された１ビットデータから第（２ｉ）のシフトレジスタ部によってシフト出力された１ビットデータと前回のシフトタイミングで生成されたボローを減算する減算手段と、この減算手段によって生成されたボローを１シフトタイミングだけ遅延する第２の遅延手段とを備えることを特徴としている。
【００２２】
すなわち請求項２記載の発明では、バタフライ演算部を、１ビットの加算器と減算器と、第１および第２の遅延手段でのみ構成するようにしたので、回路の簡素化と規模の縮小化のみならず、回路の高速化を図ることができる。
【００２３】
請求項３記載の発明では、請求項１または請求項２記載の高速アダマール変換器で、シフトレジスタ部それぞれは、所定のデータ出力タイミングでシフトレジスタ部でシフトされる（ｐ＋ｌｏｇ₂ｎ）ビットを選択出力する（ｐ＋ｌｏｇ₂ｎ）個の出力スイッチを備えることを特徴としている。
【００２４】
すなわち請求項３記載の発明では、各シフトレジスタ部では、所定のデータ出力タイミングでシフトレジスタ部でシフトされる（ｐ＋ｌｏｇ₂ｎ）ビットを選択出力する（ｐ＋ｌｏｇ₂ｎ）個の出力スイッチを備え、所定のデータ出力タイミングごとに高速アダマール変換結果を取り出せるようにした。
【００２５】
請求項４記載の発明では、請求項２または請求項３記載の高速アダマール変換器で、第１および第２の遅延手段は、（ｌｏｇ₂ｎ×（ｐ＋ｌｏｇ₂ｎ））シフトタイミングごとに初期化されるものであることを特徴としている。
【００２６】
すなわち請求項４記載の発明では、（ｌｏｇ₂ｎ×（ｐ＋ｌｏｇ₂ｎ））シフトタイミングごとに第１および第２の遅延手段で遅延されるデータを初期化するようにしたので、（ｌｏｇ₂ｎ×（ｐ＋ｌｏｇ₂ｎ））シフトタイミングごとに連続して高速アダマール変換を行うことができる。
【００２７】
【発明の実施の形態】
【００２８】
【実施例】
以下実施例につき本発明を詳細に説明する。
【００２９】
図１は、本発明の一実施例における高速アダマール変換器の構成の概要を表わしたものである。本実施例における高速アダマール変換器は、量子化ビット数ｐのｎ次元高速アダマール変換を行う場合、ｎ個のシフトレジスタ部２０₁〜２０_nと、ｎ／２個のバタフライ演算部２１₁〜２１_n/2とから構成される。
【００３０】
シフトレジスタ部２０₁〜２０_nは、それぞれ２つの入力端子ＤＩＮ、ＬＩＮと、２つの出力端子ＤＯＵＴ、ＬＯＵＴとを有している。ＤＩＮにはｎ次元の入力データＶ₁〜Ｖ_nが入力され、ＤＯＵＴからはｎ次元の出力データＷ₁〜Ｗ_nが出力される。ＬＯＵＴからは、ＤＩＮから入力された入力データがシリアルデータとして１ビットずつバタフライ演算部に対して出力される。ＬＩＮには、バタフライ演算部によって演算された結果である１ビットデータが入力される。このようなシフトレジスタ部２０₁〜２０_nは、セレクタを設けて入力ラッチおよび出力ラッチを共用化して所定の入力タイミングでＤＩＮからの入力データＶ₁〜Ｖ_nを取り込み、シフトレジスタ部でシリアル変換されて１ビットずつバタフライ演算部で加減算処理され、最終的にバタフライ演算処理された結果が所定の出力タイミングでＤＯＵＴから出力データＷ₁〜Ｗ_nとして出力されるようになっている。
【００３１】
バタフライ演算部は、２つの入力端子ＡＤＤＩＮ、ＳＵＢＩＮと、２つの出力端子ＡＤＤＯＵＴ、ＳＵＢＯＵＴとを有し、シフトレジスタ部のＬＯＵＴから入力された入力データに対して１ビットずつバタフライ演算を行って、その結果をシフトレジスタ部のＬＩＮに供給する。このとき、図示しない入力元出力先切替スイッチによってバタフライ演算部の入力元と出力先が切り替えられるようになっている。
【００３２】
以下、本実施例における高速アダマール変換器の要部について説明する。ここでは、量子化ビット数ｐを“４”、次元数ｎを“８”とする。すなわち、この高速アダマール変換器は、シフトレジスタ部２０₁〜２０₈と、バタフライ演算部２１₁〜２１₄とを備えている。シフトレジスタ部２０₁〜２０₈は、それぞれ同一構成をなしている。バタフライ演算部２１₁〜２１₄は、それぞれ同一構成をなしている。シフトレジスタ部２０₁〜２０₈のＤＩＮには、入力データＶ₁〜Ｖ₈が入力され、ＤＯＵＴからは出力データＷ₁〜Ｗ₈が出力される。シフトレジスタ部２０_2q-1（１≦ｑ≦４、ｑは自然数）のＬＯＵＴは、バタフライ演算部２１_qのＡＤＤＩＮに接続される。またシフトレジスタ部２０_2qのＬＯＵＴは、バタフライ演算部２１_qのＳＵＢＩＮに接続される。バタフライ演算部２１_r（１≦ｒ≦４、ｒは自然数）のＡＤＤＯＵＴは、シフトレジスタ部２０_rのＬＩＮに接続される。また、バタフライ演算部２１_rのＳＵＢＯＵＴは、シフトレジスタ部２０_r+4のＬＩＮに接続される。
【００３３】
図２は、シフトレジスタ部２０の構成要部を表わしたものである。シフトレジスタ部２０は、ｍを“ｐ＋ｌｏｇ₂ｎ”とすると、ｍ個の１ビットのフリップフロップ３０₁〜３０_mと、ｍ個の入力スイッチ３１₁〜３１_mと、ｍ個の出力スイッチ３２₁〜３２_mとを備えている。フリップフロップ３０₁〜３０_mは所定のラッチクロックでＤ端子の入力データをラッチしてＱ端子から出力する。入力スイッチ３１₁〜３１_mは、所定の入力スイッチ切替信号により、ＩＮ端子から入力されたデータをＯ₁端子あるいはＯ₂端子から出力させる。出力スイッチ３２₁〜３２_mは、所定の出力スイッチ切替信号により、Ｉ₁端子あるいはＩ₂端子のいずれか一方から入力されたデータを、ＯＵＴ端子から出力させる。
【００３４】
入力スイッチ３１₁のＩＮ端子には、ＬＩＮから入力されたデータが入力される。入力スイッチ３１₁のＯ₁端子からは、ＤＯＵＴの１ビットが出力される。入力スイッチ３１₁のＯ₂端子は、出力スイッチ３２₁のＩ₂端子に接続される。出力スイッチ３２₁のＩ₁端子には、ＤＩＮの最上位ビット（Most Significant Bit：以下、ＭＳＢと略す。）が入力される。出力スイッチ３２₁のＯＵＴ端子は、フリップフロップ３０₁のＤ端子に接続される。
【００３５】
入力スイッチ３１₂〜３１₇のＩＮ端子には、それぞれ前段のフリップフロップ３０₁〜３０₆のＱ端子が接続される。入力スイッチ３１₂〜３１₇のＯ₁端子は、ＤＯＵＴの１ビットとして出力される。入力スイッチ３１₂〜３１₇のＯ₂端子は、それぞれ出力スイッチ３２₂〜３２₇のＩ₂端子に接続される。出力スイッチ３２₂〜３２₇のＩ₁端子は、それぞれＤＩＮのＭＳＢの次の上位ビットから順に最下位ビット（Least Significant Bit：以下、ＬＳＢと略す。）まで入力される。出力スイッチ３２₂〜３２₇のＯＵＴ端子は、フリップフロップ３０₂〜３０₇のＤ端子に接続される。フリップフロップ３０₇のＱ端子は、ＬＯＵＴとして出力される。
【００３６】
このような構成のフリップフロップはｎ次の高速アダマール変換における各段の変換結果を１ビットごとに保持し、入力スイッチおよび出力スイッチは本実施例における高速アダマール変換器へのデータ入力と演算結果としてのデータ出力を行う際の信号の流れを制御する。すなわち、所定のデータ入力タイミングにおける入力スイッチ切替信号により、出力スイッチ３２₁〜３２₇はＩ₁端子とＯＵＴ端子とを接続し、ＤＩＮから入力される入力データをフリップフロップ３０₁〜３０₇に取り込む。また、所定のデータ出力タイミングにおける出力スイッチ切替信号により、入力スイッチ３１₁〜３１₇はＩＮ端子とＯ₁端子とを接続し、ＬＩＮから入力されるバタフライ演算結果をＤＯＵＴとして出力する。それ以外では、入力スイッチ３１₁〜３１₇はＩＮ端子とＯ₂端子を接続し、出力スイッチ３２₁〜３２₇はＩ₂端子とＯＵＴ端子を接続し、フリップフロップ３０₁〜３０₇で所定のラッチクロックごとに１ビットずつシフトさせ、順次ＬＯＵＴとしてバタフライ演算部に供給する。
【００３７】
図３は、バタフライ演算部２１の構成要部を表わしたものである。このバタフライ演算部２１は、１ビットのキャリー入出力付きの加算器４０と、１ビットのボロー入出力付きの減算器４１と、１ビットのリセット付きフリップフロップ４２と、１ビットのセット付きフリップフロップ４３とを有している。シフトレジスタ部から入力されるＡＤＤＩＮは、加算器４０および減算器４１のＡＤＤ₀端子に入力される。シフトレジスタ部から入力されるＳＵＢＩＮは、それぞれ加算器４０のＡＤＤ₁端子および減算器４１のＳＵＢ₀端子に入力される。
【００３８】
図４は、加算器４０の論理レベルの動作を示す真理値表を表わしたものである。加算器４０は、ＡＤＤ₀端子およびＡＤＤ₁端子から入力された１ビットデータとＣＩＮ端子から入力される１ビットのキャリーとの加算結果をＯＵＴ端子から出力するとともに、１ビットのキャリー出力をＣＯＵＴ端子から出力する。ＯＵＴ端子から出力された加算結果は、ＡＤＤＯＵＴとしてシフトレジスタ部に供給される。ＣＯＵＴ端子はフリップフロップ４２のＤ端子に接続され、このフリップフロップ４２のＱ端子は加算器４０のＣＩＮ端子に接続される。
【００３９】
図５は、減算器４１の論理レベルの動作を示す真理値表を表わしたものである。減算器４１は、ＡＤＤ₀端子およびＳＵＢ₀端子から入力された１ビットデータとＢＩＮ端子から入力される１ビットのボローとの減算結果をＯＵＴ端子から出力するとともに、１ビットのボロー出力をＢＯＵＴ端子から出力する。ＯＵＴ端子から出力された減算結果は、ＳＵＢＯＵＴとしてシフトレジスタ部に供給される。ＢＯＵＴ端子はフリップフロップ４３のＤ端子に接続され、このフリップフロップ４３のＱ端子は減算器４１のＢＩＮ端子に接続される。
【００４０】
フリップフロップ４２は、初期状態においてＲ端子に入力されたリセット信号により“０”が出力され、通常の動作時において１ビットのキャリーをラッチクロックの１クロック分遅延させて加算器４０に供給することで、１ビットの桁上がり計算を行う。フリップフロップ４３は、初期状態においてＳ端子に入力されたセット信号により“１”が出力され、通常の動作時において１ビットのボローをラッチクロックの１クロック分遅延させて減算器４１に供給することで、１ビットの桁下がりの計算を行う。
【００４１】
次に、図６を参照しながら、上述した構成要部を有する本実施例における高速アダマール変換器の動作について説明する。
【００４２】
図６は、本実施例における高速アダマール変換器の動作タイミングの概要を表わしたものである。同図（ａ）は、ラッチクロックのタイミングを示す。同図（ｂ）は、入力ベクトルのデータ入力タイミングを示す。同図（ｃ）は、高速アダマール変換によるデータ出力タイミングを示す。同図（ｄ）は、入力スイッチおよび出力スイッチのスイッチ切替タイミングを示す。同図（ｅ）は、バタフライ演算部の加算器のリセットタイミングおよび減算器のセットタイミングを示す。
【００４３】
量子化ビット数ｐが“４”のデータ系列に８次元の高速アダマール変換を行う場合、同図（ｂ）に示すタイミングで、本実施例における高速アダマール変換器には、それぞれＭＳＢ側からｂ₃、ｂ₂、ｂ₁、ｂ₀で表現される８次元の入力ベクトルＶ₀〜Ｖ₇からなる入力データ５０が、ＬＳＢ側から順にＬＯＵＴとしてバタフライ演算部に供給されるようにＤＩＮとして入力される。具体的には、ＤＩＮのｂ₃が入力スイッチ３２₄のＩ₁端子、ｂ₂が入力スイッチ３２₅のＩ₁端子、ｂ₁が入力スイッチ３２₆のＩ₁端子、ｂ₀が入力スイッチ３２₇のＩ₁端子それぞれに入力される。入力スイッチは、７ビット分備えているが、これはバタフライ演算により桁上がりが発生するためであり、データ入力時には上位３ビットは“０”が入力される。したがって、データ入力時における入力スイッチ３２₁〜３２₃のＩ₁端子には、“０”が入力される。
【００４４】
このようなデータ入力に対応して、入力スイッチ３２₁〜３２₇に同図（ｄ）に示すタイミングの入力スイッチ切替信号が入力される（スイッチ切替５１）。この入力スイッチ切替信号が“Ｌ”のとき、入力スイッチ３２₁〜３２₇では、Ｉ₁端子とＯＵＴ端子が接続され、Ｉ₁端子に供給される入力データがフリップフロップ３０₁〜３０₇のＤ端子に入力される。また、出力スイッチ切替信号が、同図（ｄ）に示す入力スイッチ切替信号と同一タイミングで出力スイッチ３１₁〜３１₇に入力されるようになっており、出力スイッチ切替信号が“Ｌ”のとき、出力スイッチ３１₁〜３１₇ではＩＮ端子とＯ₁端子が接続され、ＩＮ端子に入力されるデータがＤＯＵＴとして出力される。このＤＯＵＴは、前サイクルの高速アダマール変換結果である出力データ５２として出力される。さらにまた、同図（ｅ）に示すように、バタフライ演算部にリセット信号およびセット信号が入力されるので、バタフライ演算部のフリップフロップ４２、４３が初期化されるようになっている（クリア５３）。
【００４５】
上述したように、入力スイッチ切替信号が“Ｈ”のとき、シフトレジスタ部２０₁〜２０₈は、それぞれ７段のシフトレジスタを構成する。この間、出力スイッチ切替信号も“Ｈ”であるため、ＬＩＮにはバタフライ演算部の出力であるＡＤＤＯＵＴあるいはＳＵＢＯＵＴからの１ビットデータが接続され、ＬＯＵＴからはバタフライ演算部のＡＤＤＩＮあるいはＳＵＢＩＮに対してシフトレジスタ結果として１ビットずつ出力される。そして、７回シフトによりデータが１周することによって、３（＝ｌｏｇ₂ｎ）段の計算を行う高速アダマール変換の１段目の計算が行われるようになっている。
【００４６】
すなわち、所定のデータ入力タイミングでシフトレジスタ部のフリップフロップ３０₁〜３０₇に格納されたデータは、最初の１クロック目でＬＳＢの１ビット加算を行う。例えば、バタフライ演算部２１₁のＡＤＤＯＵＴからは“Ｖ₁＋Ｖ₂”のＬＳＢの計算結果が出力され、ＳＵＢＯＵＴからは“Ｖ₁−Ｖ₂”のＬＳＢのＬＳＢの計算結果が出力される。ここで、それぞれｂ₃〜ｂ₀で表現されるＶ₁とＶ₂（ｂ₅〜ｂ₇は“０”）について、ＡＤＤＯＵＴから出力される“Ｖ₁＋Ｖ₂”に着目すると、次のようになる。
【００４７】
１クロック目：Ｖ₁（ｂ₀）＋Ｖ₂（ｂ₀）
２クロック目：Ｖ₁（ｂ₁）＋Ｖ₂（ｂ₁）＋（ｂ₀加算時のキャリー）
３クロック目：Ｖ₁（ｂ₂）＋Ｖ₂（ｂ₂）＋（ｂ₁加算時のキャリー）
４クロック目：Ｖ₁（ｂ₃）＋Ｖ₂（ｂ₃）＋（ｂ₂加算時のキャリー）
５クロック目：Ｖ₁（ｂ₄）＋Ｖ₂（ｂ₄）＋（ｂ₃加算時のキャリー）
６クロック目：Ｖ₁（ｂ₅）＋Ｖ₂（ｂ₅）＋（ｂ₄加算時のキャリー）
７クロック目：Ｖ₁（ｂ₆）＋Ｖ₂（ｂ₆）＋（ｂ₅加算時のキャリー）
【００４８】
入力データが取り込まれてから最初の７クロックで、シフトレジスタ部のフリップフロップ３０₁〜３０₇に格納されている演算結果を、フリップフロップ３０₁をＭＳＢ、フリップフロップ１０₇をＬＳＢとした量子化データとしたとき、これらフィードバックデータｗ₁（１）〜ｗ₈（１）は、次のようになる。なお、各段で、前記した入力元出力先切替スイッチによるバタフライ演算部２１ ₁ 〜２１ ₄ の入力元出力先が切り替わることになるが、これらについての図示は省略し、フィードバックデータｗ ₁ （１）〜ｗ ₈ （１）、ｗ ₁ （２）〜ｗ ₈ （２）、ｗ ₁ （３）〜ｗ ₈ （３）のみを順に示していくことにする。
【００４９】
ｗ₁（１）＝Ｖ₁＋Ｖ₂
ｗ₂（１）＝Ｖ₁−Ｖ₂
ｗ₃（１）＝Ｖ₃＋Ｖ₄
ｗ₄（１）＝Ｖ₃−Ｖ₄
ｗ₅（１）＝Ｖ₅＋Ｖ₆
ｗ₆（１）＝Ｖ₅−Ｖ₆
ｗ₇（１）＝Ｖ₇＋Ｖ₈
ｗ₈（１）＝Ｖ₇−Ｖ₈
【００５０】
そして、入力データが取り込まれてから７クロック目に、図６（ｅ）に示すようにバタフライ演算部にリセット信号およびセット信号が入力され、バタフライ演算部の加算器および減算器が初期化される。以降シフトレジスタ部のデータを１ビットごとに同様の計算を行う。したがって、次の７クロック目におけるフィードバックデータｗ₁（２）〜ｗ₈（２）は、次のようになる。
【００５１】
ｗ₁（２）＝Ｖ₁＋Ｖ₂＋Ｖ₃＋Ｖ₄
ｗ₂（２）＝Ｖ₅＋Ｖ₆＋Ｖ₇＋Ｖ₈
ｗ₃（２）＝Ｖ₁−Ｖ₂＋Ｖ₃−Ｖ₄
ｗ₄（２）＝Ｖ₅−Ｖ₆＋Ｖ₇−Ｖ₈
ｗ₅（２）＝Ｖ₁＋Ｖ₂−Ｖ₃−Ｖ₄
ｗ₆（２）＝Ｖ₅＋Ｖ₆−Ｖ₇−Ｖ₈
ｗ₇（２）＝Ｖ₁−Ｖ₂−Ｖ₃＋Ｖ₄
ｗ₈（２）＝Ｖ₅−Ｖ₆−Ｖ₇＋Ｖ₈
【００５２】
同様に、７クロックごとに入力されるリセット信号およびセット信号により、バタフライ演算部が初期化され、さらに次の７クロック目におけるフィードバックデータｗ₁（３）〜ｗ₈（３）は、次のようになる。
【００５３】
ｗ₁（３）＝Ｖ₁＋Ｖ₂＋Ｖ₃＋Ｖ₄＋Ｖ₅＋Ｖ₆＋Ｖ₇＋Ｖ₈
ｗ₂（３）＝Ｖ₁−Ｖ₂＋Ｖ₃−Ｖ₄＋Ｖ₅−Ｖ₆＋Ｖ₇−Ｖ₈
ｗ₃（３）＝Ｖ₁＋Ｖ₂−Ｖ₃−Ｖ₄＋Ｖ₅＋Ｖ₆−Ｖ₇−Ｖ₈
ｗ₄（３）＝Ｖ₁−Ｖ₂−Ｖ₃＋Ｖ₄＋Ｖ₅−Ｖ₆−Ｖ₇＋Ｖ₈
ｗ₅（３）＝Ｖ₁＋Ｖ₂＋Ｖ₃＋Ｖ₄−Ｖ₅−Ｖ₆−Ｖ₇−Ｖ₈
ｗ₆（３）＝Ｖ₁−Ｖ₂＋Ｖ₃−Ｖ₄−Ｖ₅＋Ｖ₆−Ｖ₇＋Ｖ₈
ｗ₇（３）＝Ｖ₁＋Ｖ₂−Ｖ₃−Ｖ₄−Ｖ₅−Ｖ₆＋Ｖ₇＋Ｖ₈
ｗ₈（３）＝Ｖ₁−Ｖ₂−Ｖ₃＋Ｖ₄−Ｖ₅＋Ｖ₆＋Ｖ₇−Ｖ₈
【００５４】
このようにして、シフトレジスタ部のフリップフロップによりパラレル−シリアル変換を行い、“ｌｏｇ₂ｎ×（ｐ＋ｌｏｇ₂ｎ）”クロックによりバタフライ演算部で加減算を行う。例えば量子化ビット数ｐが“４”で、８次元の入力ベクトルデータに対して、２１クロックで８次のアダマール変換を完了することができる。そして、同図（ｄ）に示すように２１クロックごとにスイッチ切替信号により入力スイッチおよび出力スイッチを切り替えて、シフトレジスタ部のフリップフロップに格納された量子化データをＤＯＵＴとして出力するとともに、次の入力ベクトルデータを取り込んでデータの入れ替えを行う。
【００５５】
このように本実施例における高速アダマール変換器では、量子化ビット数ｐのｎ次元の入力データに対してそれぞれ同様の構成をなし、入力ラッチと出力ラッチを共用化する切替スイッチを用いて“ｐ＋ｌｏｇ₂ｎ”段の１ビットシフトレジスタを構成するｎ個のシフトレジスタ部と、１ビットごとに加減算を行う“ｎ／２”個のバタフライ演算部を備えるようにした。これにより、従来のように複数ビットの加減算器と複数ビットのラッチレジスタを複数個必要としていたのに対して、ラッチレジスタの個数を１／３にし、回路規模が１／“３×（量子化ビット数）”以下に削減することができる。したがって、演算すべきビット数が増加した場合であっても回路規模の増大を最小限に抑えることができる。また、高速アダマール変換器を構成するブロックは、各データともに同一の構成をなしているので、開発工数の削減および開発ＴＡＴの短縮化を図ることができ、最適な構成の高速アダマール変換器を提供することができるようになる。さらに、また１ビット構成により回路構成を非常に簡素化したので、従来のような多ビット構成よりも個々の高速化が容易となって、高速アダマール変換器をさらに高速なラッチクロックで動作させることができるようになる。
【００５６】
【発明の効果】
以上説明したように請求項１記載の発明によれば、量子化ビット数ｐのｎ次元の入力データに対してそれぞれ同様の構成をなし、入力ラッチと出力ラッチを共用化する切替スイッチを用いて“ｐ＋ｌｏｇ₂ｎ”段の１ビットシフトレジスタを構成するｎ個のシフトレジスタ部と、１ビットごとに加減算を行う“ｎ／２”個のバタフライ演算部を備えるようにしたので、従来のように複数ビットの加減算器と複数ビットのラッチレジスタを複数個必要としていたのに対して、ラッチレジスタの個数を１／３にし、回路規模が１／“３×（量子化ビット数）”以下に削減することができる。したがって、演算すべきビット数が増加した場合であっても回路規模の増大を最小限に抑えることができる。また、高速アダマール変換器を構成するブロックは、各データともに同一の構成をなしているので、開発工数の削減および開発ＴＡＴの短縮化を図ることができ、最適な構成の高速アダマール変換器を提供することができるようになる。
【００５７】
また請求項２または請求項３記載の発明によれば、１ビットの加算器と減算器と、第１および第２の遅延手段でのみ構成し、あるいは各シフトレジスタ部では、所定のデータ出力タイミングでシフトレジスタ部でシフトされる（ｐ＋ｌｏｇ₂ｎ）ビットを選択出力する（ｐ＋ｌｏｇ₂ｎ）個の出力スイッチを備え、所定のデータ出力タイミングごとに高速アダマール変換結果を取り出せるようにしたので、回路の簡素化と規模の縮小化のみならず、回路の高速化を図ることができる。
【００５８】
さらにまた請求項４記載の発明によれば、（ｌｏｇ₂ｎ×（ｐ＋ｌｏｇ₂ｎ））シフトタイミングごとに第１および第２の遅延手段で遅延されるデータを初期化するようにしたので、（ｌｏｇ₂ｎ×（ｐ＋ｌｏｇ₂ｎ））シフトタイミングごとに連続して容易に高速アダマール変換を行うことができる。
【図面の簡単な説明】
【図１】本実施例における高速アダマール変換器の構成の概要を示すブロック図である。
【図２】本実施例におけるシフトレジスタ部の構成要部を示すブロック図である。
【図３】本実施例におけるバタフライ演算部の構成要部を示すブロック図である。
【図４】本実施例における加算器の論理レベルの動作を示す真理値表を示す説明図である。
【図５】本実施例における減算器の論理レベルの動作を示す真理値表を示す説明図である。
【図６】本実施例における高速アダマール変換器の動作タイミングを示すタイミング図である。
【図７】従来提案された高速アダマール変換器の構成の概要を示すブロック図である。
【図８】従来の高速アダマール変換器の動作タイミングを示すタイミング図である。
【符号の説明】
２０、２０₁〜２０₈ シフトレジスタ部
２１、２１₁〜２１₄ バタフライ演算部
３０₁〜３０₇ フリップフロップ
３１₁〜３１₇ 出力スイッチ
３２₁〜３２₇ 入力スイッチ
４０キャリー入出力付き加算器
４１ボロー入出力付き減算器
４２リセット付きフリップフロップ
４３セット付きフリップフロップ

Claims

所定のデータ入力タイミングでそれぞれ入力される量子化ビット数ｐからなる入力データあるいは（ｐ＋ｌｏｇ₂ｎ）（ｎは自然数）ビットのシリアルデータのいずれか一方を順次１ビットずつ所定のシフトタイミングでシフトする第１〜第ｎのシフトレジスタ部と、
第（２ｉ−１）（ただし、１≦ｉ≦ｎ／２、ｉは自然数）および第（２ｉ）のシフトレジスタ部によって１ビットずつ順次シフト出力された１ビットデータの加算および減算を行って、加算結果および減算結果をそれぞれ第ｉおよび第（ｉ＋ｎ／２）のシフトレジスタ部に対して前記シリアルデータとして出力する第１〜第（ｎ／２）のバタフライ演算部と、
これら第１〜第（ｎ／２）のバタフライ演算部それぞれの入力元および出力先を前記シフトによりデータが１周するたびに切り替える入力元出力先切替スイッチ
とを具備することを特徴とする高速アダマール変換器。
前記バタフライ演算部は、第（２ｉ−１）のシフトレジスタ部によってシフト出力された１ビットデータと第（２ｉ）のシフトレジスタ部によってシフト出力された１ビットデータと前回の前記シフトタイミングで生成されたキャリーとを加算する加算手段と、この加算手段によって生成されたキャリーを１シフトタイミングだけ遅延する第１の遅延手段と、第（２ｉ−１）のシフトレジスタ部によってシフト出力された１ビットデータから第（２ｉ）のシフトレジスタ部によってシフト出力された１ビットデータと前回の前記シフトタイミングで生成されたボローを減算する減算手段と、この減算手段によって生成されたボローを１シフトタイミングだけ遅延する第２の遅延手段とを備えることを特徴とする請求項１記載の高速アダマール変換器。
前記シフトレジスタ部それぞれは、所定のデータ出力タイミングで前記シフトレジスタ部でシフトされる（ｐ＋ｌｏｇ₂ｎ）ビットを選択出力する（ｐ＋ｌｏｇ₂ｎ）個の出力スイッチを備えることを特徴とする請求項１または請求項２記載の高速アダマール変換器。
前記第１および第２の遅延手段は、（ｌｏｇ₂ｎ×（ｐ＋ｌｏｇ₂ｎ））シフトタイミングごとに初期化されるものであることを特徴とする請求項２または請求項３記載の高速アダマール変換器。