JPH06301711A - 高速アダマール変換器 - Google Patents

Abstract

(57)【要約】 【目的】 ハードウェア規模を増大しないで高速アダマ
ール変換を実現する。 【構成】 ４ビット８次元入力ベクトルｘの成分データ
系列１００をシフトレジスタ１１で７ビットの８段でシ
フト操作を施した各段の出力データ１０１〜１０８に対
し、１段目の加／減算器２１と３１で所定の１ビット加
減算を施した出力データ２０１〜２０８を２段目の加／
減算器２２と３２でさらに所定の１ビット加減算を施し
た出力データ３０１〜３０８を３段目の加／減算器２３
と３３でさらにまた所定の１ビット加減算を施し、８次
元出力ベクトルｙの各成分データｙ₁ 〜ｙ₈ として出力
する。各段目とも最下位ビットのタイミングでリセット
／セットをしパイプライン処理をする。 【効果】 この発明のパイプライン処理変換方式は、従
来の並列処理変換方式に比べ約１／６のハードウェア規
模で済み、標準ゲート構成時の実装面積縮小化やチップ
化時のゲート数軽減による低消費電力化を図れる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は移動体通信などのＣＤ
ＭＡ（符号分割多元接続）方式で直交変調を施した受信
信号の復調などに有用な高速アダマール変換器に関す
る。

【０００２】

【従来の技術】たとえば文献（宮川他：符号理論、昭晃
堂、４６３頁）に示す従来例の高速アダマール変換器は
図６のように、たとえば８次の高速アダマール変換（Ｆ
ＨＴ，Ｆａｓｔ Ｈａｄａｍａｒｄ Ｔｒａｎｓｆｏｒ
ｍ）を施すとき、シフトレジスタ１１ａは、合計８個用
いる。８次元入力ベクトルｘの各成分データｘ₁ 、
ｘ₂、…、ｘ₈ に対しそれぞれ量子化ビット数ｐビット
のシフト操作を施す。１段目の複数ビット加／減算器２
１ａと３１ａは、合計８個用いる。各シフトレジスタ１
１ａから各出力データｘ₁ 、ｘ₂ 、…、ｘ₈ に対し、所
定の複数ビット加減算を施し、各出力データｕ₁ 、ｕ
₂ 、…、ｕ₈ を生成する。 ｕ₁ ＝ｘ₁ ＋ｘ₂ ｕ₂ ＝ｘ₁ −ｘ₂ ｕ₃ ＝ｘ₃ ＋ｘ₄ ｕ₄ ＝ｘ₃ −ｘ₄ ｕ₅ ＝ｘ₅ ＋ｘ₆ ｕ₆ ＝ｘ₅ −ｘ₆ ｕ₇ ＝ｘ₇ ＋ｘ₈ ｕ₈ ＝ｘ₇ −ｘ₈ ２段目の複数ビット加／減算器２２ａと３２ａは、合計
８個用いる。１段目の各加／減算器２１ａと３１ａから
各出力データｕ₁ 、ｕ₂ 、…、ｕ₈ に対し、さらに所定
の複数ビット加減算を施し、各出力データｖ₁ 、ｖ₂ 、
…、ｖ₈ を生成する。 ｖ₁ ＝ｕ₁ ＋ｕ₃ ＝ｘ₁ ＋ｘ₂ ＋ｘ₃ ＋ｘ₄ ｖ₂ ＝ｕ₂ ＋ｕ₄ ＝ｘ₁ −ｘ₂ ＋ｘ₃ −ｘ₄ v₃ ＝ｕ₁ −ｕ₃ ＝ｘ₁ ＋ｘ₂ −ｘ₃ −ｘ₄ ｖ₄ ＝ｕ₂ −ｕ₄ ＝ｘ₁ −ｘ₂ −ｘ₃ ＋ｘ₄ ｖ₅ ＝ｕ₅ ＋ｕ₇ ＝ｘ₅ ＋ｘ₆ ＋ｘ₇ ＋ｘ₈ ｖ₆ ＝ｕ₆ ＋ｕ₈ ＝ｘ₅ −ｘ₆ ＋ｘ₇ −ｘ₈ ｖ₇ ＝ｕ₅ −ｕ₇ ＝ｘ₅ ＋ｘ₆ −ｘ₇ −ｘ₈ ｖ₈ ＝ｕ₆ −ｕ₈ ＝ｘ₅ −ｘ₆ −ｘ₇ ＋ｘ₈ ３段目の複数ビット加／減算器２３ａと３３ａは、合計
８個用いる。２段目の各加／減算器２２ａと３２ａから
各出力データｖ₁ 、ｖ₂ 、…、ｖ₈ に対し、さらにまた
所定の複数ビット加減算を施し、８次元出力ベクトルｙ
の各成分データｙ₁ 、ｙ₂ 、…、ｙ₈ として出力する。 ｙ₁ ＝ｖ₁ ＋ｖ₅ ＝ｘ₁ ＋ｘ₂ ＋ｘ₃ ＋ｘ₄ ＋ｘ₅＋ｘ₆
＋ｘ₇ ＋ｘ₈ ｙ₂ ＝ｖ₂ ＋ｖ₆ ＝ｘ₁ −ｘ₂ ＋ｘ₃ −ｘ₄ ＋ｘ₅−ｘ₆
＋ｘ₉ −ｘ₈ ｙ₃ ＝ｖ₃ ＋ｖ₇ ＝ｘ₁ ＋ｘ₂ −ｘ₃ −ｘ₄ ＋ｘ₅＋ｘ₆
−ｘ₇ −ｘ₈ ｙ₄ ＝ｖ₄ ＋ｖ₈ ＝ｘ₁ −ｘ₂ −ｘ₃ ＋ｘ₄ ＋ｘ₅−ｘ₆
−ｘ₇ ＋ｘ₈ ｙ₅ ＝ｖ₁ −ｖ₅ ＝ｘ₁ ＋ｘ₂ ＋ｘ₃ ＋ｘ₄ −ｘ₅−ｘ₆
−ｘ₇ −ｘ₈ ｙ₆ ＝ｖ₂ −ｖ₆ ＝ｘ₁ −ｘ₂ ＋ｘ₃ −ｘ₄ −ｘ₅＋ｘ₆
−ｘ₇ ＋ｘ₈ ｙ₇ ＝ｖ₃ −ｖ₇ ＝ｘ₁ ＋ｘ₂ −ｘ₃ −ｘ₄ −ｘ₅−ｘ₆
＋ｘ₇ ＋ｘ₈ ｙ₈ ＝ｖ₄ −ｖ₈ ＝ｘ₁ −ｘ₂ −ｘ₃ ＋ｘ₄ −ｘ₅＋ｘ₆
＋ｘ₇ −ｘ₈

【０００３】上記従来例の高速アダマール変換器は、量
子化ビット数ｐのｎ次元入力ベクトルの各成分データに
対し、ｎ×ｌｏｇ₂ ｎ個の複数ビット加／減算器による
並列処理で加減算を施しｎ次のアダマール変換をし、ｎ
次元出力ベクトルの各成分データを生成する方式（並列
処理変換方式）を採る。

【０００４】並列処理変換方式はすべてハードウェアで
実現するとき、次元数ｎと量子化ビット数ｐの入力デー
タに対し、つぎのハードウェア構成を必要とし、たとえ
ばｎ＝６４とｐ＝４のとき全ゲート数は約６６ｋにな
る。 構成品 個数 ゲートの重み ｐビット全加算器 ｎ ＊ （ｐ＋１）ビット全加算器 ｎ ＊ ・ ・ ・ ・ ・ ・ ・ ・ ・ （ｐ−１＋ｌｏｇ₂ ｎ）ビッ ｎ ＊ ト全加算器 ラッチ ｎ×Σ_k （ｐ＋ｋ−１） ６ ｋ＝１〜ｌｏｇ₂ ｎ インバータ ｎ×Σ_k （ｐ＋ｋ−１） ０．７ ｋ＝１〜ｌｏｇ₂ ｎ シフトレジスタ ｎ×ｐ ６ ＊ １ビット全加算器から順に６，１６．３，３３．
３，５０．３，７５．３，１０２，１３６．２，１７
７，２２５．２…

【０００５】

【発明が解決しようとする課題】上記のような従来の高
速アダマール変換器では、次元数ｎと量子化ビット数ｐ
の入力データに対し、ｐビット、（ｐ＋１）ビット、
…、（ｐ−１＋ｌｏｇ₂ ｎ）ビットの各全加算器がｎ個
づつ必要であり、一般にキャリールックアヘッド（桁上
げ先見）法を採るから、加／減算器のビット数が大きく
なるほどハードウェア規模を増大する。またｎ×（ｐ＋
ｌｏｇ₂ ｎ）回の変数入れ換えをして加減算をするよう
にソフトウェアによる実現方式を採ってもマイクロプロ
セッサやメモリに膨大なゲート数を必要とする問題点が
あった。

【０００６】この発明が解決しようとする課題は、高速
アダマール変換器でハードウェア規模を増大しないよう
にパイプライン処理またはバタフライ演算処理で加減算
を施しｎ次のアダマール変換をする方式（パイプライン
処理またはバタフライ演算処理変換方式）を提供するこ
とにある。

【０００７】

【課題を解決するための手段】この発明の高速アダマー
ル変換器は、上記課題を解決するためつぎの手段を設
け、パイプライン処理変換方式を採ることを特徴とす
る。

【０００８】シフトレジスタは、ｎ段の縦続接続をす
る。量子化ビット数ｐのｎ次元入力ベクトル成分データ
系列で最下位からのビット直列入力をし、各段当たり少
なくともｐビットのシフト操作を施し、各段ごとに出力
データを生成する。

【０００９】１ビット加／減算器は、ｌｏｇ₂ ｎ段の各
段目をｎ個で構成し合計ｎ×ｌｏｇ₂ ｎ個用いる。シフ
トレジスタの各段からｎ個の各出力データに対し、まず
１段目で所定の１ビット加減算を施した後、各段目から
ｎ個の各出力データを次段目の入力としてさらに所定の
１ビット加減算を繰返す。ｌｏｇ₂ ｎ段目からｎ個のｎ
次元出力ベクトルの各成分データとして出力する。各段
目とも最下位ビットのタイミングでリセット／セットを
してパイプライン処理をする。

【００１０】またこの発明に分野と課題同一の他の発明
の高速アダマール変換器は、上記課題を解決するためつ
ぎの手段を設け、バタフライ演算処理変換方式を採るこ
とを特徴とする。

【００１１】入力ラッチは、合計ｎ個用いる。量子化ビ
ット数ｐのｎ次元入力ベクトルの各成分データごとにビ
ット直列入力をし、ビットごとに一時記憶する。

【００１２】（ｐ−１＋ｌｏｇ₂ ｎ）ビット加算器およ
び減算器は、各１個の（ｐ−１＋ｌｏｇ₂ ｎ）ビット加
算器および減算器でｎ／２個のバタフライ演算器を構成
する。１回目のとき各入力ラッチからｎ個の各出力デー
タ、および２回目からｌｏｇ₂ ｎ回目までのとき各セレ
クタ有と無ラッチからｎ個の各フィードバックデータに
対し、所定の（ｐ−１＋ｌｏｇ₂ ｎ）ビット加減算を施
し、各回目ごとに各出力データを生成する。

【００１３】セレクタ有と無ラッチは、（ｐ−１＋ｌｏ
ｇ₂ ｎ）ビット加算器および減算器から各回目ごとに１
回目から（ｌｏｇ₂ ｎ−１）回目までのｎ個の各出力デ
ータをそれぞれビットごとに一時記憶し、ｎ個の各フィ
ードバックデータを生成する。出力接続を選択しセレク
タ有ラッチから、およびそのままセレクタ無ラッチから
出力する。

【００１４】出力ラッチは、合計ｎ個用いる。各ｎ／２
個の（ｐ−１＋ｌｏｇ₂ ｎ）ビット加算器および減算器
からｌｏｇ₂ ｎ回目のｎ個の各出力データをそれぞれビ
ットごとに一時記憶し、ｎ次元出力ベクトル各成分デー
タとして出力する。

【００１５】

【作用】この発明の高速アダマール変換器は上記手段
で、まず量子化ビット数ｐのｎ次元入力ベクトル成分デ
ータ系列を最下位からビット直列に入力し、少なくとも
ｐビットのｎ段でシフト操作を施し、各段ごとに出力デ
ータを生成する。つぎにｎ個のシフトレジスタ出力デー
タに対し、ｎ個のｌｏｇ₂ ｎ段で所定の１ビット加減算
を施し、ｎ個のｎ次元出力ベクトル各成分データとして
出力する。さらに各段目とも最下位ビットのタイミング
でリセット／セットをしてパイプライン処理をする。

【００１６】またこの発明に分野と課題同一の他の発明
の高速アダマール変換器は上記手段で、まず量子化ビッ
ト数ｐのｎ次元入力ベクトルに各成分データごとにビッ
ト直列に入力し、ビットごとにラッチする。つぎに１回
目のときｎ個の入力ラッチ出力データ、および２回目か
らｌｏｇ₂ ｎ回目までのときｎ個のセレクタ有と無ラッ
チフィードバックデータに対し、所定の（ｐ−１＋ｌｏ
ｇ₂ ｎ）ビット加減算を施し、各回目ごとにｎ個の各出
力データとして生成する。さらにセレクタ有と無ラッチ
および出力ラッチでそれぞれ各回目ごとに１回目から
（ｌｏｇ₂ ｎ−１）回目までおよびｌｏｇ₂ ｎ回目のｎ
個の各出力データをビットごとにラッチし、ｎ個の各フ
ィードバックデータとｎ次元出力ベクトルの各成分デー
タとして出力する。

【００１７】

【実施例】この発明を示す一実施例の高速アダマール変
換器は図１のように、たとえば８次のＦＨＴを施すと
き、シフトレジスタ１１は、８段の縦続接続をする。８
次元入力ベクトルｘの成分データ系列１００を最下位か
らビット直列に入力し、各段当たり（ｐ＋ｌｏｇ₂ ｎ）
ビット（たとえば量子化ビット数ｐ＝４ならば、ｎ＝８
だから７ビット）のシフト操作を施し、各段ごとに出力
データ１０１〜１０８を生成する。１段目と２段目と３
段目の１ビット加／減算器２１と２２と２３／３１と３
２と３３は、上記従来例の図６に対応する。ただしシフ
トレジスタ１１の各段から各出力データ１０１〜１０８
に対し所定の１ビット加減算を施す。また１段目から出
力データ２０１〜２０８と２段目から出力データ３０１
〜３０８と３段目から８次元出力データベクトルｙの各
成分データｙ₁ 〜ｙ₈ とをそれぞれ生成し出力する。さ
らにまた各段目とも最下位ビットのタイミングでリセッ
ト／セットをし、１段目から２クロック遅れで３段目の
リセットを掛けパイプライン処理をする。

【００１８】上記実施例の高速アダマール変換器は、量
子化ビットｐのｎ次元入力ベクトル成分データ系列に対
し、ｎ×ｌｏｇ₂ ｎ個の１ビット加／減算器によるパイ
プライン処理で加減算を施しｎ次のアダマール変換を
し、ｎ次元出力ベクトルの各成分データを生成する方式
（パイプライン処理変換方式）を採る。

【００１９】１ビット加算器２１と２２と２３は図２
（ａ）のように、まず被加数入力Ａと加数入力Ｂおよび
リセット付ラッチ３からの桁上げ入力ＣＩに対し、図２
（ｅ）の真理値表に従い全加算器１で１ビットの加算を
し和出力Ｓと桁上げ出力ＣＯを生成する。つぎに和出力
Ｓをラッチ２でクロック入力ＣＫに同期し加算結果Ｏと
する。また桁上げ出力ＣＯをリセット付ラッチ３でクロ
ック入力ＣＫとリセット入力ＲＴに同期し桁上げ入力Ｃ
Ｉとする。たとえばＡとＢにそれぞれデータ系列１１１
０と１１０１のビット直列入力をすると、図２（ｂ）の
ようにまずタイミングｔ₁ で入力としてＡとＢは最下位
ビット（ＬＳＢ）の０と１、ＣＩはリセットの０にな
り、出力としてＣＯは０、Ｓは１、Ｏは０または１にな
る。つぎにタイミングｔ₂ でＡとＢはＬＳＢ次位ビット
の１と０、ＣＩはｔ₁ 時ＣＯの０になり、ＣＯは０、Ｓ
は１、Ｏは１になる。以下同じにタイミングｔ₆ までビ
ットごとに加算を施した結果として、ＬＳＢからデータ
系列１１０１１のビット直列出力をする。上記でリセッ
ト付ラッチ３は、データ系列のＬＳＢを全加算器１に入
力するタイミングでリセットを掛ける。また全加算器１
は、１回の加算で１ビットの桁上げを発生するから、図
１に示すシフトレジスタ１１の最上位ビット（ＭＳＢ）
の後にｌｏｇ₂ ｎ個の０を入力し、パイプライン的にｌ
ｏｇ₂ ｎ回の加算を施す。

【００２０】１ビット減算器３１と３２と３３は図２
（ｃ）のように、被減数入力をＡとし、減数入力Ｂ´を
インバータ４で反転しＢとし、セット付ラッチ３ａから
の桁上げ入力をＣＩとし、上記１ビットの加算と同じに
動作する。たとえばＡとＢ´にそれぞれデータ系列１１
１０と００１０のビット直列入力をすると、図２（ｄ）
のようにまずタイミングｔ₁ で入力としてＡとＢにＬＳ
Ｂの０と１、ＣＩはセットの１になり、出力としてＣＯ
は１、Ｓは０、Ｏは０または１になる。つぎにタイミン
グｔ₂ でＡとＢはＬＳＢ次位ビットの１と０、ＣＩはｔ
₁ 時ＣＯの１になり、ＣＯは１、Ｓは０になる。以下同
じにタイミングｔ₆ までビットごとに加算を施した結果
として、ＬＳＢからデータ系列００１１１のビット直列
出力をする。上記でセット付ラッチ３ａは、データ系列
のＬＳＢを全加算器１に入力するタイミングでセットを
掛ける。

【００２１】パイプライン処理変換方式は図３のよう
に、たとえば３ビットのデータに対しウォルシュ（Ｗａ
ｌｓｈ）直交関数系の符号長８チップＣ１、Ｃ２、…、
Ｃ８（チップとはウォルシュ関数を構成する最小単位を
いう）に直交符号化をしたデータ系列α、β、γを符号
周期ごとに量子化ビット数ｐでＡＤ変換をしＬＳＢから
ビット直列入力をした各段のシフトレジスタ１１からの
出力データ系列１０１〜１０８を入力データＡまたはＢ
とするとき、まず同じ重みのビットをもつ入力データＡ
とＢを１段目の１ビット加／減算器２１と３１にＬＳＢ
からＭＳＢまで入力後０を３回入力する。ＬＳＢの入力
タイミングで桁上げ入力ＣＩをリセットまたはセットす
る。１ビットの桁上げを生じ１クロックだけ遅れた出力
として、和出力Ｓと桁上げ出力ＣＯをＬＳＢから順次出
力する。最初に付加した３個の０は２個になる。つぎに
１段目と同じに２段目の１ビット加／減算器２２と３２
を動作する。ただしリセットまたはセットのタイミング
は１クロックだけ遅れる。最初に付加した３個の０は１
個になる。さらに１段目と同じに３段目の１ビット加／
減算器２３と３３を動作する。ただしリセットまたはセ
ットのタイミングは２クロックだけ遅れる。最初に付加
した３個の０はなくなる。

【００２２】またパイプライン処理変換方式はすべてハ
ードウェアが実現するとき、次元数ｎと量子加ビット数
ｐの入力データに対し、つぎのハードウェア構成を必要
とし、たとえばｎ＝６４とｐ＝４のとき全ゲート数は約
１１ｋになる。 構成品 個数 ゲートの重み １ビット全加算器 ｎ×ｌｏｇ₂ ｎ ６ ラッチ ｎ×ｌｏｇ₂ ｎ ６ セットまたはリセット付ラッチ ｎ×ｌｏｇ₂ ｎ ７ インバータ ｎ／２×ｌｏｇ₂ ｎ ０．７ シフトレジスタ ｎ×（ｐ＋ｌｏｇ₂ ｎ） ６

【００２３】なお上記実施例でシフトレジスタ１１と１
ビット加／減算器２１と２２と２３／３１と３２と３３
は、同じクロックで動作するとして説明したが、既知の
タイミングで入力ｎに対し１回だけ動作するようにして
もよい。さらに消費電力を低減できる。

【００２４】また上記実施例でシフトレジスタ１１は、
（ｐ＋ｌｏｇ₂ ｎ）ビットのシフト操作をするとして説
明したが、たとえばシフトレジスタ１１から１ビット加
／減算器２１と２３と２３／３１と３２と３３に入力す
る時、１ビット目（チップのＬＳＢ）から順にｐビット
目（チップのＭＳＢ）までｐビットシフト操作をした
後、セレクタなどで桁上げビット（０）に切り換えても
よい。また１ビット目から順にｐビット目と桁上げビッ
トまで（ｐ＋１）ビットシフト操作をした後、シフト操
作を止め桁上げビットを（ｌｏｇ₂ ｎ−１）回、クロッ
クでからだたきしてもよい。

【００２５】この発明に分野と課題同一の他の発明を示
す一実施例の高速アダマール変換器は図４のように、入
力ラッチ４１は、合計８個用いる。たとえば８次元入力
ベクトルｘの各成分データｘ₁ 〜ｘ₈ ごとにビット直列
入力をし、それぞれビットごとにラッチする。（ｐ−１
＋ｌｏｇ₂ ｎ）ビット加算器および減算器４２と４３
は、各１個でｎ／２個のバタフライ演算器を構成する。
１回目のとき各入力ラッチ４１から各出力データｘ₁ 〜
ｘ₈ 、および２回目と３回目のとき各セレクタ有と無ラ
ッチ４４と４４ａから各フィードバックデータｗ₁ （ｔ
₁ ）〜ｗ₈ （ｔ₁）とｗ₁ （ｔ₂ ）〜ｗ₈ （ｔ₂ ）に対
し、所定の（ｐ−１＋ｌｏｇ₂ ｎ）ビット加減算を施
し、各回目ごとに加減算結果を８個の各出力データｗ₁
（ｔ₁ ）〜ｗ₈ （ｔ₁ ）およびｗ₁ （ｔ₂ ）〜ｗ₈ （ｔ
₂ ）とｗ₁ （ｔ₃ ）〜ｗ₈ （ｔ₃ ）として生成する。セ
レクタ有と無ラッチ４４と４４ａは、各ｎ／２個の（ｐ
−１＋ｌｏｇ₂ ｎ）ビット加算器および減算器４２と４
３から１回目と２回目の各出力データｗ₁ （ｔ₁ ）〜ｗ
₈ （ｔ₁ ）とｗ₁ （ｔ₂ ）〜ｗ₈ （ｔ₂ ）を各回目ごと
にそれぞれビットごとにラッチし、８個の各フィードバ
ックデータｗ₁ （ｔ₁ ）〜ｗ₈ （ｔ₁ ）とｗ₁ （ｔ₂ ）
〜ｗ₈ （ｔ₂ ）として生成する。６個だけ出力接続を選
択しセレクタ有ラッチ４４からと２個だけそのままセレ
クタ無ラッチ４４ａから出力する。出力ラッチ４５は、
合計８個用いる。各ｎ／２個の（ｐ−１＋ｌｏｇ₂ ｎ）
ビット加算器および減算器４２と４３から３回目の各出
力データｗ₁ （ｔ₃ ）〜ｗ₈ （ｔ₃ ）をそれぞれビット
ごとにラッチし、８次元出力ベクトルｙの各成分データ
ｙ₁ 、ｙ₂ 、…、ｙ₈ として出力する。

【００２６】上記実施例の高速アダマール変換器は、量
子化ビット数ｐのｎ次元入力ベクトルの各成分データに
対し、各ｎ／２個の（ｐ−１＋ｌｏｇ₂ ｎ）ビット加算
器および減算器によるバタフライ演算処理で加減算を施
しｎ次のアダマール変換をし、ｎ次元出力ベクトルの各
成分データを生成する方式（バタフライ演算処理変換方
式）を採る。

【００２７】バタフライ演算処理変換方式は図５のよう
に、まずタイミングｔ₁ 時に入力ラッチクロックでたと
えば８次元入力ベクトルｘの各成分データｘ₁ 、ｘ₂ 、
…、ｘ₈ を入力ラッチ４１に格納し、出力ラッチクロッ
クで８次元出力ベクトルｙの各成分データｙ₁ 、ｙ₂ 、
…、ｙ₈ を出力ラッチ４５に格納する。セレクタ有と無
ラッチ４４と４４ａの出力端子だけをハイインピーダン
ス（電気的にオーブンに近い状態）にし、セレクタ有ラ
ッチ４４は上側出力接続を選択する。この時１回目の出
力データｗ₁ （ｔ₁ ）〜ｗ₈ （ｔ₂ ）はつぎのようにな
る。 ｗ₁ （ｔ₁ ）＝ｘ₁ ＋ｘ₂ ｗ₂ （ｔ₁ ）＝ｘ₁ −ｘ₂ ｗ₃ （ｔ₁ ）＝ｘ₃ ＋ｘ₄ ｗ₄ （ｔ₁ ）＝ｘ₃ −ｘ₄ ｗ₅ （ｔ₁ ）＝ｘ₅ ＋ｘ₆ ｗ₆ （ｔ₁ ）＝ｘ₅ −ｘ₆ ｗ₇ （ｔ₁ ）＝ｘ₇ ＋ｘ₈ ｗ₈ （ｔ₁ ）＝ｘ₇ −ｘ₈ つぎにタイミングｔ₂ 時にセレクタ有／無ラッチクロッ
クで上記１回目の出力データｗ₁ （ｔ₁ ）とｗ₈ （ｔ
₁ ）をセレクタ無ラッチ４４ａ、ｗ₂ （ｔ₁ ）〜ｗ₇
（ｔ₁ ）をセレクタ有ラッチ４４にそれぞれ格納する。
入力ラッチ４１の出力端子だけハイインピーダンスに
し、セレクタ有ラッチ４４の下側出力接続を選択する。
この時２回目の出力データｗ₁ （ｔ₂ ）〜ｗ₈ （ｔ₂ ）
はつぎのようになる。 ｗ₁ （ｔ₂ ）＝ｘ₁ ＋ｘ₂ ＋ｘ₃ ＋ｘ₄ ｗ₂ （ｔ₂ ）＝ｘ₁ ＋ｘ₂ −ｘ₃ −ｘ₄ ｗ₃ （ｔ₂ ）＝ｘ₁ −ｘ₂ ＋ｘ₃ −ｘ₄ ｗ₄ （ｔ₂ ）＝ｘ₁ −ｘ₂ −ｘ₃ ＋ｘ₄ ｗ₅ （ｔ₂ ）＝ｘ₅ ＋ｘ₆ ＋ｘ₇ ＋ｘ₈ w₆ （ｔ₂ ）＝ｘ₅ ＋ｘ₆ −ｘ₇ −ｘ₈ ｗ₇ （ｔ₂ ）＝ｘ₅ −ｘ₆ ＋ｘ₇ −ｘ₈ ｗ₈ （ｔ₂ ）＝ｘ₅ −ｘ₆ −ｘ₇ ＋ｘ₈ さらにタイミングｔ₃ 時にセレクタ有／無ラッチクロッ
クで上記２回目の出力データｗ₁ （ｔ₂ ）とｗ₈ （ｔ
₂ ）をセレクタ無ラッチ４３、ｗ₂ （ｔ₂ ）〜ｗ₈ （ｔ
₂ ）をセレクタ有ラッチ４４にそれぞれ格納する。この
時３回目の出力データｗ₁ （ｔ₃ ）〜ｗ₈ （ｔ₃ ）はつ
ぎのようになる。 ｗ₁ （ｔ₃ ）＝ｘ₁ ＋ｘ₂ ＋ｘ₃ ＋ｘ₄ ＋ｘ₅ ＋ｘ₆ ＋
ｘ₇ ＋ｘ₈ ｗ₂ （ｔ₃ ）＝ｘ₁ ＋ｘ₂ ＋ｘ₃ ＋ｘ₄ −ｘ₅ −ｘ₆ −
ｘ₇ −ｘ₈ ｗ₃ （ｔ₃ ）＝ｘ₁ −ｘ₂ ＋ｘ₃ −ｘ₄ ＋ｘ₅ −ｘ₆ ＋
ｘ₇ −ｘ₈ ｗ₄ （ｔ₃ ）＝ｘ₁ −ｘ₂ ＋ｘ₃ −ｘ₄ −ｘ₅ ＋ｘ₆ −
ｘ₇ ＋ｘ₈ ｗ₅ （ｔ₃ ）＝ｘ₁ ＋ｘ₂ −ｘ₃ −ｘ₄ ＋ｘ₅ ＋ｘ₆ −
ｘ₇ −ｘ₈ ｗ₆ （ｔ₃ ）＝ｘ₁ ＋ｘ₂ −ｘ₃ −ｘ₄ −ｘ₅ −ｘ₆ ＋
ｘ₇ ＋ｘ₈ ｗ₇ （ｔ₃ ）＝ｘ₁ −ｘ₂ −ｘ₃ ＋ｘ₄ ＋ｘ₅ −ｘ₆ −
ｘ₇ ＋ｘ₈ ｗ₈ （ｔ₃ ）＝ｘ₁ −ｘ₃ −ｘ₃ ＋ｘ₄ −ｘ₅ ＋ｘ₆ ＋
ｘ₇ −ｘ₈ さらにまたタイミングｔ₄ 時に出力ラッチクロックで上
記３回目の出力データｗ₁ （ｔ₃ ）〜ｗ₈ （ｔ₃ ）を出
力ラッチ４５に格納し、８次元出力ベクトルｙの各成分
データｙ₁ 〜ｙ₈ を生成する。同時に入力ラッチクロッ
クで８次元入力ベクトルｘの各成分データｘ₁ 、ｘ₂ 、
…、ｘ₈ を入力ラッチ４１に格納し、以下同じに繰り返
す。 ｙ₁ ＝ｘ₁ ＋ｘ₂ ＋ｘ₃ ＋ｘ₄ ＋ｘ₅ ＋ｘ₆ ＋ｘ₇ ＋ｘ
₈ ｙ₂ ＝ｘ₁ −ｘ₂ ＋ｘ₃ −ｘ₄ ＋ｘ₅ −ｘ₆ ＋ｘ₇ −ｘ
₈ ｙ₃ ＝ｘ₁ ＋ｘ₂ −ｘ₃ −ｘ₄ ＋ｘ₅ ＋ｘ₆ −ｘ₇ −ｘ
₈ ｙ₄ ＝ｘ₁ −ｘ₂ −ｘ₃ ＋ｘ₄ ＋ｘ₅ −ｘ₆ −ｘ₇ ＋ｘ
₈ ｙ₅ ＝ｘ₁ ＋ｘ₂ ＋ｘ₃ ＋ｘ₄ −ｘ₅ −ｘ₆ −ｘ₇ −ｘ
₈ ｙ₆ ＝ｘ₁ −ｘ₂ ＋ｘ₃ −ｘ₄ −ｘ₅ ＋ｘ₆ −ｘ₇ ＋ｘ
₈ ｙ₇ ＝ｘ₁ ＋ｘ₂ −ｘ₃ −ｘ₄ −ｘ₅ −ｘ₆ ＋ｘ₇ ＋ｘ
₈ ｙ₈ ＝ｘ₁ −ｘ₂ −ｘ₃ ＋ｘ₄ −ｘ₅ ＋ｘ₆ ＋ｘ₇ −ｘ
_８

【００２８】またバタフライ演算処理変換方式はすべて
ハードウェアで実現するとき、次元数ｎと量子化ビット
数ｐの入力データに対し、つぎのハードウェア構成を必
要とし、たとえばｎ＝６４とｐ＝４のとき全ゲート数は
約３５ｋになる。 構成品 個数 ゲートの重み （ｐ−１＋ｌｏｇ_２ ｎ）ビット全加算器 ｎ １ ラッチ ｎ×（ｐ＋ｌｏｇ₂ ｎ） ６ セットまたはリセット付ラッチ ｎ×（ｐ＋ｌｏｇ₂ ｎ） １０ インバータ ｎ／２×（ｐ＋ｌｏｇ₂ ｎ） ０．７ セレクタ有ラッチ（１ｏｆ２） ８（ｎ＝６４のとき） １ セレクタ有ラッチ（１ｏｆ３） ２４（ｎ＝６４のとき） １ セレクタ有ラッチ（１ｏｆ４） １８（ｎ＝６４のとき） １ セレクタ有ラッチ（１ｏｆ５） １２（ｎ＝６４のとき） １

【００２９】上記二発明の各特性を利用する他の発明を
示す一実施例の高速アダマール変換器として、上記実施
例のパイプライン処理とバタフライ演算処理変換方式と
を組合わせ、ｎ個の１ビット加／減算器のビット直列入
力で再利用を図りアダマール変換をする方式（折衷型処
理変換方式）を採ってもよい。動作速度は１／ｎになる
が、さらにハードウェア規模を低減できる。

【００３０】

【発明の効果】上記のようなこの発明の高速アダマール
変換器では、量子化ビット数ｐのｎ次元入力ベクトル成
分データ系列に対しｎ×ｌｏｇ₂ ｎ個の１ビット加／減
算器によるパイプライン処理で加減算を施しｎ次のアダ
マール変換をする方式を採るから、従来のように量子化
ビット数ｐのｎ次元入力ベクトルの各成分データに対し
ｎ×ｌｏｇ₂ ｎ個の複数ビット加／減算器による並列処
理で加減算を施しｎ次のアダマール変換をする方式に比
べ約１／６のハードウェア規模で済み、標準ゲート構成
時の実装面積縮小化やチップ化時のゲート数軽減による
低消費電力化を図れる効果がある。

【００３１】また上記発明に分野と課題同一の他の発明
である高速アダマール変換器では、量子化ビット数ｐの
ｎ次元入力ベクトルの各成分データに対し各ｎ／２個の
（ｐ−１＋ｌｏｇ₂ ｎ）ビット加算器および減算器によ
るバタフライ演算処理で加減算を施しｎ次のアダマール
変換をする方式を採るから、従来の並列処理変換方式に
比べ約１／２のハードウェア規模で済み、上記に同じ効
果がある。

【図面の簡単な説明】

【図１】この発明を示す一実施例の高速アダマール変換
器の機能ブロック図。

【図２】図１に示す１ビット加／減算器の機能を説明す
る図。

【図３】図１に示す１ビット加／減算器の各段によるパ
イプライン処理を説明するタイミング図。

【図４】この発明に分野と課題同一の他の発明を示す一
実施例の高速アダマール変換器の機能ブロック図。

【図５】図４に示す各ラッチの動作を説明するタイミン
グ図。

【図６】従来例の高速アダマール変換器の機能ブロック
図。

【符号の説明】

１１ シフトレジスタ ２１〜２３ １ビット加算器 ３１〜３３ １ビット減算器 ４１ 入力ラッチ ４２ （ｐ−１＋ｌｏｇ₂ ｎ）ビット加算器 ４３ （ｐ−１＋ｌｏｇ₂ ｎ）ビット減算器 ４４ セレクタ有ラッチ ４４ａ セレクタ無ラッチ ４５ 出力ラッチ １００ ８次元入力ベクトルｘの成分データ系列 １０１〜１０８ 各段のシフトレジスタ出力データ ２０１〜２０８ １段目の１ビット加／減算器出力デー
タ ３０１〜３０８ ２段目の１ビット加／減算器出力デー
タ ｘ₁ 〜ｘ₈ ８次元入力ベクトルｘの各成分データ ｙ₁ 〜ｙ₈ ８次元出力ベクトルｙの各成分データ ｗ₁ 〜ｗ₈ １〜３回目ごとの（ｐ−１＋ｌｏｇ₂ ｎ）
ビット加／減算器出力データ なお図中、同一符号は同一または相当部分を示す。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 量子化ビット数ｐのｎ次元入力ベクトル
   成分データ系列で最下位からのビット直列入力をし、ｎ
   段の縦続接続で各段当たり少なくともｐビットのシフト
   操作を施し、各段ごとに出力データを生成するシフトレ
   ジスタと、該シフトレジスタの各段からｎ個の各出力デ
   ータに対し、ｌｏｇ₂ ｎ段の各段目をｎ個で構成し、ま
   ず１段目で所定の１ビット加減算を施した後、各段目か
   らｎ個の各出力データを次段目の入力としてさらに所定
   の１ビット加減算を繰返し、ｌｏｇ₂ ｎ段目からｎ個の
   ｎ次元出力ベクトルの各成分データとして出力し、各段
   目とも最下位ビットのタイミングでリセット／セットを
   してパイプライン処理をするｎ×ｌｏｇ₂ ｎ個の１ビッ
   ト加／減算器とを備える高速アダマール変換器。
2. 【請求項２】 量子化ビット数ｐのｎ次元入力ベクトル
   の各成分データごとにビット直列入力をし、ビットごと
   に一時記憶するｎ個の入力ラッチと、１回目のとき該各
   入力ラッチからｎ個の出力データ、および２回目からｌ
   ｏｇ₂ ｎ回目までのとき各セレクタ有と無ラッチからｎ
   個の各フィードバックデータに対し、ｎ／２個のバタフ
   ライ演算器を構成して所定の（ｐ−１＋ｌｏｇ₂ ｎ）ビ
   ット加減算を施し、各回目ごとにｎ個の各出力データを
   生成する各ｎ／２個の（ｐ−１＋ｌｏｇ₂ ｎ）ビット加
   算器および減算器と、該各ｎ／２個の（ｐ−１＋ｌｏｇ
   ₂ ｎ）ビット加算器および減算器から各回目ごとに１回
   目から（ｌｏｇ₂ ｎ−１）回目までのｎ個の各出力デー
   タをそれぞれビットごとに一時記憶し、前記ｎ個の各フ
   ィードバックデータを生成し、出力接続を選択し出力す
   るセレクタ有ラッチおよびそのまま出力するセレクタ無
   ラッチと、前記各ｎ／２個の（ｐ−１＋ｌｏｇ₂ ｎ）ビ
   ット加算器および減算器からｌｏｇ₂ ｎ回目のｎ個の各
   出力データをそれぞれビットごとに一時記憶し、ｎ次元
   出力ベクトルの各成分データとして出力するｎ個の出力
   ラッチとを備える高速アダマール変換器。