JPH05341963A - 多ビット入力加算回路及びその方法 - Google Patents

多ビット入力加算回路及びその方法

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JPH05341963A
JPH05341963A JP5039089A JP3908993A JPH05341963A JP H05341963 A JPH05341963 A JP H05341963A JP 5039089 A JP5039089 A JP 5039089A JP 3908993 A JP3908993 A JP 3908993A JP H05341963 A JPH05341963 A JP H05341963A
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Abstract

(57)【要約】 【目的】 少なくとも３個の多ビット２進数を高速に加
算する。 【構成】 この加算器は、２つの段で分割される。第１
段において、加数のそれぞれは、同位の多ビットのクラ
スタにグループ分けされる。そして、対応する加数のク
ラスタが、再書き込み可能な読み出し専用メモリ（ＰＲ
ＯＭ）用集積回路ＰＲＯＭ４０〜４３によって同時に加
算され、７ビットの中間和が作成される。第２段におい
て、その中間和は、プログラマブルアレイロジック（Ｐ
ＡＬ、ＰＡＬは、モノリシックメモリーズ社の商標であ
る。）集積回路ＰＡＬ４６−４９を用いて最終和を作成
するために結合される。また、最終和は、出力される前
に、第１段（必要に応じて、第３段においてクリップさ
れる。）で丸められる。クリッピングは、最終和が負で
あるならばゼロに設定され、最終和が閾値を超える値で
あるならば、所定の閾値に設定される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、２ビット入力以上の多
ビット入力数を加算する多ビット入力加算回路及びその
方法に関する。
【０００２】
【従来の技術】デジタル集積回路、例えば、２入力値の
２進数加算を行う加算器集積回路（ＩＣｓ）は、周知で
あり、かつ広範囲に使われている。「ベース２システ
ム」である２進数は、０と１の２つの数字の組み合わせ
でその値が表現される。２進数の各数字は、ビットと称
される。多種のベースシステムが提案されているが、そ
のうち、通常的に使用いられているものは、ほんの少し
である。人間は、数を表すのに、ベース１０システム
（以下、１０進数という）を使用している。一方、２進
のデジタルコンピュータは、２つの状態、すなわち、論
理ＯＮと論理ＯＦＦとを基に情報を表している。なお、
多種類の２進符号化案が有り、それらは、２進のデジタ
ルコンピュータの内部において、数字を２進数として表
す際に採用されている。そして、人間が数を解釈しよう
とする場合には、２進数の数字が１０進数に変換され
る。
【０００３】「ベース（数）システム」は、その（数）
だけの基数を有している。その基数がベースシステムに
用いられているにもかかわらず、小数点に対しての各数
字の配置位置（すなわち、位置）は、その数の値を求め
るために用いられる。小数点は、ピリオド(period)また
は他の記号で表され、数の整数部と小数部とを分離す
る。任意の数における各数字の位置に依存して、各数字
には、基数の累乗が乗算され、それらの積（乗算結果）
が加算されることで、その任意の数の値が求められる。
位置のそれぞれの位（くらい）は、基数の累乗で表さ
れ、基数は特定の場所に配された数字の値があるときに
立てられる。
【０００４】「ベース１０システム」において、小数点
は、１０進小数点である。１０進小数点（すなわち、１
０進小数位置）に対する各１０進数の配置位置は、１０
進数の数の値を求めるために必要な情報である。このよ
うにして、１０進数１３．５は、（１＊１０1 ）＋（３
＊１０0 ）＋（５＊１０-1）で表される。１０進数中に
おいて、特定の１０進数の数字中の１０進小数点位置
は、その特定の１０進数の数字の位を決定するために配
置される。例えば、１０進数１３．５において、数字３
は、位０であり、その値は、３に１０の０累乗を乗算す
ることによって求められる。１０進数１３．５は、２進
数では、１１０１．１で表される。すなわち、２進数１
１０１．１は、（１＊２3 ）＋（１＊２2 ）＋（０＊２
1 ）＋（１＊２0 ）＋（１＊２-1）で表される（これ
は、１０進数の和（８＋４＋０＋１＋０．５）に等し
い。）。
【０００５】２進数を表すための種々の案が普通に採用
されている。例えば、オフセット２進表現が、アナログ
デジタル変換（Ａ／Ｄ）またはデジタルアナログ変換
（Ｄ／Ａ）で普通に採用されている。オフセット２進表
現においては、最大使用数の１／２の値が各値を表現す
るために減算される。そのようにすれば、負の最大数か
ら正の最大数までの数を単純な２進表現で表すことがで
きる。この場合、最上位ビット（ＭＳＢ）は、符号情報
になり、ゼロ値は１度しか表れることがない。このシス
テムは、整数計算に最も広く採用されており、２の補数
と呼ばれている。このシステムにおいては、正の数が符
号なし２進数として単純に表現される。このシステムに
おいて、負の数は、同じ大きさの正の数を加えたときに
ゼロ値になる２進数として表現される。負の数は、正の
数の各ビットの補数がとられた後、１が加算されること
によって作成される。ＭＳＢの１は、負の数を表し、こ
のシステムにおいて、ゼロ値はただ１つである。２の補
数を使用した算術計算は、符号情報がＭＳＢに表れてい
るので簡単である。２つの数を加算する場合には、最下
位ビット（ＬＳＢ）から加算を開始する。下位ビットか
らのけた上げは、次の上位ビットに加算される。符号ビ
ット、すなわち、ＭＳＢからのけた上げは、単純に無視
される。
【０００６】結合回路を用いて加算を実行させる技術が
一般化されている。半加算器は、２つの２進数の各桁に
ついての算術加算を行うための結合回路である。この半
加算器の入力変数は、被加数ビットと加数ビットと呼ば
れる（以下に示す例では、それぞれ、ＸとＹとで表され
る。）。出力変数は、和とけた上げ（それぞれ、ＳとＣ
とで表される。）と呼ばれる。表１は、半加算器の真理
値表を示している。
【０００７】
【表１】
【０００８】この真理値表１は、入力変数値の可能な全
ての組み合わせに対する出力変数値を示している。この
真理値表から分かるように、入力変数ＸとＹと値が共に
ゼロ値である場合には、出力変数（和Ｓとけた上げＣ）
はどちらもゼロ値になることが分かる。また、入力変数
ＸとＹとが共に１の場合には、和Ｓはゼロ値になり、け
た上げＣは値１になる。そして、入力変数Ｘがゼロ値で
Ｙが値１の場合、又は、Ｘが値１でＹがゼロ値の場合の
いずれかの場合には、和Ｓは値１になり、けた上げＣは
ゼロ値になる。見方をかえれば、けた上げＣ出力は、両
方の入力変数が１でない限りはゼロ値であり、和Ｓ出力
は、両方の入力変数が同じ数でない限りは値１である。
したがって、上記真理値表１から次に示すブール代数式
が得られる。 Ｃ＝Ｘ ＡＮＤ Ｙ； Ｓ＝Ｘ ＸＯＲ Ｙ
【０００９】このブール代数式を論理回路で表す場合、
和Ｓは、変数Ｘ，Ｙを入力する排他的否論理和ゲートの
出力で表され、けた上げＣは、変数Ｘ，Ｙを入力とする
論理積ゲートの出力で表される。
【００１０】非常に複雑な結合回路を設計することは可
能である。しかしながら、特定の応用分野において、そ
の特定の用途に対応する特殊な結合回路を設計する困難
さを克服するために、設計者に、標準在庫の（既製の）
集積回路を利用することを許容しなければならない事態
がしばしば発生する。そのような応用例の汎用的なもの
の１つは、４ビット加算器である。
【００１１】４ビット加算器は、第１の４ビットの数と
第２の４ビットの数とを加算して、４ビットの和とけた
上げとを作成するものである。これは、大きな数を加算
するエクスパンド(expand)加算器として一般的である。
例えば、２つの８ビットの数は、２つの４ビット加算器
を用いて加算することができる。この場合、一方の４ビ
ット加算器（ＬＳＢ加算器）で下位４ビットの加算を行
い、他方の４ビット加算器（ＭＳＢ加算器）で下位４ビ
ットの加算結果とけた上げを含めて上位４ビットの加算
を行うようにしている。ＭＳＢ加算器からのけた上げビ
ットは、加算結果（和）に対する９番目のビットとして
準備される。ここで、加算結果は、ＬＳＢ加算器の出力
である下位４ビットとＭＳＢ加算器の出力である上記４
ビットとが結合されて作成される。
【００１２】
【発明が解決しようとする課題】しかしながら、従来の
既製の加算器用集積回路は、１度に２つの数だけしか加
算することができない。また、超高速演算分野における
１６ビットを超えるような大きな数を計算する場合に
は、余りにも動作速度が遅い。デジタル信号処理（ＤＳ
Ｐ）分野及びマトリクス計算のような複雑で高速性を要
求される応用分野においては、それら２つの大きい数を
２０ＭＨｚを超える速度で加算することが要請される。
また、和が負の値の場合にはそれをゼロ値にクリップす
ること、および和が正の値であっても閾値を超える場合
には、その値を閾値にすることが必要になる場合があ
る。上記のような動作を行わせる際、代表的な４ビット
高速加算器用集積回路を用いた場合、ワーストケースの
状態で、４つのパイプライン段と約３２個の１６ビット
等価集積回路が必要にされる。
【００１３】本発明はこのような課題を考慮してなされ
たものであり、例えば、４ビット加算器で、上記のよう
なタスクを行う場合に、３つのパイプライン段と１６個
の１６ビット等価集積回路で行うことのできる多ビット
入力加算回路及びその方法を提供することを目的とす
る。
【００１４】また、本発明は、２以上の多ビットの数を
加算することを可能にする超高速加算回路を提供するこ
とを目的とする。
【００１５】さらに、本発明は、加算結果を最も値の近
い整数に丸めることを可能にするとともに、範囲外の和
をその値に最も近い範囲の境界にある数にクリップする
ことを可能にする超高速の多ビット入力加算回路を提供
することを目的とする。
【００１６】さらにまた、本発明は、最小数の集積回路
で、その加算器のデバッグとサポートとが容易になる超
高速多ビット入力加算回路を提供することを目的とす
る。
【００１７】
【課題を解決するための手段】本発明は、Ｎビットの２
進数Ｍを加算する一群の高速加算器を有している。Ｍと
Ｎとは整数である。その加算機能は、２つの段に分けら
れている。第１段の加算器として再書き込み可能な読み
出し専用メモリ（ＰＲＯＭ）などが用いられている。ま
た、オフセット２の補数計算が加算を実行するのに用い
られる。
【００１８】
【作用】本発明によれば、第１の段では、加数が区分さ
れた連続位のビットのグループに分割され、その同位グ
ループが加算されて、分割された加数グループの数と同
じグループ数の中間和が作成される。第１段から出力さ
れた各中間和は、第２の段において、加数の多ビット和
を供給する情報の規則を保持して同じ大きさのビット長
で結合される。選択的な第３段においては、第２の段の
多ビット和が範囲外であるとき、クリッピングされる。
【００１９】
【実施例】本発明多ビット入力加算回路の目的、特徴及
び有利性について、以下、好適な実施例を詳細に説明す
ることで明らかにする。本発明は、入力ビット数を可変
にすることのできる高速加算回路を有し、最終の加算結
果（和）を最小数の集積回路で作成することができる。
また、マトリクス計算やＤＳＰへの応用のような複雑な
演算を高速で行なわなければならない用途などに広く適
用することができる。本発明の好適実施例に基づいて以
下に説明されるように、３つの２０ビットの数が周波数
２０ＭＨｚで同時に加算できる。また、和が負値になっ
た場合には、ゼロ値にクリップされ、正値の和が閾値を
超えた場合には、閾値にクリップされる。なお、以下に
好適実施例について説明するが、本発明はこの実施例に
限らず本発明の要旨を逸脱することなく種々の構成を採
り得ることはもちろんである。
【００２０】可変多ビット入力の加算においては、オフ
セット２の補数システムが用いられる。このオフセット
２の補数システムは、２の補数システム自体から変換さ
れ、通常的に加算を実行する技術として使用されてい
る。２の補数システムは頻繁に算術演算に用いられる
が、オフセット２の補数システムは、演算を実行する際
に、付加的な不都合が要求されるので、通常、使用され
ない。
【００２１】オフセット２の補数システムにおける各数
は、２の補数表現の数にオフセットを加算して作成され
る。オフセット２の補数どうしは同時に加算され、ま
た、その和の中でオフセットが多重回加算される。この
ため、オフセット２の補数システムのような数システム
は、加算に用いることは好ましくないように見える。し
たがって、オフセット２の補数計算は、従来技術では採
用されていない。以下に説明するように、本発明の加算
器は、オフセット２の補数計算を遂行できる革新的な方
法を含むものであり、これによれば、従来技術において
不都合とされている通常の２の補数加算で必要であった
全ての中間和を計算すること及び中間けた上げを保持し
なければならないことが不要になる。
【００２２】２の補数は、それぞれのビットの補数をと
った後、１を加えることによって作成される。Ｘ−ビッ
トの２の補数空間の各数字に２X-1 を加算することによ
って、Ｘ−ビットのオフセット２の補数空間の数を作成
することができる。このことは、２の補数空間における
各数のＭＳＢを、これが１のときには０に置換し、０の
ときには１に置換することと等価である。オフセット２
の補数システムにおいて、負数は、数のＭＳＢがゼロ値
であることにより容易に識別することができる。非負数
は、数のＭＳＢが１値である。
【００２３】３ビットシステムにおける数は、８個（２
3 ）の数で表現できる。表２は、１０進数の−４〜３ま
での範囲の空間に対応する２の補数とオフセット２の補
数の３ビットの数システムを示している。
【００２４】
【表２】
【００２５】同様に、表３は、１０進数の−８〜７まで
の範囲の空間に対応する２の補数とオフセット２の補数
の４ビットの数システムを示している。
【００２６】
【表３】
【００２７】表４は、２の補数とオフセット２の補数シ
ステムで表された３ビットの数の種々の加算例について
示している。
【００２８】
【表４】
【００２９】Ｘ−ビットの数Ｍの加算において、和はＸ
−ビットになり、けた上げは（log2Ｍ）ビットになる。
したがって、表４に示した４ビット数の加算において、
和は３ビットになり、けた上げは（log2２）＝（１ビッ
ト）になっている。後に説明するケース５の２の補数和
の例外では、４ビットの和が表３に示した４ビットの数
を参照して検証される。
【００３０】ケース１（表４参照）は、２つの正の数の
加算を表している。その結果和は正であり、それは、Ｍ
ＳＢによって検証される。２の補数空間において、ＭＳ
Ｂがゼロ値である場合には、正数を示している。しかし
ながら、オフセット２の補数空間においては、ＭＳＢが
１値である場合に、正数を示している。
【００３１】ケース２は、２つの負数の加算を表してい
る。その結果和は負であり、それは、ＭＳＢによって検
証される。再び、２の補数空間において、ＭＳＢが１値
である場合には、負数を示している。しかしながら、オ
フセット２の補数空間においては、ＭＳＢが０値である
場合に、負の数を示している。
【００３２】Ｘ−ビットの数Ｍの加算結果である和の大
きさがオーバーフロー状態を起こす大きさである場合に
は、その数はもはやＸ−ビットの数システムで表現する
ことができない。ケース３は、オーバーフローが起こる
場合の２個の３−ビットの正の数の加算を表している。
その結果和は、正数であり、ＭＳＢによって検証され、
これらの関連する数システムにおける４−ビットの数と
して適当に表される。しかしながら、その結果和は、３
−ビットシステムで表現できる最大値を超える。同様
に、ケース４は、負のオーバーフローが起こる場合の２
個の３−ビットの負の数の加算を表している。その結果
和は負の数であり、ＭＳＢによって検証される。そして
これらの関連する数システムにおける４−ビットの数と
して適当に表される。しかしながら、その結果和は、３
−ビットシステムで表現できる最小値よりも小さい。
【００３３】２の補数演算において、２の補数加算器の
出力は、有意の和を作成するために４つの異なる値の記
憶領域(track）を必要とする。これら４つの値は、最終
和、最終符号ビット、けた上げ入力符号ビット、及びけ
た上げ出力（すなわち、Ｎ＋１ビット）である。最終の
和を得るためにこれら４つのパラメータが要求される加
算において、これを行う形式の加算器では、これらのパ
ラメータの１つ（けた上げ入力符号ビット）が、内部パ
ラメータであって出力を得るために必ずしも必要ではな
いという不都合を有している。
【００３４】ケース５は、正数と負数の加算を表してい
る。この場合、２の補数の結果和には、あいまいさが存
在するが、オフセット２の補数の結果和にはそれがな
い。ケース４，５の２の補数の加算結果を比較して分か
るように、加算器の出力が両方とも同値である。ケース
５の２の補数の加算においては、けた上げ入力符号ビッ
トがあるので、その結果が不当なゼロ値になる。ケース
４の２の補数加算では、けた上げ入力符号ビットがない
ので、加算結果は、正当な負の８になる。出力論理とし
て、２つの結果和が異なるために（内部）けた上げ、符
号ビットのための記憶領域を確保しておく必要がない。
オフセット２の補数空間では、修正２の補数を用いる
て、加算器をもっと簡単にできる。
【００３５】オフセット２の補数を使用して和を得るた
めには、３つだけの値、最終和、最終符号ビット、及び
けた上げ出力符号ビット（すなわち、Ｎ＋１ビット）が
必要とされる。オフセット２の補数を使用した加算で
は、符号ビットへのけた上げは必要ではなくて、全ての
パラメータが最終和に表れる。このことは、種々の段に
分割される加算器に対して特に重要な特徴である。通常
の２の補数空間を用いて作成される加算においてはある
段からの内部けた上げビットは、次の段に運ばれ、これ
に続くあらゆる段の動作が、これに基づいて修正され
る。これらを伝搬するために、外部信号線と回路とが必
要になり、加算器用として確保しなければならない集積
回路チップのチップ面積が増加する。また、オフセット
２の補数空間で動作する加算器は、通常の２の補数空間
で動作する加算器に比較して、伝搬時間、回路複雑性、
及び素子の数がいずれも減少する。
【００３６】通常の２の補数加算に比較してオフセット
２の補数の加算の利点は、表４中の和を比較することに
よってよく理解できる。オフセット２の補数の加算で
は、必ず、和が異なる値になるのに対して、ケース４，
５から分かるように２の補数の加算では、和が同一にな
る場合がある。オフセット２の補数の最終和から直ちに
分かるように、その数は、なんらの内部情報を必要とす
ることなく表すことができる。
【００３７】オフセット２の補数空間において、２つの
Ｎ−ビット数の加算結果は、かならず、Ｎ＋１ビットに
なる。この和は、有意の（Ｎ＋１）ビット数として次の
段に、直接、供給される。もし、このシステムがＮビッ
トを伝搬することができるならば、最終和は次のように
して容易に求めることができる。
【００３８】概念的に説明すると、変換処理は、符号ビ
ットとしてのＮ＋１ビットと、オーバーフロービットと
しての第Ｎ番目のビットを考慮することによって簡単化
される。この形式において、符号ビットにおける１値
は、正の値を表し、ゼロ値は負の値を表す。オフセット
２の補数加算において符号検出は、非常に単純である。
これに対して、２の補数加算においては、正しい符号を
決定するために符号ビットと２つのけた上げビット（う
ち１つは内部）とが必要とされる。また、オフセット２
の補数加算において、ビットＮは、オーバーフロービッ
トである。ここで、符号ビットとオーバーフロービット
とが等しい値のとき、オーバーフローが発生する。これ
を確認するには、２入力の排他的論理和ゲートだけがあ
ればよいので、非常に簡単である。（２の補数では、２
つのけた上げビット（うち１つは内部ビット）が必要と
される。）
【００３９】２つの数を加算するケースでは、この技術
の応用が、非常に簡単である。また、その価値は、最終
和を作成するときには見つけることができなく、最終和
を計算する能力の中で見つけることができる。
【００４０】なんらの外部条件による影響を受けないユ
ニットに対する数システムにおいては、オフセット２の
補数システムを直ちに適用することができる。しかしな
がら、２の補数を用いるユニットの残りの部分では、図
１に示す回路が、２の補数入出力を有する２入力加算器
として用いられる。
【００４１】図１において、符号Ａ0-3 は４ビットの加
数を表し、Ｂ0-3 は４ビットの被加数を表している。結
果は、４ビットの和（Ｓ0-3 ）と１ビットのけた上げ
（Ｃ0）によって作成される５ビットの数である。
【００４２】図１の４ビット加算器１２において、２つ
のインバータ１０，１１は、２の補数入力Ａ，Ｂをオフ
セット２の補数値に変換するためのものであり、それぞ
れ、ＭＳＢのＡ3 ，Ｂ3 を反転する。４ビット加算器１
２は、任意の既製市販の加算器である。けた上げ出力ビ
ット（Ｃ0 ）についてのインバータ１３はオフセット２
の補数和を２の補数にもどすための変換に用いられる。
【００４３】図１の構成（同じ加算器の前後における２
の補数変換）は、オフセット２の補数演算の利点が達成
できないので、実際上は、決して用いられることはな
い。しかしながら、オフセット２の補数に対する加算回
路の入門例として役に立つ。オフセット２の補数加算
は、２以上の数が一時に加算できるという点で最も有用
である。
【００４４】オフセット２の補数加算の利点は、２の補
数加算が各２の補数加数に対して２ N-1 のオフセットの
加算であり、このことは記憶しておく必要がある。この
オフセットは、符号付き数をそれらが全て正の数である
として扱えることにある。上述したオフセット２の補数
の加算規則は、２つのＮビット値の数の加算の場合にし
か適用することができないが、この規則は、２以上の数
を加算する場合にも拡張することができる（その際の上
記利点は、同じである。）。例えば、オフセット２の補
数空間において、３つの４ビット数を加算しようとする
ときに、それぞれの加数Ｘは、実質的には、Ｘ＋８にな
り、したがって、最終和は、和−（３×８）にしなけれ
ばならない。すなわち、最終和から２４を減算する必要
がある。実際上、この計算は、単純な計算である。６ビ
ットオフセット２の補数空間における負数２４は、「０
１０００」で表すことができ、結果に加算することはき
わめて簡単である。上述したように、全６ビットを取り
扱うことのできる論理回路がある場合には、上述のあら
ゆる和は単純に６ビットオフセット２の補数として計算
することができる。
【００４５】図１例に比較して、一層、実用的な構成の
１つを図２に示す。数Ｚが最終和を作成するために同時
に加算される。この処理は、広くＤＳＰのあらゆる応用
に拡張して用いることができる。例えば、デジタル有限
長インパルスレスポンスフィルタは、Ｚ（Ｎ）ビット値
の加算として得られ、数Ｚは、そのフィルタにおけるタ
ップの数を表している。図２において、２の補数加数で
ある各数Ｚは、インバータ１４を用いてＭＳＢが反転さ
れることでオフセット２の補数に変換され、変換された
オフセット２の補数は、累算器１５に供給される。加数
は、順次、累算器１５に供給される。最初の２つの加数
の和に３番目の加数が加算される。各逐次加数が、全て
の数が加算されるまで、その前の入力値による結果和に
加算される。オフセット２の補数処理ではそれぞれの加
数に対して２N-1 を加算してから、加数Ｚが加算され最
終和が作成される。したがって、最終和は、値（２N-1)
（Ｚ）を持っている。最終出力和を２の補数空間の数に
しようとする場合には、値（２N-1)（Ｚ）を減算するこ
とにより逆変換することができる。もし、Ｚが２次数で
ある場合には、２の補数空間への逆変換は、log2（Ｚ）
によってシフトされた２N-1 を単純に減算すればよい。
したがって、、もし数Ｚが２次数である場合には、２の
補数空間における累算器１５から出力される和のシフト
は、インバータ１６を用いることによって、和の補数ビ
ット｛〔Ｎ−１〕〔（log2（Ｚ))−１〕｝にすることが
できる。例えば、３２８ビット数（Ｚ＝３２，Ｎ＝８）
は、オフセット２の補数計算によって、同時に計算さ
れ、その最終和は次の値になる。
【００４６】 最終和＝和＋（３２)(２N-1)＝和＋（３２)(２7)＝和＋（３２)(１２８）
【００４７】最終的な正しい２の補数値を作成するため
の一方法は、上記結果から（３２)(１２８）＝４０９６
を減算すればよい。１２−ビットオフセット２の補数空
間で４０９６は、１１ビット目が１で他がゼロ値の数で
単純に表されるので、この減算は簡単である。
【００４８】図２の回路でオフセット２の補数を使用す
ることの利点は、通常の２の補数加算では必須である中
間和の計算とか中間けた上げの記憶とかを必要としない
ことにある。
【００４９】この発明の好適実施例は、Ｎビットの精度
でＭ個の２進数を加算することの可能な一群の高速加算
器を有する。なお、ＭとＮは任意の整数である。実際の
加算は、２つの段で行われる。
【００５０】第１段では、Ｍ個の加算の動作をより小さ
い数（好ましくは２個）の加算の動作に減少させる。こ
れを行うには、Ｎビットをｘビットのグループに分割す
る。Ｎ／ｘが整数であれば、Ｎ／ｘは、第１段加算器の
必要な数を表す。整数でなければ、（Ｎ／ｘ）＋１が第
１段加算器の必要数になる。それらの加算器は、それぞ
れ、Ｍ個のｘビットオフセット２の補数Ｍの加算を行う
ために必要とされる真理値表論理を含む結合論理回路で
ある。第１段の加算器としては、高速の再書き込み可能
読出専用メモリ（ＰＲＯＭ）を用いることができる。
【００５１】このＰＲＯＭの中に任意の結合真理値表を
プログラムすることができる。ＰＲＯＭは十分の数の入
力アドレス線を有している。この場合、それぞれのＰＲ
ＯＭの特性は次のように表される。 （Ｍ)(ｘ）＜（ＰＲＯＭのアドレス数） ここで、（Ｍ)(ｘ）は、特定のＰＲＯＭで加算できるビ
ット数を表している（すなわち、数Ｍは、それぞれビッ
ト長がｘである。）。
【００５２】例えば、４（Ｍ＝４）個の１５（Ｎ＝１
５）ビットの数を５つのＰＲＯＭで加算するためには、
各１５ビットの数が３ビットのグループに分解される
〔（１５／ｘ）＝５；ｘ＝３〕そこで、それぞれのＰＲ
ＯＭは、少なくとも（４)(３）＝１２のアドレス線が必
要とされる。これに基づく第１段の回路を図３に示す。
【００５３】図３において、４つの入力数Ａ，Ｂ，Ｃ，
Ｄのそれぞれは、連続位の５つの３ビットグループ毎に
分割されている。４入力の同位３ビットグループが対応
するＰＲＯＭ中で同時に加算されることで、５ビットの
中間和（３ビットの和と２ビットのけた上げ）がそのＰ
ＲＯＭの出力側に得られる。このようにして、５つのＰ
ＲＯＭでは、その出力側に、５つの３ビットグループの
連続位に対応する５つの中間和が得られる。
【００５４】図３例における各ＰＲＯＭ２５〜２９は、
３ビット和２０〜２４と２ビットのけた上げ３０〜３４
を作成する。一般に、Ｍ個のｘビットの数を同時に加算
した場合には、ｘビットの和と（log2Ｍ）ビットのけた
上げが発生する。
【００５５】加算器の第２段では、あるＰＲＯＭから出
力されたけた上げビットを次の連続ＰＲＯＭからの和に
加算して単一の結果を作成しなければならない。あるＰ
ＲＯＭから出力されたけた上げのＬＳＢは、次のＰＲＯ
Ｍから出力される和のＬＳＢの位と同じであるので、適
当な位取りが第２段で行われる。この方法によれば、第
２段における個々のビット位置において同時に加算され
るビットは多くとも２ビットである。
【００５６】この実施例において、入力は、符号付き値
としてフォーマットされ、３つの有効ビットと１６の小
数部ビットを有している。加算器の出力は、１６ビット
の符号なし数で、２つの有効ビットと１４の小数部ビッ
トを有している。一般に、特定の丸め位に対する小数部
丸めは、丸め位よりも１少ない位のビットに１を加算す
ることによって行え、丸め位よりも下位の位の全てのビ
ットが切り捨てられる。例えば、図３に示した第１段の
入力Ａ，Ｂ，Ｃ，Ｄでは、２ビット以上の小数部を有
し、第３番目のＬＳＢに対する丸めが、第１段のＰＲＯ
Ｍ２５における和２０の次低位有効ビットに１を加算す
ることによって行われ、第２段へ和２０の２つのＬＳＢ
が供給されることはない。
【００５７】第１段の機能は、２つの数の加算になるよ
うに第２段の負担を軽減することにあり、下記の関係式
に表される特性を有する。
【００５８】（log2Ｍ）＜ｘ
【００５９】言い換えれば、けた上げビットの数は、そ
の和の中のビット数以下にしなければならない。本発明
の教えによれば、２以上の少ない組の加算におけるこの
問題は当業者により容易に克服される。
【００６０】第２段の機能は、これらの中間和とけた上
げとを同時に加算して最終和を作成することにある。こ
の機能は、図４に示す５ビットの加算器用集積回路を使
用することによって達成できる。
【００６１】図４には平易な構成で５ビットの加算器が
描かれているが、５ビットの加算器は一般には既製のも
のはない。しかしながら、本発明による技術を用いるこ
とにより、当業者は容易に、図４に示す回路を、既製の
４ビット加算器を用いて構成することができる。
【００６２】図４は、本発明の加算器を実行する回路の
実施例を示している。この回路は、３つの段に分けるこ
とができる。第１段は、４個のＰＲＯＭ４０〜４３を有
している。ＬＳＢ用のＰＲＯＭ４０、その次に最も低い
位（以下、次低位という）のグループ用のＰＲＯＭ４
１、次に最も高い位（以下、次高位という）のグループ
用のＰＲＯＭ４１及びＭＳＢ用のＰＲＯＭ４３である。
４個のＰＲＯＭ４０〜４３は、それぞれ、３個の入力２
進数Ｘ，Ｙ，Ｚのそれぞれからの入力連続同位の５ビッ
トグループに対応している。４個のＰＲＯＭ４０〜４３
のそれぞれは、５ビット和と２ビットのけた上げを有
し、４個の中間和を作成する。結果としての最終和を丸
めるために、１がＬＳＢ用ＰＲＯＭ４０の次低位ビット
位置に加算され、そして、ＬＳＢ用ＰＲＯＭ４０の２つ
のＬＳＢ出力は捨てられる。
【００６３】図５〜図９は、第１段用のＰＲＯＭ４０〜
４３（図４参照）の結合論理とプログラムを定義するた
めに用いられるＣプログラム言語で書かれたコードを示
している。図５、図６は、ＭＳＢ用ＰＲＯＭ４３に対す
るＣコードを有している。次低位グループ用のＰＲＯＭ
４１の論理は、次高位グループ用のＰＲＯＭ４２の論理
と同一である。図７、図８は、第１段のＰＲＯＭ４１〜
４２のプログラムに用いられる結合論理を定義するため
のコードを有している。図９はＬＳＢ用のＰＲＯＭ４０
の結合論理を定義するために用いられるＣコードを有し
ている。
【００６４】以下、参考のために図５と図６、図７と図
８及び図９のＣコードプログラム中のコメント欄（／＊
と＊／で囲まれた欄）の翻訳を載せる。
【００６５】（図５と図６の翻訳） ／＊注意：これはＭＳＢ用ＰＲＯＭであり、丸めビット
は加算しない、各加数のＭＳＢは反転する。＊／ ／＊以下の情報は、ＰＲＯＭプログラマに必要なフォー
マットで、１６進ファイルを書くために使用される＊／ ／＊これは実際のプログラムの開始点である。＊／ ／＊１６進ファイルを開いてアドレスを０にセットす
る。これはＰＲＯＭプログラマ用である。＊／ ／＊これはプログラムをデバックするときのファイルで
ある。＊／ ／＊このＰＲＯＭでは使用されない。＊／ ／＊これは実際の値が計算される所である。ＰＲＯＭ内
のアドレスは下記のように決められている。アドレス０
−４＝緑データ；アドレス５−９＝青データ；アドレス
１０−１４＝赤データである。全ての入力が０であると
き、和とけた上げ＝０である。これは第１ＰＲＯＭ配置
（アドレス０）に対応する。ＰＲＯＭのアドレス１と赤
と青データ線の何もない０と緑データ線の１に対応す
る。ＰＲＯＭのアドレス３１（２進数 000 0000 0001
1111）は緑データ線の３１及び赤または青に何もないを
表す。アドレス３２（２進数 000 0000 0010 0000）は
緑データ線０、青データ線１及び赤データ線０に対応す
る。Ｃコードは次の異なる３ループを有している。その
値は、和においてオフセット２の補数計算を行うように
修正されている。これは、各加算のＭＳＢを反転すると
いうことを要求する。これは入力法（ｍｏｄｕｌｏ３
２）に１６を加算することによって行える。例えば、赤
入力値が５（00101)であるときオフセット２の補数は５
＋１６＝２１（10101)になる。もし、赤入力が１９（10
011)であるときには実際の加算は１９＋１６＝３５法
（ｍｏｄｕｌｏ）３２＝３（00011)になる。＊／ ／＊このループは先頭の５ビット（赤）を表す。＊／ ／＊中間の５ビット（青）に対するループ＊／ ／＊下位５ビット（緑）に対するループ＊／ ／＊このコードの残りの部分はＰＲＯＭプログラマに対
するデータのフォーマットのためだけ使用される。＊／ ／＊デバック専用＊／ ／＊１６進の記録とその送出を作成する。＊／ ／＊１６進ファイルの書き込み終了でクローズされる。
＊／ ／＊０番に戻る。＊／
【００６６】（図７と図８の翻訳） ／＊注意：これは中間ビット（他の重要ビット）用ＰＲ
ＯＭであり、丸めビットは加算しない、各加算のＭＳＢ
は反転する。＊／ ／＊以下の情報は、ＰＲＯＭプログラマに必要なフォー
マットで１６進ファイルを書くために使用される＊／ ／＊これは実際のプログラムの開始点である。＊／ ／＊１６進ファイルを開いてアドレスを０にセットす
る。これはＰＲＯＭプログラマ用である。＊／ ／＊これはプログラムをデバックするときのファイルで
ある。＊／ ／＊このＰＲＯＭでは使用されない。＊／ ／＊これは実際の値が計算される所である。ＰＲＯＭ内
のアドレスは下記のように決められている。アドレス０
−４＝緑データ；アドレス５−９＝青データ；アドレス
１０−１４＝赤データである。全ての入力が０であると
き、和とけた上げ＝０である。これは第１ＰＲＯＭ配置
（アドレス０）に対応する。ＰＲＯＭのアドレス１は赤
と青データ線の何もない０と緑データ線の１に対応す
る。ＰＲＯＭのアドレス３１（２進数 000 0000 0001
1111) は緑データ線の３１及び赤または青に何もないを
表す。アドレス３２（２進数 000 0000 0010 0000）は
緑データ線０、青データ線１及び赤データ線０に対応す
る。Ｃコードは次の異なる３ループを有している。＊／ ／＊このループは先頭の５ビット（赤）を表す。＊／ ／＊中間の５ビット（青）に対するループ＊／ ／＊下位５ビット（緑）に対するループ＊／ ／＊このコードの残りの部分はＰＲＯＭプログラマに対
するデータのフォーマットのためにだけ使用される。＊
／ ／＊デバック専用＊／ ／＊１６進の記録とその送出を作成する。＊／ ／＊１６進ファイルの書き込み終了でクローズさせる。
＊／ ／＊０番に戻る。＊／
【００６７】（図９の翻訳） ／＊注意：これはＬＳＢ用ＰＲＯＭであり、丸めビット
が加算される。＊／ ／＊以下の情報は、ＰＲＯＭプログラマに必要なフォー
マットで、１６進ファイルを書くために使用される＊／ ／＊これは実際のプログラムの開始点である。＊／ ／＊１６進ファイルを開いてアドレスを０にセットす
る。これはＰＲＯＭプログラマ用である。＊／ ／＊これはプログラムをデバックするときのファイルで
ある。＊／ ／＊これは１６ビットの結果を丸めるために用いられ
る。＊／ ／＊これは実際の値が計算される所である。ＰＲＯＭ内
のアドレスは下記のように決められている。アドレス０
−４＝緑データ；アドレス５−９＝青データ；アドレス
１０−１４＝赤データである。全ての入力が０であると
き、和とけた上げ＝０である。これは第１ＰＲＯＭ配置
（アドレス０）に対応する。ＰＲＯＭのアドレス１は赤
と青データ線の何もない０と緑データ線の１に対応す
る。ＰＲＯＭのアドレス３１（２進数 000 0000 0001
1111）は緑データ線の３１及び赤または青に何もないを
表す。アドレス３２（２進数 000 0000 0010 0000）は
緑データ線０、青データ線１及び赤データ線０に対応す
る。Ｃコードは次の異なる３ループを有している。＊／ ／＊このループは先頭の５ビット（赤）を表す。＊／ ／＊中間の５ビット（青）に対するループ＊／
【００６８】以上が図５〜図９のＣコードプログラム中
のコメント欄の説明である。
【００６９】上述したように、本発明の加算器の重要な
特徴は、オフセット２の補数計算を用いることである。
任意の２の補数加算器の出力を正しく計算するためにけ
た上げ入力符号ビットが分からなければならない。２つ
以上の数を加算するときに、この問題は複雑になる。け
た上げ入力符号ビットが１ビット以上になるからであ
る。ＰＲＯＭの中に発生するけた上げ入力符号ビット
は、第１段のＰＲＯＭ群で発生するけた上げであるの
で、第２段に対しては必要ではない。オフセット２の補
数を用いることの最も大きい利点は、和を計算するため
に要求されるあらゆる情報が、和それ自信の中に存在す
るということである。これが、ＭＳＢ用ＰＲＯＭからの
外部符号に対しての必要性を不要にし、第２段の論理の
複雑さを緩和する。
【００７０】第２段は、３ビットレジスタ３５、３個の
５ビット加算器３６〜３８及びＰＡＬ（プログラマブル
ロジック アレイ）ＩＣ３９を有している。プログラ
マブルロアレイロジックとプログラマブルロジックアレ
イ（ＰＬＡｓ）は、２つの基本的な種類のプログラマブ
ルロジックであってこの技術は周知でありよく利用され
ている。これらは、多くのゲートを有する集積回路であ
り、所望の論理機能を作成するために内部接続をＲＯＭ
のようにプログラムすることができる。ＰＡＬは、ＰＲ
ＯＭがプログラムされるという方法と同じようにプログ
ラムできる。なお、本発明では、第２段と第３段につい
てＰＡＬを使用しているが、当業者は第２段と第３段に
おいては、ＲＯＭまたはＰＬＡを使用することもでき
る。また、クリッピングが必要でないなら、第３段は不
要であり、単純な加算器集積回路を第２段で使用するこ
とができる。以下に説明するように、第２段のＰＡＬＩ
Ｃ３９は、第２段の出力が第３段によってクリップされ
るかどうかということを決定するための結合論理に用い
られてる。
【００７１】捨てられた２つのＬＳＢの後に残された中
間和であるＬＳＢ用ＰＲＯＭ４０の３個のＭＳＢ中間和
ビットは、第３段で使用される最終形式になっている。
第１段の出力は、けた上げビットがないので、それらに
加算器されるＬＳＢ用ＰＲＯＭ４０中間和のうち、３個
のＭＳＢ中間和ビットの任意のものと同位である。した
がって、ＬＳＢ用ＰＲＯＭ４０の中間和ビットのうち３
個のＭＳＢ中間和は、第３段でそれらが必要になるまで
第２段の３ビットレジスタ３５に記憶される。
【００７２】第１段のＰＲＯＭ４０〜４２の２ビットの
けた上げと第１段のＰＲＯＭ４１〜４３の中間和は、第
２段の３個の５ビット加算器３６〜３８に結合される。
５ビットの加算器３６〜３８の機能は、図１に示した既
製の４ビット加算器とは、４ビットの代わりに５ビット
を加算する点において異なる。５ビットの加算器３６〜
３８のそれぞれは、５ビットの第１段の中間和Ｂ0-4 と
ともに２ビットのけた上げＡ3-4 を結合して、５ビット
の和（Ａ＋Ｂ）と１ビットのけた上げを作成する。
【００７３】５ビットの加算器３６〜３８は、低位ビッ
トの加算器３６、中間ビットの加算器３７及び高位ビッ
トの加算器３８を有している。低位ビットの加算器３６
は、ＬＳＢ用ＰＲＯＭ４０からの２ビットのけた上げと
次低位グループ用ＰＲＯＭ４１からの５ビットの中間和
を結合する。ＬＳＢ用ＰＲＯＭ４０の２つのけた上げビ
ットは、次低位グループ用ＰＲＯＭ４１における２つの
ＬＳＢの位の大きさに対応している。この場合、ＬＳＢ
用ＰＲＯＭ４０中間和の２つのけた上げビットは、次低
位グループ用ＰＲＯＭ４１中間和の５個のＬＳＢと低位
ビット加算器３６で結合され、３ビットレジスタ３５に
保持されている値の位のすぐ上の位の最終和の５つのＬ
ＳＢを作成する。また、低位ビットの加算器３６から
は、けた上げ出力ビットが出力される。低位ビット加算
器３６からのけた上げ出力ビットは、次低位グループ用
ＰＲＯＭ４１の中間和の２つのＭＳＢ（けた上げビッ
ト）と次高位グループ用ＰＲＯＭ４２の中間和の５つの
ＬＳＢとともに、中間ビット加算器３７に入力される。
中間ビットの加算器３７は、これらから、最終和の次位
の５ビットとけた上げを作成する。
【００７４】同様に、中間位の加算器３７のけた上げ出
力ビットは、次高位グループ用ＰＲＯＭ４２の中間和の
２ビットのＭＳＢとＭＳＢ用ＰＲＯＭ４３の中間和の５
ビットのＬＳＢとともに高位ビットの加算器３８に入力
される。加算器３８は、最終和の次位の５ビットとけた
上げを作成する。
【００７５】最後に、高位ビットの加算器３８のけた上
げ出力ビットが、ＭＳＢ用ＰＲＯＭ４３の中間和の４ビ
ットのＭＳＢとともに第２段のＰＡＬ３９に入力され
る。第２段のＰＡＬ３９は、第３段に供給される２つの
クリッピングイネーブル信号（ゼロ５７とオーバーフロ
ー５８）を作成する。
【００７６】第２段のＰＡＬ３９は、最終和を計算する
ために４ビットのＭＳＢを使用する。３つの２０ビット
の数を加算したので、その和には、（３)(２20-1）＝
（３)(２19）の余分な値が含まれている。先頭の４ビッ
ト（ＭＳＢ）に注目すると、これが値「０１１０」に対
応していることが分かる。したがって、これよりも小さ
な値（例えば、「０１０１」「０１００」）を有する任
意の和は、負の数である。上記４ビットのＭＳＢの和
が、「１０１０」以上であるとき２19ビットよりも大き
く、オーバーフロー状態になっている。
【００７７】第３段は、ＬＳＢ用第３段クリッピングＰ
ＡＬ５１とＭＳＢ用第３段クリッピングＰＡＬ５２とを
有している。ＬＳＢ用第３段クリッピングＰＡＬ５１
は、入力として、最終和の８ビットのＬＳＢと、ゼロ５
７とオーバーフロー５８のクリッピングイネーブル信号
とを持っている。同様に、ＭＳＢ用第３段クリッピング
ＰＡＬ５２は、入力として、最終和の８ビットのＭＳＢ
と、ゼロ５７とオーバーフロー５８のクリッピングイネ
ーブル信号とを持っている。
【００７８】ゼロ５７とオーバーフロー５８のクリッピ
ングイネーブル信号のどちらも成立していない場合に
は、ＬＳＢ用第３段クリッピングＰＡＬ５１は、出力と
して最終和の８ビットのＬＳＢを出力し、一方、ＭＳＢ
用第３段クリッピングＰＡＬ５２は、出力として最終和
の８ビットのＭＳＢを出力して、１６ビットの最終和が
作成される。
【００７９】ゼロ５７のクリッピングイネーブル信号が
成立している場合、ＰＡＬ５１とＰＡＬ５２は、結合出
力として、ゼロに設定された１６ビットの最終和を供給
する。オーバーフロー５８のクリッピングイネーブル信
号が成立している場合、ＰＡＬ５１とＰＡＬ５２は、所
定の上限値に設定された１６ビットの最終和を供給す
る。
【００８０】上記設計は、パイプライン型であるので、
３つの段のそれぞれが記憶される。クロック信号は、ピ
クセルクロック５５によって供給される。
【００８１】図４の回路は、本発明の好適実施例の目的
を達成する。図１０は、本発明の他の実施例を示してい
る。図１０例では、第２段の加算処理が５ビットの加算
器に代替してＰＡＬを用いて行われている。図１０例に
おいて、第２段の回路接続が図４例の第１段と第３段に
対する回路接続に対して異なっている。
【００８２】図１０は、本発明の加算処理を実行する他
の好適実施例の回路構成を示している。この回路は、３
つの段に分割されている。第１段は、４個のＰＲＯＭ４
０〜４３を有している。それらは、ＬＳＢ用ＰＲＯＭ４
２、次低位グループ用ＰＲＯＭ４１、次高位グループ用
ＰＲＯＭ４２及びＭＳＢ用ＰＲＯＭ４３である。４個の
ＰＲＯＭ４０〜４３は、それぞれ、入力として、３つの
２進入力数Ｘ，Ｙ，Ｚの連続同位５ビットグループを持
っている。４個のＰＲＯＭ４０〜４３は、出力として、
ＰＲＯＭ１個当たり、５ビット和と２ビットけた上がり
を持ち、４個の中間和を作成する。結果として生じる最
終和を丸めるために、１がＬＳＢ用ＰＲＯＭ４０中の次
低位のビットの位置に加算され、ＬＳＢ用ＰＲＯＭ４０
の２個のＬＳＢは捨てられる。
【００８３】ＬＳＢ用ＰＲＯＭ４０の中間和のうち捨て
られた２ビットのＬＳＢ以外の残りの中間和は、第２段
の４個のＰＡＬ４６〜４９に結合される。これらの４個
のＰＡＬ４６〜４９は、ＬＳＢ用第２段のＰＡＬ４６、
次低位グループ用第２段のＰＡＬ４７、次高位のグルー
プ用第２段のＰＡＬ４８及びＭＳＢ用第２段のＰＡＬ４
９である。ＬＳＢ用ＰＲＯＭ４０の２つのけた上げビッ
トは、次低位のグループ用ＰＲＯＭ４１の２ビットのＬ
ＳＢの位の大きさに対応している。
【００８４】この場合、ＬＳＢ用ＰＲＯＭ４０の中間和
のうち７ビットのＭＳＢは、ＬＳＢ用第２段のＰＡＬ４
６で、次低位のグループのＰＲＯＭ４１の４ビットのＬ
ＳＢと結合される。ＬＳＢ用第２段のＰＡＬ４６は、最
終和としての７ビットのＬＳＢとけた上がり出力ビット
とを作成する。
【００８５】ＬＳＢ用第２段のＰＡＬ４６からのけた上
げ出力ビットは、次低位のグループ用ＰＲＯＭ４１の中
間和の３ビットのＭＳＢと、次高位のグループ用ＰＲＯ
Ｍ４２の中間和の２つのＬＳＢとともに、次低位のグル
ープ用第２段のＰＡＬ４７に供給される。ＰＡＬ４７
は、これらに基づいて、最終和の次位の３ビットとけた
上げビットとを作成する。
【００８６】同様に、次低位のグループ用第２段のＰＡ
Ｌ４７からのけた上げ出力ビットは、次高位のグループ
用ＰＲＯＭ４２の中間和からの次高位の４ビットと、Ｍ
ＳＢ用ＰＲＯＭ４３の中間和からのＬＳＢとともに、次
高位グループ用第２段のＰＡＬ４８に供給される。ＰＡ
Ｌ４８は、これらに基づいて、最終和の次位の４ビット
とけた上げビットとを作成する。最後に、次高位グルー
プ用第２段のＰＡＬ４８からのけた上げ出力ビットは、
次高位グループ用ＰＲＯＭ４２の中間和のＭＳＢと、Ｍ
ＳＢ用ＰＲＯＭ４３の中間和の６ビットＭＳＢととも
に、ＭＳＢ用第２段のＰＡＬ４９に供給される。ＰＡＬ
４９は、これらに基づいて、最終和のうち２ビットのＭ
ＳＢを作成する。また、ＭＳＢ用第２段のＰＡＬ４９
は、２つのクリッピングイネーブル信号（ゼロ５７とオ
ーバーフロー５８）を出力し、第３段に供給する。第２
段のＰＡＬ４６〜４９における論理の分割の選択は、Ｐ
ＡＬ内で有効な積形式の数の機能である。
【００８７】第３段は、ＬＳＢ用第３段クリッピングＰ
ＡＬ５１とＭＳＢ用第３段クリッピングＰＡＬ５２とを
有している。ＬＳＢ用第３段クリッピングＰＡＬ５１
は、入力として、最終和の８ビットＬＳＢと、ゼロ５７
とオーバフロー５８とのクリッピングイネーブル信号を
もっている。同様に、ＭＳＢ用第３段クリッピングＰＡ
Ｌ５２は、入力として、最終和の８ビットＭＳＢと、ゼ
ロ５７とオーバーフロー５８とのクリッピング信号をも
っている。
【００８８】ゼロ５７またはオーバーフロー５８のクリ
ッピング信号がいずれも成立していかった場合には、Ｌ
ＳＢ用第３段クリッピングＰＡＬ５１は、出力として、
最終和の８ビットのＬＳＢを出力し、ＭＳＢ用第３段ク
リッピングＰＡＬ５２は、出力として最終和の８ビット
のＭＳＢを出力するので、合わせて１６ビットの最終和
が作成される。ゼロ５７のクリッピング信号が成立して
いる場合、クリッピングＰＡＬ５１とＰＡＬ５２は、ゼ
ロに設定された１６ビットの最終和を結合出力として出
力する。オーバーフロー５８のクリッピングイネーブル
信号が成立している場合には、クリッピングＰＡＬ５１
とＰＡＬ５２は、予め設定された上限値に設定された１
６ビット最終和を結合出力として出力する。
【００８９】この設計は、パイプラインになっているの
で、３つの段のそれぞれが記憶される。
【００９０】図１１は、図１０に示した本発明の加算器
を用いた加算動作の視覚的な表現を表している。図１１
から分かるように、加算は、分割された３段の動作によ
り行われる。各段は、ピクセルクロック５５によって記
録される。Ｘ19-0，Ｙ19-0，Ｚ19-0は、３個の２０ビッ
トの加数である。第１段では、４個のＰＲＯＭ４０〜４
３（図１０参照）が、３個の５ビットの数を加算して、
５ビットの和と２ビットのけた上げを作成する。３個の
加数である５ビットのＬＳＢ（Ｘ0-4,Ｙ0-4,Ｚ 0-4)の加
算が、ＬＳＢ用ＰＲＯＭ４０（図１０）で実行され、そ
れがブロック６０（図１１参照）に示されている。その
結果は５ビットの和Ｐ0-4 と２ビットのけた上げＣ0-1
である。
【００９１】同様に次の２組の５ビットＬＳＢ（Ｘ5-9,
Ｙ5-9,Ｚ5-9)と（Ｘ10-14,Ｙ10-14,Ｚ10-14)の加算が、
次低位のグループ用第２段のＰＡＬ４７（図１０参照）
と次高位のグループ用第２段のＰＡＬ４８（図１０参
照）で実行され、それが論理ブロック６１，６２（図１
１参照）に示されている。そして、それらの結果である
５ビット和Ｐ5-9 とＰ10-14 と２ビットのけた上げＣ
2-3 とＣ4-5 とがそれぞれ得られる。最後に、３個の５
ビットの加数ＭＳＢ（Ｘ15-19,Ｙ15-19,Ｚ15-19)の加算
が、ＭＳＢ用ＰＲＯＭ４３（図１０参照）実行され、そ
れがブロック６３（図１１参照）に示され、それらの結
果である５ビット和Ｐ15-19 と２ビットのけた上げＣ
6-7 が得られる。
【００９２】所定の丸め位を有する丸めビット位置に１
が加算される。本発明の最良モードとしては、ブロック
６０（図１１参照）に示されているように、最終１６ビ
ットの不完全な結果を丸めるために、１が第２ビット
（ＬＳＢ用ＰＲＯＭ４０（図１０参照））に加算され
る。丸めは、ＬＳＢ用ＰＲＯＭ４０（図１０参照）の出
力である２個のＬＳＢ（Ｐ0-1)（ブロック６５（図１１
参照））を切り捨てることによって達成される。
【００９３】第２段では、各ＰＲＯＭ４０〜４３（図１
０）から出力された７ビットが（４個の第２段ＰＡＬ４
６〜４９（図４参照））で同時に加算され１６ビット結
果Ｓ 0-15が作成される。これが、ブロック６６〜６９
（図９）にそれぞれ示されている。
【００９４】ＭＳＢ用ＰＡＬ４９（図１０参照）は、最
終和の高位グループの連続位（すなわち先頭４ビットＰ
18-19,Ｃ6-7)に含まれている情報を検証することによっ
てその結果が受け入れられるかどうか、ゼロより小さい
か閾値を超えたかということが決定される。出力が制限
範囲内にない場合には、ゼロ５７又はオーバーフロー５
８のクリッピングイネーブル信号が出力段（第３段）に
送られる。そして、結果Ｓ0-15が、ブロック７１，７２
（図１１参照）にそれぞれ示されているＬＳＢ用第３段
クリッピングＰＡＬ５１（図１０参照）とＭＳＢ用第３
段クリッピングＰＡＬ５２（図１０参照）によって、前
（ゼロ５７）のケースでは全てゼロにクリッピングさ
れ、後（オーバーフロー５８）のケースでは全て１にク
リッピングされる。
【００９５】なお、本発明は、上記の実施例に限定され
ることなく、本発明の要旨に基づいて当業者が、容易に
種々の変形を行うことができる。
【００９６】
【発明の効果】本発明によれば、２以上の多ビットの数
を加算することを可能にする超高速加算器が得られる。
【００９７】また、本発明によれば、加算結果を最も値
の近い整数に丸めることができ、かつ、範囲外の和をそ
の値に最も近い範囲の境界にある数にクリップすること
ができる。
【００９８】さらに、本発明によれば、最小数の集積回
路で、その加算器のデバッグと支援とが簡単になる超高
速多ビット加算器が得られる。
【図面の簡単な説明】
【図１】既製の４ビット加算器用集積回路を用いたオフ
セット２の補数加算器を示すブロック図である。
【図２】累算器回路を用いた数個の数を加算するオフセ
ット２の補数加算器を示すブロック図である。
【図３】４個の１５ビットの数を加算する代表的な第１
段の回路図である。
【図４】３個の５ビット加算器を用いて３個の２０ビッ
トの数を加算する３段構成の回路図である。
【図５】ＭＳＢ用第１段のＰＲＯＭをプログラムするた
めに用いられるＣコードを有する線図である。
【図６】ＭＳＢ用第１段のＰＲＯＭをプログラムするた
めに用いられるＣコードを有する線図である。
【図７】中間有効ビット用第１段のＰＲＯＭをプログラ
ムするために用いられるＣコードを有する線図である。
【図８】中間有効ビット用第１段のＰＲＯＭをプログラ
ムするために用いられるＣコードを有する線図である。
【図９】ＬＳＢ用第１段のＰＲＯＭをプログラムするた
めに用いられるＣコードを有する線図である。
【図１０】本発明の３入力２０ビット加算器の回路の他
の実施例の構成を示す線図である。
【図１１】図１０例の３入力２０ビット加算器の動作説
明に供される線図である。
【符号の説明】
３５ レジスタ ３６〜３９ 加算器 ３９，５１，５２ ＰＡＬ ４０〜４３ ＰＲＯＭ ５５ ピクセルクロック ５７ ゼロ ５８ オーバーフロー
───────────────────────────────────────────────────── フロントページの続き (72)発明者 パトリス キャピタント アメリカ合衆国 カリフォルニア州 94024 ロスアルトス，クエスタドライブ 305

Claims (38)

    【特許請求の範囲】
  1. 【請求項１】 Ｍ個のＮビット入力数の出力和を作成す
    る回路（ただし、ＭとＮは２以上の整数、上記Ｍ個のＮ
    ビット入力数のそれぞれはＮ入力ビット信号線として表
    され、入力ビット信号線のそれぞれの電圧レベルがゼロ
    値または１値で表され、上記Ｍ個のＮビット信号線のそ
    れぞれは、位の大きさが上がっていくように構成されて
    いる。）であって、 上記回路は、入力加数Ｍを加算するための複数の第１段
    Ｘビット加算器副回路及び加数と被加数とを加算するた
    めの第２段Ｋビット加算器副回路を有し、 上記第１段Ｘビット加算器副回路はＹ個（ただしＹは正
    の整数で、その値はＮを所定の整数値Ｘで割った商に等
    しく、Ｘは、小さくとも２を底とする対数Ｍの値を有し
    ている。）であり、上記第１段Ｘビット加算器副回路の
    それぞれは、Ｎビット入力数のそれぞれのＸ連続位入力
    信号ビット線に接続され、他の第１段Ｘビットの加算器
    副回路のそれぞれとは位において異なる入力数Ｍのそれ
    ぞれのＸ同位ビットグループを加算し、第１段和ビット
    信号Ｘと第１段けた上げビット信号Ｚ（ただしＺは、小
    さくとも２を底とする対数Ｍに等しい最も小さい正整数
    である。）とを出力するものであり、 上記第２段Ｋビット加算器副回路（ただしＫは、小さく
    とも｛（Ｎ＋Ｚ）−Ｘ｝に等しい正整数である。）は、
    入力としてＫビット加算信号とＫビット被加算信号とを
    有し、出力としてＫビット最終和信号を有し、該出力信
    号は、Ｍ個のＮビット入力数の出力和のＫ個の最上位ビ
    ットを表し、上記Ｋビット加算器は、Ｍ個のＮビット入
    力数の最下位同位ビットグループを加算するＸビット加
    算器を除いて、複数のＸビット加算器のそれぞれのＸビ
    ット加算器に接続され、Ｋビット加算信号のうち下位
    （（Ｙ−１）Ｘ）ビットを第１段和ビット信号によって
    作成し、Ｋビット被加数信号のうち（（Ｙ−１）Ｚ）ビ
    ットを第１段のけた上げビット信号（第１段けた上げビ
    ット信号のそれぞれは、その第１段けた上げ信号に関係
    付けられた位に対応するビット位置においてＫビット被
    加数信号に入力される。）によって作成するものであ
    り、 上記Ｍ個のＮビット入力数のＮ＋Ｚビット出力和は、Ｘ
    ビット加算器のうちＸビット第１段和ビット信号を有
    し、上記Ｘビット加算器は上記Ｍ個のＮビット入力数の
    うち下位Ｘビットグループと上記第２段Ｋビット加算器
    副回路のＫビット最終和信号とを加算することを特徴と
    する多ビット入力加算回路。
  2. 【請求項２】 上記Ｍ個のＮビット入力数のそれぞれ
    が、オフセット２の補数であり、上記出力和がオフセッ
    ト２の補数である請求項１記載の多ビット入力加算回
    路。
  3. 【請求項３】 上記第２段Ｋビット加算器が上記Ｋビッ
    ト最終和信号の最上位ビットを反転する手段を有し、上
    記出力和を２の補数にしたことを特徴とする請求項２記
    載の多ビット入力加算回路。
  4. 【請求項４】 上記Ｍ個のＮビット入力数のそれぞれが
    ２の補数であり、上記Ｍ個のＮビット入力数の最上位同
    位ビットグループを加算する上記Ｘビット加算器が、上
    記Ｍ個のＮビット入力数をオフセット２の補数に変換す
    るために、上記Ｍ個のＮビット入力数のうち最上位ビッ
    トを反転させる手段を有し、上記出力和をオフセット２
    の補数にしたことを特徴とする請求項１記載の多ビット
    入力加算回路。
  5. 【請求項５】 上記第２段Ｋビット加算器が上記Ｋビッ
    ト最終和信号のうち最上位ビットを反転する手段を有
    し、上記出力和を２の補数にしたことを特徴とする請求
    項４記載の多ビット入力加算回路。
  6. 【請求項６】 上記第２段Ｋビット加算器はＣ個のＢビ
    ット加算器（ただし、ＣとＢは整数で、ＣとＢの積はＫ
    であり、該Ｂビット加算器のそれぞれは、入力としてＫ
    ビット加数信号のうちのＢ個の同位ビットとＫビット被
    加数信号のＢビットと１ビット入力けた上げ信号とを有
    し、出力としてＫビット最終和信号のＢビット和信号と
    １ビット出力けた上げ信号とを有する。）を有し、Ｂ個
    の最上位ビット和信号に対するＫビット加算器を除い
    て、次高位Ｂビット和信号のＢビット加算器に接続し、
    個々のＫビット加算器の１ビット入力けた上げビット信
    号をＢ個の最上位ビット和信号に対するＫビット加算器
    を除いて、次高位Ｂビット加算信号のＢビット加算器の
    １ビット出力けた上げ信号としたことを特徴とする請求
    項１記載の多ビット入力加算回路。
  7. 【請求項７】 上記全ての加算器副回路が読み出し専用
    メモリ集積回路であることを特徴とする請求項１記載の
    多ビット入力加算回路。
  8. 【請求項８】 上記全ての加算器副回路が再書き込み可
    能な読み出し専用メモリ集積回路であることを特徴とす
    る請求項７記載の多ビット入力加算回路。
  9. 【請求項９】 上記ＸとＹの積はＮより大きく、ＨとＮ
    の加算がＸとＹとの積に等しい、上記Ｍ個のＮビット入
    力数の最上位ビットを加算する第１段Ｘビット加算器
    は、入力としてＭ個のＮビット入力数のＨ個の最上位ビ
    ットを有し、上記Ｍ個のＮビット入力数のうち上記Ｈ個
    の最上位ビットを加算し、第１段上位Ｈビット和信号Ｈ
    と第１段けた上げ上位Ｚビット信号とを出力し、Ｈ個第
    １段Ｈ個最上位ビット和ビット信号とＺ個の最上位ビッ
    ト第１段けた上げビット信号を出力し、上記最上位Ｈビ
    ット第１段加算器は第２段Ｋビット加算器に接続される
    ことを特徴とする請求項１記載の多ビット入力加算回
    路。
  10. 【請求項１０】 Ｍ個のＮビット入力数のそれぞれは小
    数部を有し、上記第１段Ｘビット加算器副回路は、所定
    の丸め位の直下位のビットを加算し、また、所定の丸め
    位の直下位のビットに１を加算し、さらに、所定の丸め
    位より低位の出力和は無視し、最終和は、所定の丸め位
    に丸めるようにしたことを特徴とする請求項１記載の多
    ビット入力加算回路。
  11. 【請求項１１】 最低位第１段ビット加算器のＸビット
    第１段和ビット信号と第２段Ｋビット加算器副回路のＫ
    ビット最終和信号とに結合されるゼロクリッピング手段
    を有し、このゼロクリッピング手段は、入力として出力
    和を有し、出力としてゼロにクリップされた出力和を有
    し、かつ最終和の最上位ビットが値１であるとき出力和
    をゼロにクリップすることを特徴とする請求項１記載の
    多ビット入力加算回路。
  12. 【請求項１２】 最低位第１段ビット加算器副回路のＸ
    ビット第１段和ビット信号と第２段Ｋビット加算器副回
    路のＫビット最終和信号とに結合されるオーバーフロー
    クリッピング手段を有し、このオーバーフロークリッピ
    ング手段は入力として入力和を有し、出力としてオーバ
    ーフロークリップされた出力和を有し、かつ最終和が所
    定の閾値を超えたときオーバーフロークリップ出力和を
    所定の閾値にすることを特徴とする請求項１記載の多ビ
    ット入力加算回路。
  13. 【請求項１３】 Ｍ個のＮビット入力数の出力和を作成
    する回路（ただし、ＭとＮは２以上の整数、上記Ｍ個の
    Ｎビット入力数のそれぞれはＮ入力ビット信号線として
    表され、入力ビット信号線のそれぞれの電圧レベルがゼ
    ロ値または１値で表され、上記Ｍ個のＮビット信号線の
    それぞれは、位の大きさが上がっていくように構成され
    ている。）であって、 上記回路は、入力加数Ｍを加算するための複数の第１段
    Ｘビット加算器副回路及び加数と被加数とを加算するた
    めの第２段Ｋビット加算器副回路と複数組のＺ個のけた
    上げビット信号線と複数組のＸ個の第１段和ビット信号
    線を有し、 上記第１段Ｘビット加算器副回路はＹ個（ただし、Ｙは
    正の整数で、その値はＮを所定の整数値Ｘで割った商に
    等しく、Ｘは、小さくとも２を底とする対数Ｍの値を有
    している。）であり、上記第１段Ｘビット加算器副回路
    のそれぞれは、Ｎビット入力数のそれぞれのＸ連続位入
    力信号ビット線に接続され、他の第１段Ｘビットの加算
    器副回路のそれぞれとは位において異なる入力数Ｍのそ
    れぞれのＸ同位ビットグループを加算し、第１段和ビッ
    ト信号Ｘと第１段けた上げビット信号Ｚ（ただし、Ｚ
    は、小さくとも２を底とする対数Ｍに等しい最も小さい
    正整数である。）とを出力するものであり、 上記第２段Ｋビット加算器副回路（ただしＫは、小さく
    とも｛（Ｎ＋Ｚ）−Ｘ｝に等しい正整数である。）は、
    入力としてＫビット加算信号とＫビット被加算信号とを
    有し、出力としてＫビット最終和信号を有し、該出力信
    号は、Ｍ個のＮビット入力数の出力和のＫ個の最上位ビ
    ットを表し、上記Ｋビット加算器は、Ｍ個のＮビット入
    力数の最下位同位ビットグループを加算するＸビット加
    算器を除いて、複数のＸビット加算器のそれぞれのＸビ
    ット加算器に接続され、Ｋビット加算信号のうち下位
    （（Ｙ−１）Ｘ）ビットを第１段和ビット信号によって
    作成し、Ｋビット被加数信号のうち（（Ｙ−１）Ｚ）ビ
    ットを第１段のけた上げビット信号（この第１段けた上
    げビット信号のそれぞれは、その第１段けた上げ信号に
    関係付けられた位に対応するビット位置においてＫビッ
    ト被加数に入力される。）によって作成するものであ
    り、 上記複数組のＺ個のけた上げビット信号線（ただし、組
    の数はＹである。）の各組は、上記第１段加算器副回路
    の一つを第２段Ｋビット加算器副回路に接続し、そのけ
    た上げビット信号線を、上記Ｚ個のけた上げビット信号
    線の各組のそれぞれが、個々の第１段加算器の第１段け
    た上げビット信号を第２段Ｋビット加算器のＫビット被
    加数信号に供給するように配置されるものであり、 上記複数組のＸ個の第１段和ビット信号線（ただし、組
    の数はＤ個であり、ＤはＹより１だけ少ない数に等し
    い。）の組のそれぞれは、Ｄ個の高位第１段加算器副回
    路の一つを第２段Ｋビット加算器副回路に接続し、Ｘ個
    の第１段和ビット信号線の組のそれぞれが個々の第１段
    加算器の第１段和ビット信号を上記第２段Ｋビット加算
    器のＫビット被加数信号に供給するように配置されるも
    のであり、 上記Ｍ個のＮビット入力数のＮ＋Ｚビット出力和は、Ｘ
    ビット加算器の第１段和ビット信号Ｘ（ただし、このＸ
    ビット加算器はＭ個のＮビット入力数のうち下位Ｘビッ
    トグループと上記第２段Ｋビット加算器副回路のＫビッ
    ト最終和信号とを加算する。）を有することを特徴とす
    る多ビット入力加算回路。
  14. 【請求項１４】 上記Ｍ個のＮビット入力数のそれぞれ
    が、オフセット２の補数であり、上記出力和がオフセッ
    ト２の補数である請求項１３記載の多ビット入力加算回
    路。
  15. 【請求項１５】 上記第２段Ｋビット加算器が上記Ｋビ
    ット最終和信号の最上位ビットを反転する手段を有し、
    上記出力和を２の補数にしたことを特徴とする請求項１
    ４記載の多ビット入力加算回路。
  16. 【請求項１６】 上記Ｍ個のＮビット入力数のそれぞれ
    が２の補数であり、上記Ｍ個のＮビット入力数の最上位
    同位ビットグループを加算する上記Ｘビット加算器が、
    上記Ｍ個のＮビット入力数をオフセット２の補数に変換
    するために、Ｍ個のＮビット入力数のうち最上位ビット
    を反転させる手段を有し、上記出力和をオフセット２の
    補数にしたことを特徴とする請求項１３記載の多ビット
    入力加算回路。
  17. 【請求項１７】 上記第２段Ｋビット加算器が上記Ｋビ
    ット最終和信号のうち最上位ビットを反転する手段を有
    し、上記出力和を２の補数にしたことを特徴とする請求
    項１６記載の多ビット入力加算回路。
  18. 【請求項１８】 上記第２段Ｋビット加算器は、複数の
    Ｂビット加算器｛（ただし、数はＣ個であり、ＣとＢは
    整数であり、ＣとＢの積はＫであり、入力としてＫビッ
    ト加数信号のうちのＢ個の同位ビットとＫビット被加数
    信号のＢビットと１ビット入力けた上げ信号とを有し、
    出力として、Ｋビット最終和信号のうちＢビット和信号
    と１ビット出力けた上げ信号とを有する。｝を有し、上
    記Ｋビット加算器のそれぞれは、Ｂ個の最上位ビット和
    信号に対するＫビット加算器を除いて、次高位Ｂビット
    和信号のＢビット加算器に接続され、個々のＫビット加
    算器の１ビット入力けた上げビット信号を、Ｂ個の最上
    位ビット和信号に対するＫビット加算器を除いて、次高
    位Ｂビット加算信号のＢビット加算器の１ビット出力け
    た上げ信号にすることを特徴とする請求項１３記載の多
    ビット入力加算回路。
  19. 【請求項１９】 上記全ての加算器副回路が読み出し専
    用メモリ集積回路であることを特徴とする請求項１３記
    載の多ビット入力加算回路。
  20. 【請求項２０】 上記全ての加算器副回路が再書き込み
    可能な読み出し専用メモリ集積回路であることを特徴と
    する請求項１９記載の多ビット入力加算回路。
  21. 【請求項２１】 上記ＸとＹの積はＮより大きく、Ｈと
    Ｎの加算がＸとＹとの積に等しいものであり、 上記Ｍ個のＮビット入力数の最上位ビットを加算する第
    １段Ｘビット加算器は、入力としてＭ個のＮビット入力
    数のＨ個の最上位ビットを有し、Ｍ個のＮビット入力数
    のうち上記Ｈ個の最上位ビットを加算し、第１段上位Ｈ
    ビット和信号Ｈと第１段けた上げ上位Ｚビット信号とを
    出力し、Ｈ個第１段Ｈ個最上位ビット和ビット信号とＺ
    個の最上位ビット第１段たけ上げビット信号を出力し、
    第２段Ｋビット加算器に接続されることを特徴とする請
    求項１３記載の多ビット入力加算回路。
  22. 【請求項２２】 Ｍ個のＮビット入力数のそれぞれは小
    数部を有し、上記第１段Ｘビット加算器副回路は、所定
    の丸め位の直下位のビットを加算し、また、所定の丸め
    位の直下位のビットに１を加算し、さらに、所定の丸め
    位より低位の出力和は無視し、最終和は、所定の丸め位
    に丸めるようにしたことを特徴とする請求項１３記載の
    多ビット入力加算回路。
  23. 【請求項２３】 最低位第１段ビット加算器のＸビット
    第１段和ビット信号と第２段Ｋビット加算器副回路のＫ
    ビット最終和信号とに結合されるゼロクリッピング手段
    を有し、このゼロクリッピング手段は、入力として出力
    和を有し、出力としてゼロにクリップされた出力和を有
    し、かつ最終和の最上位ビットが１値であるとき出力和
    をゼロにクリップすることを特徴とする請求項１３記載
    の多ビット入力加算回路。
  24. 【請求項２４】 最低位第１段ビット加算器副回路のＸ
    ビット第１段和ビット信号と第２段Ｋビット加算器副回
    路のＫビット最終和信号とに結合されるオーバーフロー
    クリッピング手段を有し、このオーバーフロークリッピ
    ング手段は入力として入力和を有し、出力としてオーバ
    ーフロークリップされた出力和を有し、かつ最終和が所
    定の閾値を超えたときオーバーフロークリップ出力和を
    所定の閾値にすることを特徴とする請求項１３記載の多
    ビット入力加算回路。
  25. 【請求項２５】 Ｍ個のＮビット入力数の出力和を作成
    する回路（ただし、ＭとＮは、２以上の整数、上記Ｍ個
    のＮビット入力数のそれぞれはＮ入力ビット信号として
    順次Ｎ入力ビット信号線に供給され、このＮ入力ビット
    信号線は入力ビット信号線のそれぞれにおける電圧レベ
    ルがオフセット２の補数２進数ビットのゼロ値または１
    値で表され、上記Ｍ個のＮビット信号線のそれぞれは、
    位の大きさが上がっていくように構成されている。）で
    あって、 上記回路は、Ｎ＋Ｚビット累算器副回路とＮ＋Ｚビット
    中間和信号復帰線と演算手段を有し、 上記Ｎ＋Ｚビット累算器副回路（ただしＺは小さくとも
    ２を底とする対数Ｍに等しい最小正整数である。）は、
    入力としてＮビット加数とＮ＋Ｚビット被加数とを有
    し、出力としてＮ＋Ｚビット中間和信号を有し、かつＮ
    ビット加数を供給するＮ入力信号ビット線に接続される
    ものであり、 上記Ｎ＋Ｚビット中間和信号復帰線は、Ｎ＋Ｚビット中
    間和信号をＮ＋Ｚビット累算器のＮ＋Ｚビット加数に供
    給するものであり、 上記減算手段は、上記Ｎ＋Ｚビット累算器副回路のＮ＋
    Ｚビット中間和信号に接続され、入力としてＮ＋Ｚビッ
    ト累算器副回路のＮ＋Ｚビット中間和信号を有し、出力
    としてＮ＋Ｚビット最終和を有し、負数Ｍ（２Ｎ−１）
    のＮ＋Ｚビットオフセット２の補数表現をＮ＋Ｚビット
    中間和信号に加算して、Ｎ＋Ｚビット中間和をＭ個のＮ
    ビット入力数の出力和の２の補数表現に変換し、さら
    に、Ｎビット入力数をＮ＋Ｚビット中間和に加算するこ
    とを特徴とする多ビット入力加算回路。
  26. 【請求項２６】 上記減算手段が中間和信号の｛（Ｎ−
    １）＋（（ｌｏｇ2(Ｍ））−１）｝ビット信号を反転す
    る（ただし、Ｍは正整数の２の累乗である。）ものであ
    ることを特徴とする請求項２５記載の多ビット入力加算
    回路。
  27. 【請求項２７】 Ｍ個のＮビット入力数の出力和を作成
    する方法（ただし、ＭとＮは、２以上の整数、上記Ｍ個
    のＮビット入力数のそれぞれはＮ入力ビット信号線とし
    て表され、入力ビット信号線のそれぞれの電圧レベルが
    ゼロ値または１値で表される、上記Ｍ個のＮビット信号
    線のそれぞれは、位の大きさが上がっていくように構成
    されている。）であって、 上記方法は、第１〜第３の過程を有し、 上記第１の過程は、Ｍ個のＮビット入力数のそれぞれの
    Ｎ入力ビット信号線のそれぞれをＸ連続位入力信号ビッ
    ト線のＹ区分グループに分ける（ただし、Ｘは所定整数
    値で小さくとも底を２とする対数Ｍの値を有し、ＹはＮ
    をＸで割った商である。）ものであり、 上記第２の過程は、Ｍ個のＮビット入力数のそれぞれに
    対する連続位入力信号ビット線のＸのグループの１つ
    を、Ｍ入力加数を加算するための複数の第１段Ｘビット
    加算器副回路のうち１つのＸビット加算器に供給する過
    程であり、Ｙ個の第１段Ｘビット加算器副回路のそれぞ
    れは、Ｎビット入力数のそれぞれのＸ連続位入力信号ビ
    ット線に接続し、他の第１段Ｘビットの加算器副回路の
    それぞれとは位において異なるＭ個入力数のそれぞれの
    Ｘ同位ビットグループを加算し、第１段和ビット信号Ｘ
    と第１段けた上げビット信号Ｚ（ただし、Ｚは、小さく
    とも２を底とする対数Ｍに等しい最小正整数である。）
    を出力するものであり、 上記第３の過程は、Ｍ個のＮビット入力数の最下位同位
    ビットグループを加算するＸビット加算器以外の複数の
    第１段Ｘビット加算器の第１段けた上げビット信号と第
    １段和ビット信号とを第２段Ｋビット加算器副回路（た
    だし、該第２段Ｋビット加算器副回路は、加数と被加数
    とを加算するものであり、Ｋは、小さくとも｛（Ｎ＋
    Ｚ）−Ｘ｝に等しい正整数であり、入力としてＫビット
    加数信号とＫビット被加算信号とを有し、出力としてＫ
    ビット最終和信号を有し、該出力信号は、Ｍ個のＮビッ
    ト入力数の出力和のＫ個の最上位ビットを表し、複数の
    Ｘビット加算器のそれぞれのＸビット加算器にＭ個のＮ
    ビット入力数の最下位ビット同位ビットグループを加算
    するＸビット加算器を除いて接続され、Ｋビット加算信
    号のうち下位（（Ｙ−１）Ｘ）ビットは第１段和ビット
    信号とし作成され、Ｋビット被加数信号のうち（（Ｙ−
    １）Ｚ）ビットは第１段のけた上げビット信号にされ、
    第１段けた上げビット信号のそれぞれは、その第１段け
    た上げ信号に関係付けられた位に対応するビット位置に
    おいてＫビット加数に入力される。）に供給する過程で
    あり、 Ｍ個のＮビット入力数のＮ＋Ｚビット出力和は、Ｘビッ
    ト加算器（ただし、このＸビット加算器はＭ個のＮビッ
    ト入力数のうち下位Ｘビットグループと上記第２段Ｋビ
    ット加算器副回路のＫビット最終和信号とを加算す
    る。）のＸ個の第１段和ビット信号Ｘを有することを特
    徴とする多ビット入力加算方法。
  28. 【請求項２８】 上記Ｍ個のＮビット入力数のそれぞれ
    が、オフセット２の補数であり、上記出力和がオフセッ
    ト２の補数である請求項２７記載の多ビット入力加算方
    法。
  29. 【請求項２９】 上記Ｋビット最終和信号の最上位ビッ
    トを反転する過程を有し、出力和が２の補数にされたこ
    とを特徴とする請求項２８記載の多ビット入力加算方
    法。
  30. 【請求項３０】 上記Ｍ個のＮビット入力数のそれぞれ
    が２の補数であり、それらをＸビット加算器（ただし、
    このＸビット加算器は、Ｍ個のＮビット入力数の最上位
    同位ビットグループを加算してオフセット２の補数に変
    換するものである。）に供給する前にＭ個のＮビット入
    力数の最上位ビットを反転する過程を有し、上記出力和
    をオフセット２の補数としたことを特徴とする請求項２
    ７記載の多ビット入力加算方法。
  31. 【請求項３１】 上記Ｋビット最終和信号のうち最上位
    ビットを反転する過程を有し、上記出力和を２の補数に
    したことを特徴とする請求項３０記載の多ビット入力加
    算方法。
  32. 【請求項３２】 上記第２段Ｋビット加算器（ただし、
    Ｃ個のＢビット加算器有し、ＣとＢは整数であり、Ｃと
    Ｂの積はＫであり、入力としてＫビット加算信号のうち
    のＢ同位ビットとＫビット被加算信号のＢビットと１ビ
    ット入力けた上げ信号とを有し、出力としてＫビット最
    終和信号のうちＢビット和信号と１ビット出力けた上げ
    信号とを有するものである。）は、最上位ビット和信号
    Ｂに対するＫビット加算器を除いて次高位Ｂビット和信
    号のＢビット加算器に接続され、個々のＫビット加算器
    の１ビット入力けた上げビット信号を最上位ビット和信
    号Ｂに対するＫビット加算器を除いて、次高位Ｂビット
    加算信号のＢビット加算器の１ビット出力けた上げ信号
    にしたことを特徴とする請求項２７記載の多ビット入力
    加算方法。
  33. 【請求項３３】 上記全ての加算器副回路が読み出し専
    用メモリ集積回路であることを特徴とする請求項２７記
    載の多ビット入力加算方法。
  34. 【請求項３４】 上記全ての加算器副回路が再書き込み
    可能な読み出し専用メモリ集積回路であることを特徴と
    する請求項３３記載の多ビット入力加算方法。
  35. 【請求項３５】 上記ＸとＹの積はＮより大きく、Ｈと
    Ｎの加算がＸとＹとの積に等しいものであり、上記Ｍ個
    のＮビット入力数の最上位ビットを加算する第１段Ｘビ
    ット加算器は、入力としてＭ個のＮビット入力数のＨ個
    の最上位ビットを有し、これらを加算し、Ｈ個の第１段
    Ｈ個最上位ビット和信号とＺ個の最上位ビット第１段け
    た上げ信号とを出力し、上記最上位Ｈビット第１段加算
    器は第２段Ｋビット加算器に接続されることを特徴とす
    る請求項２７記載の多ビット入力加算方法。
  36. 【請求項３６】 上記Ｍ個のＮビット入力数のそれぞれ
    は小数部を有し、 さらに、第１段Ｘビット加算器副回路（この第１段Ｘビ
    ット加算器副回路は、所定の丸め位の直下位のビット
    を、上記所定の丸め位の直下位の上記ビットに加算する
    ものである）に１を加算する加算過程を有し、 さらに、上記所定の丸め位より低位の全ての出力和を無
    視する無視手段を有し、最終和が、所定の丸め位に丸め
    られたことを特徴とする請求項２７記載の多ビット入力
    加算方法。
  37. 【請求項３７】 上記最終和の最上位ビットがゼロクリ
    ッピング手段内に１値を有しているときに上記出力和を
    ゼロに設定する過程を有し、 上記ゼロクリッピング手段は、最低位第１ビット加算器
    用のＸビット第１段和ビット信号と第２段Ｋビット加算
    器副回路のＫビット最終和信号とを結合し、入力として
    出力和を有し、出力としてゼロにクリップされた出力和
    を有し、最終和の最上位ビットが１値であるときゼロク
    リップ出力和をゼロにすることを特徴とする請求項２７
    記載の多ビット入力加算方法。
  38. 【請求項３８】 上記出力和が所定の閾値を超えたとき
    に、その出力和をオーバーフロークリッピング手段内の
    所定の閾値に設定する過程を有し、 上記オーバーフロークリッピング手段は、最低位第１ビ
    ット加算器副回路のＸビット第１段和ビット信号と第２
    段Ｋビット加算器副回路のＫビット最終和信号とを結合
    し、入力として出力和を有し、出力としてオーバーフロ
    ークリップされた出力和を有し、最終和が所定の閾値を
    超えていたときオーバーフロークリップ出力和を所定の
    閾値にすることを特徴とする請求項２７記載の多ビット
    入力加算方法。
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