JPH0391832A

JPH0391832A - 加算回路

Info

Publication number: JPH0391832A
Application number: JP1229662A
Authority: JP
Inventors: Mitsuharu Oki; 光晴大木
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1989-09-05
Filing date: 1989-09-05
Publication date: 1991-04-17
Also published as: EP0416869A3; US5134579A; DE69032755D1; KR910006838A; EP0416869A2; EP0416869B1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、２進数を加算する加算回路に関する。

〔発明の概要〕

本発明は２進数を加算する加算回路において、それら２
進数を所定ビットずつに分けて加算する複数の加算器と
、これら複数の加算器の加算結果からそれら所定ビット
の上のビットへの桁上げデータを計算する桁上げ計算器
と、それら複数の加算器の加算結果にそれら桁上げデー
タをそれら所定ビット内で加算する桁上げ補正器とを設
けたことにより、回路規模をそれほど大型化することな
くより高速に計算ができるようにしたものである。

〔従来の技術〕

ｎビット（ｎは２以上の整数）の２進数（ａ，１・・・
ａ　，　ａ　ｏ）及び（ｂ．−ｔ””ｂｕｂｏ）を加算
して（ｎ＋１）ビットの２進数（Ｃｎ””Ｃｏｃｏ）を
求める加算回路として最も一般的な回路は、１個の半加
算器と（ｎ−１）個の全加算器とより構戒される。第６
図はそのｎ−１６の例を示し、この第６図において、（
１）は半加算器、（２）は夫々全加算器である。この一
般的な回路においては最小桁（ＬＳＢ）の半加算器の桁
上げデータが最大桁（ＭＳＢ）の全加算器まで次第に伝
播して始めて正確な結果が得られるため、１個の全加算
器の演算時間をｔとすると、ｎビットの２進数の加算に
要する全演算時間Ｔ１はＴ１ξｎｔ　　　　・・・・・・　（１）となる。従っ
て、ｎが大きくなると用途によっては演算時間がかかる
すぎることがある。

その加算をより高速に行うために、第７図に示す如きキ
ャリーセレクトアダ一方式の加算回路が提案された。こ
の第７図（ｎ＝１６の例）において、（３＾）〜（３Ｄ
）は夫々桁上げデータのみを予め高速に計算するために
縦続接続された４ビットの桁上げ先見回路（Ｃａｒｒｙ
・Ｌｏｏｋ　Ａｈｅａｄ回路）　、（４Ａ）　〜（４Ｄ
）は夫々下位ビットからの桁上げデータを“′０゛とみ
なして加算を行う４ビットの加算器、（５Ｂ）〜（５Ｄ
）は夫々下位ビットからの桁上げデータを“１　＋＋と
みなして加算を行う４ビットの加算器、（６Ｂ）〜（６
Ｄ）は夫々スイッチ回路としてのマルチプレクサ回路で
ある。

この場合、加算器（４Ａ）で２つの２進数のＯ〜３ビッ
ト目の２進数（ａ３・・・・一ａ。及びｂ３・・・・ｂ
ｏ）の加算が行なわれ、加算器（４Ｂ）では３ビット以
下からの桁上げデータを“Ｏ′゛とみなして４〜７ビッ
ト目の２進数（ａ’ｔ・・・・ａ４及びｂ７・・・・ｂ
．）の加算が行なわれ、加算器（５Ｂ）では３ビット以
下からの桁上げデータを“１　”となみして４〜７ビッ
ト目の２進数の加算が行なわれる。そして、桁上げ先見
回路（３Ａ）からの桁上げデータが“′Ｏ゛又は“′１
゛゜であるのに対応して、マルチブレクサ〈６Ｂ）を用
いて夫々加算器（４Ｂ）又は（５Ｂ）の加算結果を選択
することにより、４〜７ビット目の加算結果（ｃ，・・
・・ｃ４）が正確に求められる。同様にして、８〜１５
ビット目の加算結果（ｃ１，・・・・ｃｏ）が正確に求
められ、１６ビット目の値ＣＩ６は最上位の桁上げ先見
回路（３Ｄ）の桁上げデータとして求められる。

従って、第７図例で２進数の加算に要する全演算時間は
４ビットの加算器（４Ｂ）又は（５Ｂ）の演算時間と略
等しくなる。一般的にキャリーセレクトアダ一方式の加
算回路では、ｌ個の桁上げ先見回路（３Ａ）　，　（３
Ｂ）等の演算時間を１個の１ビットの全加算器と同じｔ
として、ｋ個の桁上げ先見回路を使用するとすれば、ｎ
　（＝ｋｍ，ｍは整数）ビットの２進数の加算に要する
全演算時間Ｔ２は、Ｔ２：ｋｔ（ｋ≧ｍの場合）　　・
−・（２Ａ）又は、Ｔ．：ｍｔ　（ｋｐｍの場合）　　・−・−（２Ｂ）と
なり、一般的な加算回路の場合（弐（１））に比べて演
算がｍ倍〜ｋ倍速く実効できる。

尚、そのキャリーセレクトアダ一方式の加算回路中の例
えば加算回路（４Ｄ〉及び（５Ｄ）並びにマルチプレク
サ（６Ｄ）より成る回路を回路ブロック（７Ｄ）とする
と、電子情報通信学会技術報告（ＩＣＤ）　．　ｖｏ　
ｌ　．８９　Ｎｏ．４　ＰＰ．３７　〜４４にはその回
路ブロック（７Ｄ）を第８図に示す如く変形した加算回
路が提案されている。この第８図においては、第７図の
４ビントの２進数同士の加算器（５０）が４ビットの２
進数に１を加算する加算回路（８Ｄ）に置換えられてお
り、この加算回路（８Ｄ）が加算器（４Ｄ）の出力ボー
トとマルチプレクサ（６Ｄ）の一方の入力ポートとの間
に配されている。この場合は、加算器（８Ｄ）での演算
時間が付加されるため、全演算時間Ｔ３はＴ！＃ｋｔ（
ｋ≧２ｍの場合）　　・・−・（３Ａ）又は、Ｔ　：ｌ　＃　２　ｍ　ｔ　（　ｋ　＜　２　ｍの場合
）　・・−（３Ｂ）となる。

〔発明が解決しようとする課題］上述の如くキャリーセレクトアダ一方式の加算回路は演
算速度を高速化できるが、マルチプレクサ（６Ｂ）〜（
６Ｄ）が付加されているため回路規模が大型化する不都
合があった。

また、第８図例の回路ブロックを使用した場合には、本
来のキャリーセレクトアダ一方式に比べて演算速度は略
２倍に悪化するが、加算回路（５Ｄ）が加算回路（８Ｄ
）に置換わる分だけ回路規模は小さくなる。しかしなが
ら、それでもマルチプレクサ（６Ｂ）〜（６Ｄ）が依然
として必要であるため、まだ回路規模が大きい不都合が
あった。

本発明は斯かる点に鑑み、−ｉ的な加算回路に比べて演
算時間が高速化できると共にキャリーセレクトアダ一方
式（第８図例も含む）の加算回路に比べて回路規模が小
型化できる加算回路を提案することを目的とする。

？課題を解決するための手段〕本発明による加算回路は、例えば第１図に示す如く、２
進数（　ａ　Ｉ５・・・・ａ　Ｏ）及び（ｂ＋ｓ・”・
ｂｏ）を加算する加算回路において、それら２進数を所
定ビットずつ（例えば４ビットずつ）に分けて加算する
複数の加算器（９Ａ）〜（９Ｄ）と、これら複数の加算
器（９Ａ）〜（９Ｄ）の加算結果からそれら所定ビット
の上のビットへの桁上げデータｅ８＋ｅ＋２＋ｅｌ６を
計算する桁上げ計算器（１３Ｂ）　，　（１３Ｃ）　．
　（１３０）と、それら複数の加算器（９Ｂ）　，　（
９Ｃ）　，　（９Ｄ）の加算結果にそれら桁上げデータ
ａｌｌ＋ｅｌ■＋ｅｌ＆をその所定ビット内で加算する
（即ち、所定ビットを超える桁上げデータを無視する）
桁上げ補正器（１２Ｂ）　，　（１２Ｃ）（１２０）と
を設けたものである。

〔作用〕

斯かる本発明によれば、２進数の加算に要する全演算時
間は例えば第１図例の場合には、１個の加算器（例えば
（９Ｂ）　）の演算時間と３個の桁上げ計算器（１３Ｂ
）〜（１３０）の演算時間との和にほぼ一致する。そし
て、桁上げ計算器（１３Ｂ）〜（１３０）／）夫々の演
算時間は１ビットの全加算器の演算時間と同じ程度であ
る。従って、従来の一般的な加算回路の演算時間（４個
の加算器（９Ａ）〜（９Ｄ）の夫々の演算時間の総和に
ほぼ一致する）に比べて演算時間が短縮される。

更に、マルチブレクサは必要ないためキャリーセレクト
アダ一方弐の加算回路に比べて回路規模が小型化されて
ｌいる。

〔実施例〕

以下、本発明による加算回路の一実施例につき第１図〜
第４図を参照して説明しよう。本例は２つの１６ビット
の２進数（ａ１，・・・・ａｏ）及び（ｂ１，・・・・
ｂ０）を加算して１７ビットの２進数（ＣＩ６ＣＩＳ・
・・・ｃｏ）を得る加算回路に本発明を適用したもので
ある。

第１図は本例の加算回路を示し、この第１図において、
（９Ａ）〜（９Ｄ）は夫々２つの４ビットの２進数を加
算する４ビットの加算器である。それら２つの１６ビッ
トの２進数を４ビットずつに分けて、下位の４ビットの
２進数（ａ３・・・・ａｏ）及び（ｂａ・・・・ｂｏ）
を加算器（９Ａ）で加算し、その次の４ビットの２進数
（ａｔ・・・・ａ４）及び（ｂｔ・・・・ｂ４）を加算
器（９Ｂ）で加算し、その次の４ビットの２進数（　ａ
ｌｌ””ａｌｌ）及び（ｂ＋＋・＝ｂｓ）を加算器（９
Ｃ）で加算し、上位の４ビットの２進数（ａｌｓ・・・
・ａ１２）及び（ｂ＋ｓ・・”ｂ＋ｚ）を加算器（９Ｄ
）で加算する。その下位の加算器（９Ａ）の桁上げデー
タを除く４ビットの加算結果がそのまま最終的に得られ
る加算結果の下位４ビット（ｃ，・・・・ｃｏ）となり
、加算器（９Ａ）〜（９Ｄ）の夫々の桁上げ出力端子Ｃ
Ａからは桁上げデータｅ４＋ｅＢ＊ｅｌＺ＋ｅ＋ｂが出
力される。

加算器（９＾）の桁上げデータｅ，及び加算器（９Ｂ）
の４ビットの加算結果（ｄ．・・・・ｄ４）を夫々５人
カアンド回路（ＩＯＢ）の入力端子に供給し、このアン
ド回路（１０Ｂ）の出力データ及び加算器（９Ｂ）の桁
？げデータｅ８を夫々オア回路（ＩＩＢ）の入力端子に
供給する。このオア回路（ＩＩＢ）の出力データである
正確な８ビット目への桁上げデータＥｓ（後述）及び加
算器（９Ｃ）の４ビットの加算結果（ｄｚ・・・・ｄｌ
ｌ〉を夫々５人カアンド回路（ＩＯｃ）の入力端子に供
給し、このアンド回路（ＩＯＣ）の出力データ及び加算
器＜ｑｃ＞　ｎ桁上げデータｅ１■を夫々オア回路（Ｉ
ＩＣ）の人力端子に供給する。このオア回路（ＩＩＣ）
の出力データである正確な１２ビット目への桁上げデー
タＥｌ及び加算器（９Ｄ）の４ビットの加算結果（ｄ，
，・・・・ｄ１■）を夫々５人カアンド回路（１００）
の入力端子に供給し、このアンド回路（１００）の出力
データ及び加算器（９Ｄ）の桁上げデータｅ４を夫々オ
ア回路（１１０）の入力端子に供給する如くなす。

このオア回路（ＬＩＤ）の出力データＥ　１６がそのま
ま最終的な加算結果の｛６ビット目の値ＣＩ６となる。

従って、回路群（（ＩＯＢ），（ＩＩＢ）），　（（Ｉ
ＯＣ），（ＩＩＣ））及び（（ＩＯＣ）　，　（１１０
））は夫々桁上げ計算器（１３Ｂ）　，　（１３ｃ）及
び（１３０）とみなすことができる。

（１２Ｂ）〜（１２０）は夫々４ビットの２進数にｌビ
？トの２進数を加算して４ビットの２進数を得る加算器
（以下，「Ａ４ブロック」と称する。）を示し、これら
Ａ４ブロック（１２Ｂ）〜（１２０）は４ビット目への
桁上げデータの計算は行なわない。Ａ４ブロック（１２
Ｂ）は加算器（９Ｂ）の加算結．果（ａ’＋・・・・ｄ
．）に桁上げデータｅ４を加算し、Ａ４ブロック（１２
Ｃ）は加算器（９Ｃ）の加算結果（ｄ＋＋・・・・ａＳ
）に正確な桁上げデータＥ８を加算し、Ａ４ブロック（
１２０）は加算器（９Ｄ）の加算結果（ｄｌｓ・・・・
ｄＩ２■）に正確な桁上げデータＥＩ２を加算し、これ
らＡ４ブロック　（１２Ｂ）〜（１２０）の１２ビット
の加算結果がそのまま最柊的に得られる加算結果の１２
ビット分の値（Ｃ，，・・・・Ｃ４）となる。

第２図はＡ４ブロック（１２Ｂ）の一例を示し、この第
２図において、　（１４４）〜（１４０）は夫々半加算
器であり、中間の加算結果ｄ４及び桁上げデータｅ４を
夫々半加算器（１４Ａ）の異なる入力端子に供給し、半
加算器（１４Ｂ）〜（１４０）の夫々の一方の入力端子
には中間の加算結果ｄ５〜ｄ，を供給し、半加算器（１
４Ｂ）　，　（１４Ｃ）　．　（１４０）の夫々の他方
の人力端子には半加算器（１４Ａ）　．　（１４Ｂ）　
，　（１４Ｇ）の桁上げデータを供給する如くなす。そ
れら半加算器（１４＾）〜（１４０）の加算結果が最終
的な加算結果（ｃ，・・・・Ｃ４）となる。

１個の全加算器の演算時間をｔとすると、第２図例のＡ
４ブロック（１２８）にて正確な値が求まるまでの全演
算時間は略４ｔである。

第３図はＡ４ブロック（１２Ｂ）の他の例を示し、この
第３図において、（１５Ａ）〜（１５０’）は夫々排他
的オア回路，　（１６）は２人カアンド回路，　（１７
）は３人カアンド回路，　（１８）は４人カアンド回路
であり、中間の加算結果ｄ４及び桁上げデータｅ４を夫
々排他的オア回路（１５Ａ）の異なる入力端子，アンド
回路（１６）の異なる入力端子，アンド回路（１７）の
異なる入力端子及びアンド回路（１８）の異なる入力端
子に供給する。また、アンド回路（１６）の出力データ
を排他的オア回路（１５Ｂ）の一方の入力端子に供給し
、中間の加算結果ｄ，をその排他的オア回路（１５Ｂ）
の他方の入力端子、アンド回路（１７）の第３の入力端
子及びアンド回路（ｌｇ）の第３の人力端子に供給し、
アンド回路（１７）の出力データを排他的オア回路（１
５Ｃ）の一方の入力端子に供給し、中間の加算結果ｄ６
を排他的オア回路（１５Ｇ）の他方の入力端子及びアン
ド回路（１８）の第４の入力端子に供給し、このアンド
回路（１８）の出力データ及び中間の加算結果ｄ７を夫
々排他的オア回路（１５Ｄ）の異なる入力端子に供給す
る。これら排他的オア回路（１５Ａ）〜（１５０）の出
力データが最終的な加算結果（ｃｔ・・・・Ｃ４）とな
る。

第３図例で４ビットの２進数（Ｃ’ｌ・・・・Ｃ４）に
１ビットの数ｅ４の加算を行えることについて詳細に説
明するに、値Ｃ，が“１゜゛となるのは（ｄ４ｅａ）＝
（１．０）又は（　ｄ　ａ，　ｅ　ａ）　＝　（０，１
）の場合だけである。従って、排他的オア回路（１５Ａ
）の出力データが正確に値ｃ４となる。また、０ビット
から１ビット目への桁上げデータをｆ，とすると、ｆ，
がＩ１　１　１１となるのは（　ａ　４１　ｅ　４）　
＝　（１＋１）の場合のみであり、値Ｃ，が“１゛とな
るのは（ａｓ．ｒ１〉＝（１．０）又は（　ｄ　Ｓ＋　
ｆ　Ｉ）＝　（０．１）　（７）場合タケテアる。従っ
て、排他的オア回路（１５Ｂ）の出力データが正確に値
Ｃ５となる。同様に、２ビット目への桁上げデータをｆ
２として、３ビット目への桁上げデータをｆ３とすると
、ｆ２が“゜１゛となるのは（ａｓ＋　ｄｌ＋　ｅｎ）
＝（１，１．１）の場合だけであり、『３がＩＩ　Ｉ　
Ｉ１となるのは（ｄｓ＋ｄｓ＋ｄｎ＋ｅ４）一（１．１
，１．１）の場合だけである。従って、排他的オア回路
（１５Ｃ）及び（１５０）の出力データが夫々正確に値
Ｃ６及びＣ，となる。

この第３図例は加算を一種のテーブル化によって行う回
路であり、これによれば全演算時間がｌ個の全加算器の
演算時間程度に短縮される利益がある。

上述の如く本例では各Ａ４ブロック（１２Ｂ）　，　（
１２ｃ）及び（１２０）では夫々８ビット目，１２ビッ
ト目及び工６ビット目への桁上げデータの計算は行わな
いが、これらの桁上げデータは夫々桁上げ計算器（１３
Ｂ）（１３Ｃ）及び（１３０）で行われている。先ず８
ビット目への正確な桁上げデータＥ８が桁上げ計算器（
１３Ｂ）によって求められることを説明する。この桁上
げデータＥ８が“Ｉ　Ｉ＋となるのは、４ビット？加算
器（９Ｂ）の桁上げデータｅ８が“１゜゛の場を又は下
位４ビットの加算器（９Ａ）の桁上げデータｅ４と加算
器（９Ｂ）の加算結果〔ｄ７・・・・ａａ）とが（ｄ７
ｄ　６＋　ｄ　Ｓ’＋　ｄ　４１　ｅ　４）　＝（ＬＬ
Ｌ１＋１）を充足する場合のみである。従って、５人カ
アンド回路（ＩＯＢ）とオア回路（ＩＩＢ）とを組合わ
せて或る桁上げ計算器（１３Ｂ）によって８ビット目へ
の正確な桁上げデータＥ８が求められる。

また、１２ビット目への正確な桁上げデータＥＩ２が゜
゛１゛′となるのは、加算器（９Ｃ）の桁上げデータｅ
＋２が”゜１゜゛の場合又は８ビット目への桁上げデー
タＥ８と加算器（９Ｃ）の加算結果（ｄｚ・・・・ａ８
）とが（ｄ＋．ｄ＋。，ｄ９，ｄｏ，Ｅｓ）＝（１，１
，１，１．１）を充足する場合のみである。従って、５
人カアンド回路（ＩＯｃ）とオア回路（ＩＩＣ）　とを
組合わせて或る桁上げ計算器（１３Ｇ）によって１２ビ
ット目への正確な桁上げデータＥ１■が求められる。同
様に、５人カアンド回路（１００）とオア回路（１１０
）とを組合わせて或る桁上げ計算器（１３０）によって
１６ビット目への正確な桁上げデータＥｌ＆が求められ
る。

？１図例で２つの２進数の加算を行なうときの動作につ
き第４図を参照してまとめて説明するに、まずその２つ
の２進数を４ビットずつに区分して、これらの各区分に
ついて夫々ステップ（１０１）〜（１０４）において加
算が行なわれる。次に、ステップ（１０１）で得られた
桁上げデータｅ４がそのまま正確な４ビット目への桁上
げデータとなり（ステップ（１０５））、その桁上げデ
ータｅ４及びステップ（１０２）で得られた５ビットの
加算結果より正確な８ビ・冫ト目への桁上げデータＥ８
が計算され（ステップ（１０６））、この桁上げデータ
Ｅ，及びステップ（１０３）で得られた５ビットの加算
結果より正確な１２ビット目への桁上げデータＥ．■が
求められ（ステップ（１０７））、この桁上げデータＥ
ｌｉ１及びステップ（１０４）で求められた５ビットの
加算結果より正確な１６ビット目への桁上げデータＥＩ
６が求められる（ステップ（１０Ｂ））。

最後に、ステップ（１０１）での加算結果の下位４ビッ
トがそのまま最終的に得られる加算結果の下位４ビット
（ＣＨＩ・・・・ｃｏ）となり（ステップ（１０９））
、？テップ（１０２）での加算結果の下位４ビットに桁
上げデータｅ４を加算して（Ｃ，・・・・ｃ４）が得ら
れ（ステップ（１１０））、ステップ（１０３）での加
算結果の下位４ビットに桁上げデータＥ８を加算して（
Ｃｚ””Ｃｓ）が得られ（ステップ（１１１））、ステ
ップ（１０４）での加算結果の下位４ビットに桁上げデ
ータＥ１■を加算して（ＣＩ５・・・・ｃ．■）が得ら
れ（ステップ（１１２））、桁上げデータＥｌ６が最終
的なＭＳＢであるＣＩ６となる（ステップ（１１３））
。

第１図例の全演算時間ＴＸを評価するに、２つの入力デ
ータがｎビットの２進数であり、これらをｍビットずつ
に区切って夫々加算を行うものとする。即ちｎ＝ｋｍ　
（ｋは整数）が或立し、加算器（９Ａ）〜（９Ｄ）はｋ
個のｍビットの加算器に置換えられる。この場合、桁上
げ計算器（１３Ｂ）　，　（１３Ｃ）等の演算時間は１
個の１ビットの全加算器の演算時間ｔと同程度であり、
Ａ４ブロック（１２Ｂ）　．　（１２Ｃ）等として第３
図例と同様の回路を採用すると、Ａ４ブロック（１２Ｂ
）　，　（１２Ｃ）等の演算時間も略ｔである。従って
、全演算時間Ｔ８は、Ｔや″．（ｍ＋　（ｋ−２）　＋１）ｔ＝（ｍ＋ｋ−１
）ｔ　　　　・・・・・・（４）となる。従って、本例
の全演算時間Ｔ．は第６図例の全演算時間Ｔ　＋　（式
（１））よりは格段に短縮されているが、第７図例のキ
ャリーセレクトアダ一方式の全演算時間Ｔｚ（式（２Ａ
）又は（２Ｂ））よりは若干遅いことが分かる。

一方、Ａ４ブロック（１２Ｂ）　．　（１２Ｃ）等とし
て第２図例の回路を使用した場合の全演算時間ＴＸは式
（４）にｍｔが加算された値となる。

また、第１図例の回路規模については、マルチプレクサ
が使用されていない点でキャリーセレクトアダ一方式よ
りも小型化されている。更に、桁上げ計算器（１３Ｂ）
　，　（１３Ｇ）等は（ｍ＋１）ビットのデータが入力
されるのみであるのに対して、第７図例の桁上げ先見回
路（３Ａ）　，　（３Ｂ）等が（２ｍ＋１）ビットのデ
ータが入力されるため桁上げ計算器（１３Ｂ）　，　（
１３Ｃ）等の回路規模は桁上げ先見回路（３Ａ）〈３Ｂ
〉等に比べて略１／２程度となる。従って、この点でも
全体の回路規模が小型化される利益がある。

次に、本発明の他の実施例につき第５図を参照して説明
する。本例は２つの９ビットの２進数（ａ．−・・・ａ
ｏ）及び（ｂＩ１・・・・ｂｏ）を加算して１０ビット
の２進数（ｃ．ｃ．・・・・ｃｏ）を得る加算回路に本
発明を適用したものである。

本例ではそれら９ビットの人力データを夫々最下位ビッ
ト（ＬＳＢ）より４ビット，２ビット，３ビットずつに
区分する。この第５図において、（１９）は４ビットの
加算器、（２０）は２ビットの加算器、（２１）は３ビ
ットの加算器であり、これら加算器（１９）　，　（２
０）及び（２１）で夫々それら４ビット，２ビット及び
３ビットずつに区切った２進数の加算を行なう。そして
、加算器（ｌ９）の桁上げデータｅ，及び加算器（２０
）の下位２ビットの加算結果を夫々３人カアンド回路（
２２）の異なる入力端子に供給し、この３人カアンド回
路（２２）の出力データ及び加算器（２０〉の桁上げデ
ータｅ，を夫々オア回路（２４Ａ）に供給して正確な６
ビット目への桁上げデータＥ６を求め、この桁上げデー
タＥ６、加算器（２１）の下位３ビットの加算結果及び
この加算器（２１）の桁上げデータｅ，より正確な９ビ
ット目への桁上げデータＥ，を求める。

（２５）は２ビットの２進数に１ビットのデータｅ４を
加算する加算器（Ａ２ブロック）、（２６）は３ビット
の２進数にｌビットのデータＥ，を加算ずる加算器（Ａ
３ブロック）を示し、加算器（１９）の下位４ビットの
加算結果、Ａ２ブロックク２５）の２ビットの加算結果
及びＡ３ブロックの３ビットの加算結果が最終的な加算
結果（ＣＩ１・・・・ｃｏ）となり、桁上げデークＥ，
がそのまま最終的な９ビット目の値Ｃ，となる。第５図
例の動作及び効果は第１図例と同様であるのでその詳細
な説明は省略する。

尚、本発明は上述実施例に限定されず、本発明の要旨を
逸脱しない範囲で種々の構成を採り得ることは勿論であ
る。

〔発明の効果］本発明によれば、一般的な加算回路に比べて演算速度が
高速化できると共に、キャリーセレクトアダ一方式の加
算回路に比べて回路規模が小型化できる利益がある。

また、桁上げ補正器をアンド回路と排他的オア回路とよ
り構威した場合には、演算速度をより高速化できる利益
がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す構成図、第２図及び第
３図は夫々第１図例中のＡ４ブロック（１２Ｂ）の一例
及び他の例を示す構成図、第４図は第１図例の動作の説
明に供する線図、第５図は本発明の他の実施例を示す構
威図、第６図〜第８図は夫々従来技術を示す構成図であ
る。（９Ａ）〜（９Ｄ）は夫々４ビットの加算器、（１２Ｂ
）〜（１２０）は夫々加算器より或るＡ４ブロック、（
１３Ｂ）〜（１３０）は夫々桁上げ計算器である。

Claims

【特許請求の範囲】１、２進数を加算する加算回路において、上記２進数を所定ビットずつに分けて加算する複数の加
算器と、該複数の加算器の加算結果から上記所定ビット
の上のビットへの桁上げデータを計算する桁上げ計算器
と、上記複数の加算器の加算結果に上記桁上げデータを
上記所定ビット内で加算する桁上げ補正器とを設けたこ
とを特徴とする加算回路。２、上記桁上げ補正器をアンド回路及び排他的オア回路
より構成したことを特徴とする請求項１記載の加算回路
。