CN1797955B

CN1797955B - 多级数字计数振荡器

Info

Publication number: CN1797955B
Application number: CN 200410104954
Authority: CN
Inventors: 彼得·赖克特
Original assignee: Teradyne Inc
Current assignee: Teradyne Inc
Priority date: 2004-12-29
Filing date: 2004-12-29
Publication date: 2011-08-24
Anticipated expiration: 2024-12-29
Also published as: CN1797955A

Abstract

本发明涉及一种包含一个商累加器和一个余项累加器的数字计数振荡器。商累加器具有一个用于接收商值QUOTIENT的可编程输入，一个参考时钟输入和一个多位输出。该输出适合用于传送表示累加的商总和的输出值OUT。多位输出响应于每个参考时钟周期以预定数量递增。余项累加器包含用于接收相应的余项值REMAINDER和除数值DIVISOR的可编程输入，一个参考时钟输入和一个表示少于预定数字整数的累计数字余项总和的多位输出。余项累加器进一步包含一个比较器，该比较器具有一个用于接收编程后的除数值的第一输入，以及一个用于接收余项累加器多位输出的第二输入。当余项多位输出达到预定的整数值时，操作比较器以生成一个应用于商累加器的递增进位信号。

Description

多级数字计数振荡器

技术领域

本发明总的来说涉及自动检测设备，具体地说涉及高精度的数字计数电路。

背景技术

数字计数振荡器(NCO)，或累加器，是便利的多位寄存器，其响应于像数字时钟波形这样的周期输入信号的总计数值递增。在已知的技术中，NCO的一种应用是作为直接数字频率合成器，通常用于生成一种可变频率时钟。用于生成可变频率时钟的直接数字频率合成器(DDS)在本领域中是众所周知的，如图1所示，通常涉及使用一个数字时钟信号12来驱动NCO10的输入。计数器随着每一个后继的时钟周期逐一递增。

每个多位计数值被映射到正弦值的查找表(look-up table)或存储器14，以得到一个模拟正弦波相位角的数字表示。接着，该数字表示被馈送通过一个数模转换器，在那里，该累计的相位角成为完整的正弦模拟波形。常常通过一个滤波器18以及一个锁相环20来进一步调节模拟信号，从而形成所期望的时钟。

通常，所期望的终端波形的频率一般依赖于NCO的精确度。精确度通常是通过等式F_NCO＝F_ref(A/B)来描述，其中，F_NCO是所期望的频率，F_ref是数字输入时钟频率。用“A”和“B”一起表示F_ref和F_NCO的比率。“B”通常表示依赖于在NCO中的输出比特N的数量的二进制除数。

也就是说，当对一个所期望的时钟频率F_NCO进行编程时，比率A/B产生一个1/2^N分辨率。所产生的问题是，期望将可变频率时钟编程为例如一吉赫的用户，将由于“B”的可用值数量有限而必须接受1.001吉赫的频率。在某些应用中，例如自动检测装置中，这种级别的不准确度是成问题的。

当前需要的但无法获得的是，一种提供高精确度水平的NCO，其相应的精确度允许在利用NCOs的可变频率时钟生成器和其它电路的频率分辨率中有更多的灵活性。这里描述的NCO满足这些需要。

发明内容

这里描述的数字计数振荡器，为采用直接数字频率合成技术的电路，提供了一种获得高精确度和再现性的独特方法。

为了实现在前所述的优点，一种形式的数字计数振荡器是包括由商累加器和余项累加器组成的数字计数振荡器。商累加器具有一个用于接收商值QUOTIENT的可编程输入，一个参考时钟输入和一个多位输出。该输出适合用于传送表示累加的商总和的输出值OUT。响应于每个参考时钟周期，多位输出以预定数量递增。余项累加器包含用于接收相应的余项值REMAINDER和除数值DIVISOR的可编程输入，一个参考时钟输入和一个表示小于预定数字整数的累计数字余项总和的多位输出。余项累加器进一步包含一个比较器，该比较器具有一个用于接收编程后的除数值的第一输入，以及一个用于接收余项累加器多位输出的第二输入。当余项多位输出达到预定的整数值时，操作比较器以生成一个应用于商累加器的递增进位信号。

结合附图阅读下述具体描述，本发明的其它特征和优点将是很显然的。

附图的简要说明

通过参考下述更具体的描述和附图，可以更好地理解本发明。其中，

图1是一个用于生成可变频率时钟的传统电路的高层方框图；

图2是一个改进的数字计数器振荡器的方框图；

图3是一个示出了图2中改进的NCO在每个时钟周期不同位置的各个值的图表；

图4是使用图2改进的数字计数振荡器的可变频率时钟生成器的高层方框图。

具体描述

这里描述的数字计数振荡器(NCO)提供了一种相对于两个时钟频率之间的期望频率比率，将振荡器输出的精确度最佳化的方法。这使得可以在和可变频率时钟或时间戳一起使用时灵活的选择NCO输出中的分辨率，如下文更详细的描述。

现在参考图2，多级数字计数振荡器，通常标明为30，包含一个商累加器40和一个余项累加器50。余项累加器和商累加器相互互补，允许更灵活地对时钟频率分辨率编程。

进一步参考图2，商累加器包括一个第一加法器42，在第一加法器42的一个输入端接收一个18位商值QUOTIENT，还有一个18位输入被从累加器的输出OUT反馈回。第一加法器将对QUOTIENT和OUT值求和后的结果提供给第二加法器44。第二加法器将QUOTIENT/OUT和来自余项累加器50输入的进位相加。来自第二加法器的输出被移入由输入时钟CLK定时的多位寄存器46。接着，寄存器的输出OUT可以作为累加器的输入来使用。

继续参看图2，余项累加器50包括一个第三加法器52，第三加法器52接收30位余项输入REMAINDER，以及来自第二多位寄存器54的增量值。第三加法器的输出作为一个输入，被提供给减法器56和比较器58。30位除数值DIVISOR为减法器和比较器提供第二输入。多路控制器60包括一个和比较器输出耦合的控制输入，用于可选择地将减法器的输出或第三加法器的输出传送到第二寄存器54。

图3说明了逐个周期中，多级NCO如何操作的例子。这个例子假设期望频率F_NCO和参考频率F_ref之间的期望比率为10/3。这种假设产生可编程的商是3(3)，余项是1(1)，除数是3(3)。

将上述假设作为一个例子，在周期0(0)，余项累加器具有一个0增量值，商累加器的输出增加3(3)。在周期1，余项累加器增加1(1)，加法器的输出结果是2(2)。商累加器的输出值又增加3(3)，在加法器中是6(6)。

接着参考图3，在周期2(第三时钟脉冲)，加法器的输入递增，以便在减法器和比较器的输入处生成值3(3)。由于比较器的两个输入是相等的，从而生成一个进位信号，并将进位信号传送到商累加器(第二加法器输入)。进位值在第四时钟脉冲上加上增量3(3)。因此，输出OUT是10(10)。

整个进位生成过程每3(3)周期重复一次(DIVISOR值)，从而产生一个精确的计数输出OUT。因此，时钟的分辨率可编程为一个十分精确的分辨率，例如，为1赫兹。当然，QUOTIENT、REMAINDER、以及DIVISOR完全可由用户通过建立期望频率比率来编程。

现在参考图4，在一个应用中，NCO30可被方便地应用于可变频率时钟生成器中，该可变频率时钟生成器通常被标记为100，其采用本领域技术人员熟知的、并在先前已简要地描述过的直接数字频率合成技术。NCO将其高精确度的输出传送到具有相位输入的振幅值的查找正弦表102。接着，将每个累计的振幅值传送到数-模转换器(DAC)104，以得到阶梯状模拟波形结果。然后，该波形被滤波器106平滑和处理，并通过限幅器107限幅，从而产生一个时钟。优选地，锁相环108进一步对该波形进行滤波，使之具有最佳的保真度。

在另一个应用中，回过来参考图2，NCO30可以作为标准的电路块来使用，从而生成时间戳数据。时间戳通常有助于在信号发生或事件之间制定相关的定时。这个应用中，累加器的输出都被使用了，从而商累加器的输出表示规定时间单位的整数部分，例如纳秒。

本领域的技术人员会认识到本发明提供的许多好处和优点。最重要的是NCO的双累加器方面，其能够在操作期间定期地校正商。这允许在像可变频率波形生成和时标这样的应用中得到高度的分辨率灵活性。

虽然本发明的优选实施例，已经详细地说明和描述了本发明。但是在不违背本发明的范围和主旨的情况下，在形式和细节上对本发明所进行的各种变化，对本领域技术人员而言都是显而易见的。

Claims

1.一种数字计数振荡器，用于基于参考频率来生成期望数字计数振荡器频率，期望频率和参考频率具有关系A/B，其中B包含除数，并且所述关系能够被表示为商加上余项，所述数字计数振荡器包含：

商累加器，该商累加器具有一个用于接收所述商值的可编程输入，一个参考时钟输入和一个多位输出，该输出适合用于传送表示累加的商总和的输出值，该多位输出响应于每个参考时钟周期递增；

余项累加器，该余项累加器具有用于接收相应的余项值REMAINDER和除数值DIVISOR的可编程输入，一个参考时钟输入和一个表示少于预定数字整数的累计数字余项总和的多位输出，该余项累加器进一步包含：

a)加法器，具有表示累加的余项值的输出；以及

b)比较器，具有一个用于接收编程后的除数值的第一输入，以及一个用于接收所述加法器的输出的第二输入，所述比较器操作为当所述加法器的余项多位输出达到或超出依赖于所述编程后的除数值的值时，所述比较器生成一个应用于商累加器的递增进位信号。

2.依据权利要求1的数字计数振荡器，其中，所述商累加器包含：

多位寄存器，具有用于接收输入的参考时钟信号的时钟输入；

用于接收所述商值输入的第一求和级，其包含一个和商累加器输出耦和的第二输入；以及

和所述第一求和级串联设置的第二求和级，其具有一个和所述余项累加器中的所述电路的输出耦合的输入，用于接收进位信号，该第二求和级进一步包含一个和寄存器输入耦合的输出。

3.依据权利要求1的数字计数振荡器，其中：

(i)所述余项累加器的所述电路包含：

具有输出和一对输入的减法器，所述一对输入分别用于接收所述加法器的输出和DIVISOR除数值；以及

多路控制器，具有和所述加法器的输出连接的第一切换输入，和所述减法器的输出连接的第二切换输入，以及和所述递增进位信号连接的控制输入；以及

(ii)所述余项累加器还包含第二寄存器，其响应于输入时钟，对余项累加器的输出进行递增，其中所述余项值和所述第二寄存器的输出被提供作为至所述加法器的输入。

4.一种数字计数振荡器，用于为关系式A/B提供数字解，其中B包含一个除数DIVISOR，十进制解包含商加上余项，该数字计数振荡器包含：

用于响应于余项输入值和除数输入值来生成余项总和的装置，该用于生成余项总和的装置包含当所述余项总和达到或超过除数输入值用于生成进位信号的装置；

用于响应于输入的商值而累加商总和并且用于响应于所述进位信号而调整所述商总和的加和装置。

5.依据权利要求4的数字计数振荡器，其中，用于累计商总和的装置包含：

商累加器，该商累加器具有一个用于接收商值的可编程输入，一个参考时钟输入和一个多位输出，该输出适合用于传送表示累加的商总和的输出值OUT，所述多位输出响应于每个参考时钟周期递增。

6.依据权利要求4的数字计数振荡器，其中用于累积余项总和的装置包含：

余项累加器，该余项累加器具有用于接收相应的余项值和除数值的可编程输入，一个参考时钟输入和一个表示少于预定数字整数部的累计数字余项总和的多位输出，该余项累加器进一步包含比较器，该比较器具有一个用于接收编程后的除数值的第一输入，以及一个用于接收余项累加器多位输出的第二输入，该比较器可操作以生成所述进位信号。

7.一种基于参考频率来生成期望数字计数振荡器频率的方法，所述期望频率和参考频率具有关系A/B，其中B包含除数DIVISOR，所述关系能够被表示为商加上余项，该方法包括以下步骤：

生成具有参考频率和周期的参考时钟；以及

求解所述关系A/B的十进制解，包括步骤：

在与参考时钟的周期有关的时刻，对第一累加器的输出进行递增，该第一累加器具有保持跟踪累计总和的商输入和输出；

在与参考时钟的周期有关的时刻，对第二累加器的输出进行递增，该第二累加器具有除数输入，该第二累加器跟踪余项总和；以及

将从余项总和所求解的值与除数DIVISOR输入进行比较，当所述值达到除数值时，在第一累加器的输出中生成用于累加的进位信号。