CN102480290A - 锁相环电路、其误差校正方法和包括该电路的通信设备 - Google Patents

Abstract

本发明提供一种PLL电路、用于PLL电路的误差校正方法和包括PLL电路的通信设备。PLL电路包括：累积时钟数检测部分，将振荡电路的累积时钟数检测为数字值；周期检测部分，用第一基准时钟作为基准来检测振荡电路的累积时钟数的小数部分的数字值的周期性；校正值计算部分，计算校正值；以及加法部分，自周期性的各周期的起点开始，依第一基准时钟将校正值加到累积时钟数的小数部分。

Description

锁相环电路、其误差校正方法和包括该电路的通信设备

技术领域

本公开涉及一种PLL电路、用于PLL电路的误差校正方法和包括PLL电路的通信设备。

背景技术

为了将载波频率锁定到准确的频率，在无线通信终端中使用锁相环(PLL)电路。最近几年，随着半导体工艺的尺度缩小，关注这样的结构：其中适用于用模拟电压控制的电压控制振荡器(VCO)被数字控制振荡器(DCO)代替。

在现有的使用VCO的PLL电路中，相位比较器比较基准时钟和通过对VCO输出信号分频获得的时钟之间的相位差。在此，将用于将相位差转换为脉冲宽度的采取三个状态：向上、向下、和向上+向下的电路用作一般的相位比较器。另外，通过使用该脉冲控制电荷泵电路的电流源，并且用环滤波器将输出的电流转换为电压，由此控制VCO。

另一方面，图11示出最近关注的使用DCO的全数字PLL电路的示例。在使用DCO的全数字PLL电路中，与相位差相对应的累积时钟的数量的小数部分被时间—数字转换器(TDC)电路转换为数字值，并且其整数部分被累积器电路转换为数字值。另外，通过利用任意方法，与由此检测的这些数字值之间的相位差相对应的数字值被反馈，从而数字地控制DCO。这种技术例如在相关技术文献R.B.Staszewski等人的“All-DigitalPhase-Domain TX Frequency Synthesizer for Bluetooth Radios in 0.13μmCMOS，ISSCC2004 Digest中公开。

发明内容

然而，当在使用TDC电路的PLL电路中设定了具有小的小数部分的分频比时，由于TDC电路的分辨率，恐怕产生周期性误差。另外，还造成由于TDC电路的分辨率引起的周期性误差产生杂散分量的问题。成由于TDC电路的分辨率引起的周期性误差产生杂散分量的问题。

进行本公开以解决上述问题，因此期望提供一种新颖和改进的PLL电路、用于该PLL电路的误差校正方法以及包括该PLL电路的通信设备，能够校正由于具有数字控制振荡器的PLL电路中使用的TDC电路的有限分辨率产生的周期性误差。

为了获得上述期望，根据本公开实施例，提供一种PLL电路，包括：累积时钟数检测部分，将振荡电路的累积时钟数检测为数字值；周期性检测部分，用第一基准时钟作为基准来检测振荡电路的累积时钟数的小数部分的数字值的周期性；校正值计算部分，根据振荡电路的输出时钟的一个周期的数字值、振荡电路的累积时钟数的小数部分具有的周期性的一个周期的数字值，以及通过自振荡电路的累积时钟数的小数部分具有的周期性的各周期的起点对第一基准时钟的数目进行计数而获得的值，计算校正值；以及加法部分，自周期性的各周期的起点开始，依第一基准时钟将校正值加到累积时钟数的小数部分。

根据本公开的另一实施例，提供一种用于PLL电路的误差校正方法，该方法包括：将振荡电路的累积时钟数检测为数字值；用第一基准时钟作为基准来检测振荡电路的累积时钟数的小数部分的数字值的周期性；根据振荡电路的输出时钟的一个周期的数字值、振荡电路的累积时钟数的小数部分具有的周期性的一个周期的数字值，以及通过自振荡电路的累积时钟数的小数部分具有的周期性的各周期的起点对第一基准时钟的数目进行计数而获得的值，计算校正值；以及自周期性的各周期的起点开始，依第一基准时钟将校正值加到累积时钟数的小数部分。

根据本公开再一实施例，提供一种通信设备，该通信设备包括：PLL电路，PLL代表锁相环，PLL电路包括：累积时钟数检测部分，将振荡电路的累积时钟数检测为数字值；周期性检测部分，用第一基准时钟作为基准来检测振荡电路的累积时钟数的小数部分的数字值的周期性；校正值计算部分，根据振荡电路的输出时钟的一个周期的数字值、振荡电路的累积时钟数的小数部分具有的周期性的一个周期的数字值，以及通过自振荡电路的累积时钟数的小数部分具有的周期性的各周期的起点对第一基准时钟的数目进行计数而获得的值，计算校正值；以及加法部分，自周期性的各周期的起点开始，依第一基准时钟将校正值加到累积时钟数的小数部分。

如上文中阐述的，根据本公开的实施例，可提供一种新颖和改进的PLL电路、用于该PLL电路的误差校正方法以及包括该PLL电路的通信设备，能够校正由于具有数字控制振荡器的PLL电路中使用的TDC电路的有限分辨率产生的周期性误差。

附图说明

图1是示出当校正由于具有数字控制振荡器的PLL电路中使用的TDC电路的有限分辨率产生的周期性误差时校正值的计算的说明图；

图2是示出根据本公开第一实施例的PLL电路的结构的部分电路框图；

图3是示出根据本公开第一实施例的PLL电路中包括的校正值计算部分的结构的部分电路框图；

图4A是表示不加入利用根据本公开第一实施例的PLL电路获得的校正值的模拟结果的图形表示；

图4B是表示加入利用根据本公开第一实施例的PLL电路获得的校正值的模拟结果的图形表示；

图5是示出根据本公开第二实施例的PLL电路的结构的部分电路框图；

图6是示出根据本公开第二实施例的PLL电路中包括的激活部分的结构的部分电路框图；

图7是示出根据本公开第三实施例的PLL电路中包括的校正值计算部分的结构的部分电路框图；

图8是示出对开关进行控制以向第一延迟电路输入来自TDC电路的两个输出之一的说明图；

图9A是示出根据本公开第三实施例的PLL电路中包括的校正值计算部分执行的相位校正处理的时序图；

图9B是示出根据本公开第三实施例的PLL电路中包括的校正值计算部分执行的相位校正处理的时序图；

图10是示出包括根据本公开第一实施例的PLL电路的根据本公开第四实施例的作为通信设备的无线终端设备的结构的部分电路框图；

图11是示出使用DCO的全数字PLL电路的示例的结构的部分电路框图；

图12是示出一般TDC电路的结构的部分电路框图；

图13是示出一般TDC电路的结构的框图；

图14是示出一般TDC电路中执行的数字转换处理的时序图；

图15是示出由于TDC电路的分辨率产生周期性误差的行为模型的结构的部分电路框图；以及

图16是基于图15所示的行为模型以块示出计算结果的说明图。

具体实施方式

下面将参照附图详细描述本公开的实施例。请注意在本说明书和附图中，分别用相同附图标号或者符号表示具有大致相同功能组成元件的组成元件，因此为了简便省略其重复描述。

请注意：将按照以下顺序给出描述：

1.现有PLL电路的问题

2.第一实施例；

2-1.校正值的计算

2-2.PLL电路的结构

2-3.校正值计算部分的结构

2-4.模拟结果

3.第二实施例；

3-1.PLL电路的结构

3-2.激活部分的功能结构

4.第三实施例；

4-1.校正值计算部分的结构

4-2.相位比较处理

5.第四实施例

5-1.包括PLL电路的无线终端设备的结构以及

6.结论

1.现有PLL电路的问题

在对来自数字控制振荡器(DOC)的输出时钟的累积时钟的数量的小数部分进行检测中使用的TDC电路具有取决于半导体工艺的有限分辨率。图12是示出一般TDC电路的结构的部分电路框图，以及图13是示出一般TDC电路的结构的框图。在下文中，将参照图12和图13描述一般TDC电路。

在一般TDC电路1000中，均具有微小的延迟Δt的诸如逆变器电路的元件以级联方式连接，并且具有振荡频率的时钟被输入到延迟元件。来自延迟元件的输出信号在基准时钟的上升沿被保持，因此保持的数据在解码器1010中解码。结果，基准时钟的上升沿和具有振荡频率的时钟的上升沿之间的时间差，或者基准时钟的上升沿和具有振荡频率的时钟的下降沿之间的时间差可被数字转换。

图14是示出一般TDC电路中的数字转换处理的时序图。在下文中，将参照图14描述TDC电路中的数字转换处理。当将输出时钟CLK_RF输入到图12所示的TDC电路1000时，各个延迟元件的输出信号D₁到D₁₀分别具有逐个延迟Δt的波形。当波形在输出时钟CLK_RF的上升沿保持时，由触发器(flip flop)Q₁到Q₁₀的输出信号组成的数字数据[Q₁:Q₁₀]变为“1110000011”。数字数据从编码器1010的左手侧数起。在此情况下，数字值从1变为0的点由t_R给出，并且数字值从0变为1的点由t_F给出。总而言之，在图14所示的示例中，t_R和t_F分别数字转换为t_R＝3Δt，并且t_F＝8Δt。

当在使用TDC电路的PLL电路中设定了具有小的小数部分的分频比时，由于TDC电路的分辨率，恐怕产生周期性误差。图15示出用于说明该现象的行为模型。图16是基于图15所示的行为模型以块示出值的计算结果的说明图。在此情况下，对分频比的小数部分的值很小的条件给出限制，仅仅考虑小数部分的影响。首先，具有算术运算周期0的累积型加法器1的小数部分的初始值由(Δt/T)·(α/M)给出，并且累积型加法器2的小数部分的初始值由Δt/T给出。在此，Δt表示TDC电路的时间分辨率，T表示振荡频率的周期，M表示设定分频比的小数部分的Δt/T的划分数量，并且α表示任意整数值。因此，算术运算周期0的加法器输出信号由(Δt/T)·{(α/M)-1}给出。另外，当可变增益电路(G₁＝1/2^α)和DCO增益(G_DCO＝f_ref)均被加入时，振荡频率的误差表示为式(1)：

$-\frac{1}{2^{\mathrm{\α}}}\·\frac{\mathrm{\Δt}}{T}\·(1-\frac{a}{M})\·f_{\mathrm{ref}}...\left(1\right)$

接下来，在算术运算周期1中，将当算术运算周期0中的值Δt/T乘以期望振荡频率G₂(＝1/f_ref)时获得的小数部分(Δt/T)·(1/M)、和通过上述式(1)表示的算术运算周期0中的振荡频率误差乘以G₂获得的值两者均加入累积型加法器2的小数部分。在此，在乘法器中将由上述式(1)表示的算术运算周期0中的振荡频率误差乘以G₂的原因是：累积型加法器2中的加法处理在每基准时钟f_ref表示。因此，具有算术运算周期1的累积型加法器2的小数部分用式(2)表示：

$\frac{\mathrm{\Δt}}{T}\·\{1+\frac{1}{M}-\frac{1}{2^{\mathrm{\α}}}\·(1-\frac{a}{M})\}...\left(2\right)$

之后，当重复进行该算术运算时，算术运算周期M中的累积型加法器2的小数部分用式(3)表示：

$\frac{\mathrm{\Δt}}{T}\·\{2-\frac{1}{2^{\mathrm{\α}}}\·(M-\frac{M+2a-1}{2})\}...\left(3\right)$

在此，当达到上述式(3)中的小括号内的项变为零的条件时，获得α＝(M+1)/2。累积型加法器2的小数部分的小括号内的项变为零的条件等同于M个周期上的频率误差的平均值变为零。总而言之，这意味着M个周期上的振荡频率的平均值被控制于设定频率。在此，当计算算术运算周期M中的加法器输出信号的误差时，算术运算周期M中的加法器输出信号的误差用式(4)表示：

$\frac{\mathrm{\Δt}}{T}\·(\frac{a}{M}-1)...\left(4\right)$

从式(4)可理解算术运算周期M的加法器输出信号的误差等于算术运算周期0的加法器输出信号的误差。根据以上描述，可以根据计算理解该运算以周期M重复进行。另外，周期性的误差产生杂散分量(spuriouscomponent)f_ref/M。

然后，将在本公开的实施例中描述能够校正由于用于具有数字控制振荡器的PLL电路的TDC电路的有限分辨率生成的周期性误差的PLL电路。

2.第一个实施例；

[2-1计算校正值]

图1是示出根据本公开第一实施例当校正由于具有数字控制振荡器的PLL电路中使用的TDC电路的有限分辨率产生的周期性误差时校正值的计算的说明图。在下文中，将参照图1描述当校正周期性误差时校正值的计算。

在此，算术运算周期M中的振荡电路的输出时钟的累积时钟数的小数部分的初始值由2Δt/T给出，并且设定分频比的累积相加值的小数部分的初始值由(Δt/T)·{(α+M)/M}给出。另外，加到振荡电路的输出时钟的累积时钟数的小数部分的校正值由x给出。算术运算周期M的相位比较器的输出信号用式(5)表示：

$\frac{\mathrm{\Δt}}{T}\·\frac{a+M}{M}-(\frac{2\·\mathrm{\Δt}}{T}+x_M)...\left(5\right)$

在此，当获得使算术运算周期M中的相位比较器的输出信号为零的校正值x_M时，校正值x_M由(Δt/T)×{(α)/M-1}给出。类似地，各个算术运算周期中的校正值获得为：

$x_{M+1}=\frac{\mathrm{\Δt}}{T}\·(\frac{a+1}{M}-1)$

$x_{M+2}=\frac{\mathrm{\Δt}}{T}\·(\frac{a+2}{M}-1)$

.

.

.

$x_{2M}=\frac{\mathrm{\Δt}}{T}\·(\frac{a}{M}-1)\·\·\·\left(6\right)$

总而言之，从上述明显可见，应理解校正值以周期M重复。当算术运算周期的周期性的起点给出为零，并且任意算术运算k中的校正值给出为x_k时，获得以下的式(7)：

$x_k=\frac{\mathrm{\Δt}}{T}\·(\frac{a+k}{M}-1)(0\≤k\≤M)\·\·\·\left(7\right)$

因此，在算术运算周期k中，校正值x_k继续相加到通过利用TDC电路的输出信号计算的振荡电路的累积时钟数的小数部分的值，从而可继续校正相位比较器的输出信号以被设定为零。

至此描述了当由于具有数字控制振荡器的PLL电路中使用的TDC电路的有限分辨率产生周期性误差时校正值的计算。接下来，将给出根据本公开第一实施例的PLL电路的结构的描述。

[2-2.PLL电路的结构]

图2是示出根据本公开第一实施例的PLL电路100的结构的部分电路框图。在下文中，将参照图2给出根据本公开第一实施例的PLL电路100的结构的描述。

如图2所示，根据本公开第一实施例的PLL电路100包括第一累积型加法器102、第一基准时钟振荡电路103、第二累积型加法器104、振荡电路105、TDC电路106、小数部分计算电路107、第一加法器108、校正值计算部分109以及重计时电路110。另外，PLL电路100包括第一触发器111、第二加法器112、第三加法器113、第二触发器114、可变增益电路115、数据转换电路116以及乘法器117。

第一累积型加法器102在来自第一基准时钟振荡电路103的第一基准时钟CLK_REF的每个上升沿累积地加上表示为数字值的设定分频比“N”101。第二累积型加法器104在每一个来自振荡电路105的输出时钟CLK_RF的上升沿累积地加上值“1”。总之，第二累积型加法器104用作用于计数来自振荡电路105的输出时钟CLK_RF的时钟数的电路。

TDC电路106是用于将来自振荡电路105的输出时钟CLK_RF的上升沿和来自第一基准时钟振荡电路103的第一基准时钟CLK_REF的上升沿之间的时间差，以及来自振荡电路105的输出时钟CLK_RF的下降沿和来自第一基准时钟振荡电路103的第一基准时钟CLK_REF的上升沿之间的时间差数字化的电路。小数部分计算电路107根据式(8)从通过TDC电路中的数字化获得的D_R和D_F计算小数部分。请注意：为了获得D_T，针对来自第一基准时钟振荡电路103的第一基准时钟CLK_REF的周期计算的值可以被在给计时间周期上取平均，并且通过取平均获得的值可以被稳定地进行更新，以在式(8)的计算中利用：

$\mathrm{Frac}=1-\frac{D_R}{D_T}...\left(8\right)$

其中D_T＝2·|D_R-D_F|。

小数部分变为来自振荡电路105的输出时钟CLK_RF的累积时钟数的小数部分。第一加法器108将校正值计算部分109中计算的校正值加到如上所述根据式(8)计算的小数部分。重计时电路110产生通过在振荡电路105的输出时钟CLK_RF的上升沿对第一基准时钟振荡电路103的第一基准时钟CLK_REF重计时获得的第二基准时钟。

第一触发器111在通过重计时获得的第二基准时钟的上升沿保持来自第二累积型加法器104的输出信号。这等同于当以小数点显示振荡电路105的输出时钟CLK_RF的累积时钟数时，计算通过舍入小数部分获得的整数值。

第二加法器112从第一触发器111的输出信号减去通过将校正值计算部分109中计算的校正值加到根据上述式(8)计算的小数部分获得的值。第二加法器112的输出信号变为振荡电路105的输出时钟CLK_RF的累积时钟数的数字值，该数字值以小数点显示。由此，第三加法器113从以数字值表示的用于累积地加上设定分频比“N”101的第一累积型加法器102的输出信号减去以小数点显示的振荡电路105的输出时钟CLK_RF的累积时钟数的数字值。总之，由于将以小数点显示的作为基准的累积时钟数以及以小数点显示的振荡电路105的输出时钟CLK_RF的累积时钟数相互比较，第三加法器113进行与相位比较器的操作相同的操作。

第二触发器114在通过重计时获得的第二基准时钟的上升沿保持第三加法器113的输出信号。在可变增益电路115中，第三加法器113的输出信号被电平转换。在数据转换电路116中转换在可变增益电路115中电平转换的与相位误差相对应的数字值。作为数据转换的示例，数据转换电路116进行式(9)表示的数据转换：

$y=x-\frac{A}{2^{\mathrm{\α}}}+N...\left(9\right)$

其中，x表示输入值，A表示第三加法器113的无符号的输出可变范围的中点，1/2^α表示可变增益电路115的增益，N表示分频比，以及y表示输出值。

数据转换电路116的输出值y在数据转换电路116中以分频比N为基准通过数据转换被转换为数字值。请注意：不用说，式(9)中的数据转换仅是示例，并且本公开不限于此，只要采用以分频比N为基准进行的数据转换即可。例如，可以进行诸如插入滤波器的传递函数的改变。

乘法器117用于将振荡电路105的转换增益正规化并且将数据转换电路116的输出信号乘以f_REF/k_DCO。在此，f_REF是第一基准时钟振荡电路103的第一基准时钟CLK_REF的频率值，且k_DCO是振荡电路105的转换增益。

从以上可见，利用用作相位比较器的第三加法器113检测的相位误差分量(phase error difference component)被数据转换为以分频比N为基准的值。通过使用通过数据转换获得的值对振荡电路105进行数字控制，导致图2所示的电路100作为PLL电路进行操作。

至此描述了根据本公开第一实施例的PLL电路100的结构。接下来，将给出根据本公开第一实施例的PLL电路100的校正值计算部分109的结构的描述。

[2-3.校正值计算部分的结构]

图3是示出根据本公开第一实施例的PLL电路100中包括的校正值计算部分109的结构的部分电路框图。在下文中，将参照图3给出根据本公开第一实施例的PLL电路100中包括的校正值计算部分109的结构的描述。

如图3所示，根据本公开第一实施例的PLL电路100中包括的校正值计算部分109包括：周期检测电路121、加法器122、第一延迟电路123、第一比较电路124、计数器电路125、触发器126、第二延迟电路127和校正值计算电路128。

作为数字控制振荡器(DCO)的振荡电路105的输出时钟CLK_RF被输入到TDC电路106，并且用第一基准时钟振荡电路103的第一基准时钟CLK_REF触发。另外，TDC电路106数字地转换振荡电路105的输出时钟CLK_RF的上升沿和第一基准时钟振荡电路103的第一基准时钟CLK_REF的上升沿之间的时间差，并且输出得到的数字值D_R。另外，TDC电路106数字地转换振荡电路105的输出时钟CLK_RF的下降沿和第一基准时钟振荡电路103的第一基准时钟CLK_REF的上升沿之间的时间差，并且输出得到的数字值D_F。

针对振荡电路105的输出时钟CLK_RF，周期检测电路121根据由TDC电路106检测的数字值D_R和D_F计算一个周期的数字值。一个周期的数字值由T/Δt给出。

加法器122从TDC电路106输出的数字值D_R减去通过利用第一延迟电路123延迟时间D获得的值。

第一比较电路124将加法器122的输出信号和值“1”互相比较。当加法器122的输出信号是“1”时，第一比较电路124输出具有极性“H”的信号，并且当加法器122的输出信号是“1”之外的值时输出具有极性“L”的信号。总之，当TDC电路106的输出数字信号值D_R改变“+1”时，第一比较电路124输出与第一延迟电路123中的延迟时间D的时间周期“H”相对应的选通信号。

计数器电路125对第一时钟振荡电路103的第一基准时钟CLK_REF的时钟数进行计数。在从第一比较电路124输出的选通信号的上升的相位中，总之，在来自TDC电路106的输出数字信号值D_R改变“+1”的时刻，来自计数器电路125的输出信号被在触发器126中取得。总之，图1所示的算术运算周期M上的数据被在触发器126中取得。第二延迟电路127用于在来自计数器电路125的输出信号被在触发器126中可靠地提取之后通过使用上述选通信号重置计数器电路125。用这种结构，计数器电路125变为以周期M操作的计数器电路。

校正值计算电路128是用于计算校正值x的电路。针对振荡电路105的输出时钟CLK_RF的周期检测电路121的输出信号T/Δt、由触发器126保持的关于算术运算周期M的数据，以及作为计数器电路125的输出信号的关于算术运算周期k的数据被全部输入到校正值计算电路128。由此，计算校正值，该校正值将被加到通过使用TDC电路106的输出数字信号值D_R和D_F两者计算的振荡电路的输出时钟的累积时钟数的小数部分。请注意：尽管在图3中输出数字信号值D_R被用于产生选通信号，本公开不限于此，并且自不用说，也可使用输出数字信号值D_F。另外，执行相同处理的电路结构不限于图3所示的结构。

至此参照图3描述了根据本公开第一实施例的PLL电路100包括的校正值计算部分109的结构。接下来，将给出使用PLL电路100进行的模拟结果的描述。

[2-4模拟结果]

图4A是示出通过使用图14所示的PLL电路的行为模型的模拟结果的图形表示，其中通过使用根据本公开第一实施例的PLL电路100得到的校正值未加到该模拟结果。此外，图4B是示出通过使用图14所示的PLL电路的行为模型的模拟结果的图形表示，其中通过使用根据本公开第一实施例的PLL电路100得到的校正值加到该模拟结果。在此，按照分频比N＝100.001、基准时钟频率f_REF＝26MHz、TDC电路中使用的延迟元件的延迟量Δt＝7.5ps，并且可变增益电路的增益G₁＝1/2⁷的方式设定设定值。

用这些设定值，周期M变为约195。图4A和图4B的每个下半部分示出10000个周期上的模拟结果。另外，图4A和图4B的每个上半部分放大7500到8500个周期。从这些模拟结果明显可见，应理解当分频比N的小数部分小时，周期性误差的影响被施加到振荡频率值。

图4B示出当在5000个周期之后加入校正值时的模拟结果，其中得到充分收敛。不加入校正值的直到5000个周期，类似于图4A的情况，可确认周期性误差的影响。然而，可确认加入校正值的5000个周期中和之后的周期性误差的影响降低。

从上述可见，可确认在根据本公开第一实施例的PLL电路100中包括的校正值计算部分109中计算的校正值，然后加到累积时钟数的小数部分，其在在降低由于TDC电路的有限分辨率产生并且由于具有分频比的小的小数部分的状况产生的周期性误差的影响上有效。

3.第二实施例；

[3-1.PLL电路的结构]

接下来，将详细描述本公开的第二实施例。图5是示出根据本公开第二实施例的PLL电路100′的结构的部分电路框图。为了避免重复参照图2的描述，下面将给出与图2所示的PLL电路100的区别的描述。

图5所示的根据本公开的第二实施的PLL电路100′具有这样的结构：其中，收敛检测电路118和激活部分119被加入到图2所示的PLL电路100。

收敛检测电路118监视来自数据转换电路116的输出信号，由此，检测来自数据转换电路116的输出信号的收敛程度。收敛检测电路118是用于当输入信号和设定分频比“N”101之间的差、和输入信号的算术运算周期上的变化等于或者小于任意阈值值时，将数据转换电路116的输出信号视为收敛的电路。在收敛检测电路118检测到PLL电路110′的中收敛之后，向校正值计算部分109发送控制信号，由此启动校正值计算部分109。

激活部分119产生启动校正值计算部分109的控制信号，并且向校正值计算部分109输出该控制信号。下面将详细描述激活部分119的结构。

[3-2激活部分的功能结构]

图6是示出根据本公开第二实施例的PLL电路100′中包括的激活部分的结构的部分电路框图。如上所述，激活部分119启动或者关闭校正功能。也就是，激活部分119产生启动或者关闭校正值计算部分109的控制信号。

在第一乘法器142中，数字表示的设定分频比“N”141乘以第一基准时钟的频率值143，由此获得期望的振荡频率值f_RF。另外，第二乘法器144将Δt的估计值145乘以作为期望振荡频率值f_RF的第一乘法器142的输出信号。总之，第二乘法器144的输出信号变为Δt/T。请注意：为了计算Δt/T，还可以采用用于计算图3所示的周期检测电路121中检测的值的倒数的构造。

第三乘法器146将第二乘法器144的输出信号乘以以数字值表示的设定分频比“N”141的小数部分148的倒数149。总之，从图15所示的关系可见，第三乘法器146的输出信号变为M。

加法器150从第三乘法器146的输出信号M减去1以获得(M-1)。当用于控制环带的可变增益电路的增益151用1/2^α给出时，在第四乘法器152中可变增益电路的增益151乘以1/2，由此获得1/2^(α+1)。请注意：不用说，移位电路可替代第四乘法器152。

第五乘法器153将第四乘法器152的输出信号1/2^(α+1)乘以加法器150的输出信号(M-1)。结果，第五乘法器153获得输出信号(M-1)/2^(α+1)。

比较电路154进行比较第五乘法器153的输出信号(M-1)/2^(α+1)是否小于1。当第五乘法器153的输出信号(M-1)/2^(α+1)小于1时，输出控制信号155以启动校正功能。另一方面，当第五乘法器153的输出信号(M-1)/2^(α+1)等于或者大于1时，输出控制信号156以关闭校正功能。在此，图15所示的算术运算周期1中的累积型加法器2的小数部分用上述式(2)表示。

获得式(2)中的花括号内的第二项和之后的和的条件，以在正方向上累积算术运算周期的误差：

$\frac{1}{M}-\frac{1}{2^{\mathrm{\α}}}\·(1-\frac{a}{M})>0$

$\frac{1}{M}-\frac{1}{2^{\mathrm{\α}}}\·(1-\frac{M+1}{2M})>0$

$\frac{M-1}{2^{\mathrm{\&alpha;}+1}}<1...\left(10\right)$

总之，图6所示的激活部分119是用于仅当满足式(10)表示的条件时产生启动校正功能的控制信号的电路。

请注意：尽管在第二实施例中使用第三乘法器146，但不用说，在本公开中，可以使用图3所示的触发器126的输出信号M代替使用第三乘法器146的输出信号M。

4.第三实施例

[4-1校正值计算部分的结构]

接下来，将描述本公开的第三实施例。图7是示出根据本公开第三实施例的PLL电路中包括的校正值计算部分109′的结构的部分电路框图。在下文中，将参照图7给出根据本公开的第三实施例的PLL电路中包括的校正值计算部分109′的结构的描述。

为了避免重复参照图3的描述，下面将给出与图3所示的根据本公开的第一实施例的PLL电路100包括的校正值计算部分109的区别的描述。

图7所示的校正值计算部分109′具有这样的结构：其中，第二比较电路129和开关130被加到图3所示的校正值计算部分109。

第二比较电路129根据作为TDC电路106的输出信号的数字值D_R和作为周期检测电路121的输出信号的2·|D_R-D_F|两者计算D_R/(2·|D_R-D_F|)以用于数字控制振荡器105的输出时钟，并且检测D_R/(2·|D_R-D_F|)的值是否落入预定范围内(等于或者大于0.25且小于0.75)。当检测到D_R/(2·|D_R-D_F|)的值等于或者大于0.25且小于0.75时，按照将TDC电路106的输出信号D_R输入到第一延迟电路123的方式控制开关130。另一方面，当检测到D_R/(2·|D_R-D_F|)的值小于0.25或者等于或者大于0.75时，按照将TDC电路106的输出信号D_F输入到第一延迟电路123的方式控制开关130。

图8是示出对开关103进行控制以向第一延迟电路123输入来自TDC电路106的两个输出信号D_R和D_F之一的说明图。

由于在算术运算周期x中，D_R＝12并且D_F＝6，D_R/(2·|D_R-D_F|)的值变为1。因此，开关130被第二比较电路129控制以选择输出信号D_F。另一方面，由于在算术运算周期(x+1)中，D_R＝3并且D_F＝9，D_R/(2·|D_R-D_F|)的值变为0.25。因此，开关130被第二比较电路129控制以选择输出信号D_R。

在此，考虑没有这种边沿切换的情况。当观察到从算术运算周期(x+k-1)到算术运算周期(x+k)的改变时，输出信号D_R从12改变为1。全部在图7示出的加法器122、第一延迟电路123和第一比较电路124组成用于检测当前算术运算周期中的输出信号D_R相对于先前算术运算周期中的输出信号D_R增加1的点的块。因此，在从算术运算周期(x+k-1)到算术运算周期(x+k)的改变点处，第一比较电路124不能检测到增加1。

然后，在此情况下，检测输出信号D_R不增加1，但是输出D_F增加1，导致变得在从算术运算周期(x+k-1)到算术运算周期(x+k)的改变点处可以检测累积时钟数的小数部分的周期性。

[4-2.相位比较处理]

图9A和图9B是示出根据本公开的第三实施例的PLL电路中包括的由校正值计算部分109′执行的相位比较处理的时序图。

当从图7所示的校正值计算部分109′包括的第二比较电路129获得的结果是表示选择图9A所示的输出信号D_R的结果时，例如，图5所示的PLL电路100′中的重计时电路110产生通过在振荡电路105的输出时钟CLK_RF的上升沿对第一基准时钟振荡电路103的输出时钟CLK_REF1重计时获得的第二基准时钟CLK_REF2。

另外，第一触发器111在第二基准时钟CLK_REF2的上升沿保持第二累积型加法器104的输出信号。这等同于当以小数点表示振荡电路105的输出时钟CLK_RF的累积时钟数时，计算通过舍入小数部分获得的整数值CLK_{ACCUM_INT}。因此，根据式(11)获得第一基准时钟振荡电路103的输出时钟CLK_REF1的上升沿处的以小数点表示的振荡电路105的输出时钟CLK_RF的累积时钟数CLK_ACCUM：

CLK_ACCUM＝CLK_{ACCUM_INT}-Frac

$\mathrm{Frac}=1-\frac{D_R}{D_T}...\left(11\right)$

其中，D_T＝2·|D_R-D_F|。

因此，图5所示的PLL电路100′中的第三加法器113从第一累积型加法器102的输出信号减去振荡电路105的输出时钟CLK_RF的用小数点表示的累积时钟数CLK_ACCUM，以累积地加入“N”作为数字表示的设定分频比101，由此作为相位比较器操作。

另一方面，当从图7所示的校正值计算部分109′中包括的第二比较电路129获得的结果是表示选择图9B所示的输出信号D_F的结果时，例如，图5中所示的PLL电路100′中的重计时电路110产生通过在振荡电路105的输出时钟CLK_RF的下降沿处对第一基准时钟振荡电路103的输出时钟CLK_REF1重计时获得的第二基准时钟CLK_REF2。

另外，第一触发器111在第二基准时钟CLK_REF2的上升沿处保持第二累积型加法器104的输出信号。因此，根据式(12)获得第一基准时钟振荡电路103的输出时钟CLK_REF1的上升沿处的以小数点表示的振荡电路105的输出时钟CLK_RF的累积时钟数CLK_ACCUM：

CLK_ACCUM＝CLK_{ACCUM_INT}+0.5-Frac

$\mathrm{Frac}=1-\frac{D_F}{D_T}...\left(12\right)$

其中D_T＝2·|D_R-D_F|。

因此，图5所示的PLL电路100′中的第三加法器113从第一累积型加法器102的输出信号减去振荡电路105的输出时钟CLK_RF的用小数点表示的累积时钟数CLK_ACCUM，以累积地加上数字表示的设定分频比“N”101，由此作为相位比较器操作。

仅必须执行根据从图7所示的校正值计算部分109′中包括的第二比较电路129获得的比较结果适当地使用式(11)和式(12)两者的相位比较处理。

5.第四实施例

[5-1.包括PLL电路的无线终端设备的结构]

接下来，将给出包括根据本公开第一实施例的PLL电路的根据本公开第四实施例的作为通信设备的无线终端设备的描述。请注意：尽管根据本公开第四实施例的无线终端设备包括根据本公开第一实施例的PLL电路100，但是，根据本公开第四实施例的无线终端设备还可以包括根据本公开第二实施例的PLL电路100′或者根据本公开第三实施例的PLL电路。图10是示出包括根据本公开第一实施例的PLL电路100的根据本公开第四实施例的无线终端设备200的结构的部分电路框图。在下文中，将参照图10详细描述根据本公开第四实施例的无线终端设备200的结构。

如图10所示，无线终端设备200包括基带电路(基带块)201、发射/接收模块202、天线双工器203，以及经由其发射/接收电波的天线204。

基带电路201是用于处理基带信号的电路，并且与发射/接收模块202交换信号。发射/接收模块202与基带电路201交换信号，由此执行信号处理。天线双工器203与发射/接收模块202交换信号。经由天线204发射/接收电波。

另外，发射/接收模块202被分类为发射系统和接收系统。在此情况下，发射系统包括数字PLL 211、振荡器212和低噪声放大器213。另外，接收系统包括数字PLL 211、振荡器222、低噪声放大器223、下转换器224、低通滤波器225和可变增益转换器226。

在此，图2所示的根据本公开第一实施例的PLL电路100例如可应用于图10所示的每个数字PLL 211和221。或者，图5所示的根据本公开第二实施例的PLL电路100′例如可应用于图10所示的每个数字PLL211和221，代替PLL电路100。PLL电路100应用于无线终端设备200，从而无线终端设备200可具有上述本公开的第一到第三实施例的效果。总之，根据本公开第四实施例的无线终端设备200可降低当可变增益放大电路的增益切换到另一个时产生的偏置的不连续，由此实现高速锁定操作。

请注意：不用说，图10中所示的无线终端设备200仅是示例，本公开不限于此。本公开的PLL电路可应用于通信设备只要通信设备使用数字PLL。例如，根据本公开的第一和第二实施例的PLL电路100和100′任何之一可应用于这种PLL电路。

6.结论

如上面以实例方式具体描述的，提供了一种PLL电路，PLL代表锁相环，该电路包括：累积时钟数检测部分，将振荡电路的累积时钟数检测为数字值；周期性检测部分，用第一基准时钟作为基准来检测振荡电路的累积时钟数的小数部分的数字值的周期性；校正值计算部分，根据振荡电路的输出时钟的一个周期的数字值、振荡电路的累积时钟数的小数部分具有的周期性的一个周期的数字值，以及通过自振荡电路的累积时钟数的小数部分具有的周期性的各周期的起点对第一基准时钟的数目进行计数而获得的值，计算校正值；以及加法部分，自周期性的各周期的起点开始，依第一基准时钟将校正值加到累积时钟数的小数部分。

此外，还提供了一种用于PLL电路的误差校正方法，PLL代表锁相环，方法包括：将振荡电路的累积时钟数检测为数字值；用第一基准时钟作为基准来检测振荡电路的累积时钟数的小数部分的数字值的周期性；根据振荡电路的输出时钟的一个周期的数字值、振荡电路的累积时钟数的小数部分具有的周期性的一个周期的数字值，以及通过自振荡电路的累积时钟数的小数部分具有的周期性的各周期的起点对第一基准时钟的数目进行计数而获得的值，计算校正值；以及自周期性的各周期的起点开始，依第一基准时钟将校正值加到累积时钟数的小数部分。

进一步地，还提供了一种通信设备，包括：PLL电路，PLL代表锁相环，PLL电路包括：累积时钟数检测部分，将振荡电路的累积时钟数检测为数字值；周期性检测部分，用第一基准时钟作为基准来检测振荡电路的累积时钟数的小数部分的数字值的周期性；校正值计算部分，根据振荡电路的输出时钟的一个周期的数字值、振荡电路的累积时钟数的小数部分具有的周期性的一个周期的数字值，以及通过自振荡电路的累积时钟数的小数部分具有的周期性的各周期的起点对第一基准时钟的数目进行计数而获得的值，计算校正值；以及加法部分，自周期性的各周期的起点开始，依第一基准时钟将校正值加到累积时钟数的小数部分。

如上所述，根据根据本公开的第一到第三实施例的PLL电路，计算校正值并且加到累积时钟数的小数部分，从而可降低由于TDC电路的有限分辨率产生的周期性误差的影响。另外，根据根据本公开第二实施例的PLL电路，在TDC电路的周期性误差的影响变得显著的条件下进行校正值的相加，从而在TDC电路的周期性误差的影响更小的条件下可降低算术运算的量。

另外，根据根据本公开的第三实施例的PLL电路，可去除TDC电路的周期性误差的检测的不连续点的影响。另外，可在基准时钟的上升沿和振荡时钟的上升沿变得彼此接近的条件下降低TDC电路的检测误差的影响。

尽管上述实施例中描述的一系列处理可以被专用硬件执行，该一系列处理还可以被软件(应用)执行。当利用软件执行该一系列处理时，由通用或者专用计算机执行计算机程序，由此可实现上述一系列处理。

尽管至此参照附图描述了本公开的实施例，本公开不限于此。对本领域技术人员明显地本公开所属的技术领域术语属于所附的权利要求中公开的技术构思的类别内的各种变化和修改。另外，应理解各种变化和修改自然地属于本公开的技术范围。

本申请包含2010年11月25日在日本专利局提交的日本优先权专利申请JP 2010-262781中公开的主题，其整个内容通过引用合并于此。

Claims (12)

1.一种PLL电路，PLL代表锁相环，所述电路包括：

累积时钟数检测部分，将振荡电路的累积时钟数检测为数字值；

周期性检测部分，用第一基准时钟作为基准来检测所述振荡电路的累积时钟数的小数部分的数字值的周期性；

校正值计算部分，根据所述振荡电路的输出时钟的一个周期的数字值、所述振荡电路的累积时钟数的小数部分具有的周期性的一个周期的数字值，以及通过自所述振荡电路的累积时钟数的小数部分具有的周期性的各周期的起点对第一基准时钟的数目进行计数而获得的值，计算校正值；以及

加法部分，自所述周期性的各周期的起点开始，依所述第一基准时钟将所述校正值加到累积时钟数的小数部分。

2.根据权利要求1所述的PLL电路，其中，所述累积时钟数检测部分包括：

TDC电路，检测所述振荡电路的累积时钟数的小数部分，TDC代表时间—数字转换器。

3.根据权利要求2所述的PLL电路，还包括：

切换部分，切换所述加法部分的校正值加入的存在或者不存在，

其中，所述切换部分根据分频比、所述TDC电路的分辨率、累积时钟数的小数部分具有的周期性的一个周期的数字值以及用于控制环带的常数之间的关系，控制所述加法部分的校正值加入的存在或者不存在的切换。

4.根据权利要求1所述的PLL电路，还包括：

收敛检测部分，检测PLL的收敛状态，

其中，所述收敛检测部分在达到任意设定收敛状态的条件下控制所述加法部分的校正值加入的存在或者不存在的切换。

5.根据权利要求1所述的PLL电路，还包括：

重计时部分，利用所述振荡电路的输出时钟或者通过对所述输出时钟进行分频获得的时钟对所述第一基准时钟进行重计时，

其中，所述累积时钟数检测部分使用通过由所述重计时部分对所述第一基准时钟进行重计时获得的时钟作为第二基准时钟，并且所述累积时钟数检测部分在所述第二基准时钟的上升沿的时刻保持所述振荡电路的累积时钟数的整数部分的输出。

6.根据权利要求5所述的PLL电路，其中，当所述重计时部分使用上升沿作为用于重计时的边沿时，所述累积时钟数检测部分检测所述第一基准时钟的上升沿与所述振荡电路的输出时钟和通过对所述输出时钟进行分频获得的时钟之一的上升沿之间的时间差的数字值的周期性。

7.根据权利要求5所述的PLL电路，其中，当所述重计时部分使用下降沿作为用于重计时的边沿时，所述累积时钟数检测部分检测所述第一基准时钟的上升沿与所述振荡电路的输出时钟和通过对所述输出时钟进行分频获得的时钟之一的下降沿之间的时间差的数字值的周期性。

8.根据权利要求5所述的PLL电路，还包括：

相位比较器，执行算术运算，从通过在每一第一基准时钟累积地加上用数字值表示的分频比而获得的值中减去在所述第二基准时钟的上升沿的时刻保持的所述振荡电路的累积时钟数的整数部分的数字值和所述振荡电路的累积时钟数的小数部分的数字值两者。

9.根据权利要求8所述的PLL电路，其中，当所述重计时部分使用上升沿作为用于重计时的边沿时，所述相位比较器使用根据来自所述累积时钟数检测部分的输出的所述第一基准时钟的上升沿与所述振荡电路的输出时钟和通过对所述振荡电路的所述输出时钟进行分频获得的时钟之一的上升沿之间的时间差的数字值而计算的小数部分作为所述振荡电路的累积时钟数的小数部分。

10.根据权利要求8所述的PLL电路，其中，当所述重计时部分使用下降沿作为用于重计时的边沿时，所述相位比较器使用根据来自所述累积时钟数检测部分的输出的所述第一基准时钟的上升沿与所述振荡电路的输出时钟和通过对所述振荡电路的输出时钟进行分频获得的时钟之一的下降沿之间的时间差的数字值而计算的小数部分作为所述振荡电路的累积时钟数的小数部分。

11.一种用于PLL电路的误差校正方法，PLL代表锁相环，所述方法包括：

将振荡电路的累积时钟数检测为数字值；

用第一基准时钟作为基准来检测所述振荡电路的累积时钟数的小数部分的数字值的周期性；

根据所述振荡电路的输出时钟的一个周期的数字值、所述振荡电路的累积时钟数的小数部分具有的周期性的一个周期的数字值，以及通过自所述振荡电路的累积时钟数的小数部分具有的周期性的各周期的起点对第一基准时钟的数目进行计数而获得的值，计算校正值；以及

自所述周期性的各周期的起点开始，依第一基准时钟将所述校正值加到累积时钟数的小数部分。

12.一种通信设备，包括：

PLL电路，PLL代表锁相环，所述PLL电路包括：

累积时钟数检测部分，将振荡电路的累积时钟数检测为数字值；

周期性检测部分，用第一基准时钟作为基准来检测所述振荡电路的累积时钟数的小数部分的数字值的周期性；

校正值计算部分，根据所述振荡电路的输出时钟的一个周期的数字值、所述振荡电路的累积时钟数的小数部分具有的周期性的一个周期的数字值，以及通过自所述振荡电路的累积时钟数的小数部分具有的周期性的各周期的起点对第一基准时钟的数目进行计数而获得的值，计算校正值；以及

加法部分，自所述周期性的各周期的起点开始，依所述第一基准时钟将所述校正值加到累积时钟数的小数部分。

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