JP5609585B2 - Ｐｌｌ回路、ｐｌｌ回路の誤差補償方法及び通信装置 - Google Patents

Description

本発明は、ＰＬＬ回路、ＰＬＬ回路の誤差補償方法及び通信装置に関する。

無線通信端末では、搬送波周波数を正確な周波数にロックさせておくために、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路が用いられる。近年、半導体プロセスの微細化に伴い、アナログ電圧で制御する電圧制御発振器（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ， ＶＣＯ）をデジタル制御発振器（Ｄｉｇｉｔａｌ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ， ＤＣＯ）に置き換えた構成が着目されつつある。

従来のＶＣＯを用いたＰＬＬ回路は、基準クロックとＶＣＯ出力を分周したクロックの２つのクロック間の位相差を位相比較器で比較する。ここで一般的な位相比較器として、位相差をアップ、ダウン、アップ＋ダウンの３状態のパルス幅に変換する回路が用いられ、このパルスを用いてチャージ・ポンプ回路の電流源を制御し、出力される電流をループ・フィルタで電圧に変換し、ＶＣＯを制御する。

一方、図１１に示すような、近年着目されているＤＣＯを用いたＡｌｌ−Ｄｉｇｉｔａｌ ＰＬＬ回路の例は、位相差に相当する累積クロック数のＦｒａｃｔｉｏｎａｌ成分をＴｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ（ＴＤＣ）回路で、Ｉｎｔｅｇｅｒ成分をアキュムレータ回路でデジタル値に変換し、検出したこれらの位相差に相当するデジタル値を様々な手法でフィードバックし、ＤＣＯをデジタル的に制御する。

R.B.Staszewskiet al., "All-Digital Phase-Domain TX FrequencySynthesizer for Bluetooth Radios in 0.13um CMOS, ISSCC2004 Digest

しかし、ＴＤＣ回路を用いたＰＬＬにおいて、小数部の小さな分周比を設定した場合、このＴＤＣ回路の分解能に起因した周期性誤差の発生が懸念される。そして、そのＴＤＣ回路の分解能に起因した周期性誤差は、スプリアス成分を発生させるという問題があった。

そこで、本発明は、上記問題に鑑みてなされたものであり、本発明の目的とするところは、デジタル制御発振器を持つＰＬＬ回路に用いられるＴＤＣ回路の有限な分解能により発生する周期性誤差を補償することが可能な、新規かつ改良されたＰＬＬ回路、ＰＬＬ回路の誤差補償方法及び通信装置を提供することにある。

上記課題を解決するために、本発明のある観点によれば、発振回路の累積クロック数をデジタル値として検出する累積クロック数検出部と、前記発振回路の累積クロック数の小数部のデジタル値の、第１の基準クロックを基準とする周期性を検出する周期検出部と、前記発振回路の出力クロックの１周期のデジタル値、前記発振回路の累積クロック数の小数部が持つ周期性の１周期のデジタル値、および前記発振回路の累積クロック数の小数部が持つ周期性の各周期の開始点から前記第１の基準クロック数をカウントした値から補正値を算出する補正値算出部と、前記周期性の各周期の開始点から前記第１の基準クロックの周期で、前記累積クロック数の小数部に前記補正値を加算する加算部と、を備える、ＰＬＬ回路が提供される。

前記累積クロック数検出部は、前記発振回路の累積クロック数の小数部を検出するＴＤＣ回路を含んでいてもよい。

前記加算部による前記補正値の加算の有無を切り替える切替部をさらに備え、前記切替部は、分周比、前記ＴＤＣ回路の分解能、前記累積クロック数の小数部が持つ周期性の１周期のデジタル値およびループ帯域を制御する定数との関係に基づいて、前記加算部による前記補正値の加算の有無の切り替えを制御するようにしてもよい。

ＰＬＬの収束状態を検出する収束検出部をさらに備え、前記収束検出部は、設定された任意の収束状態に達した後に前記加算部による前記補正値の加算の有無の切り替えを制御するようにしてもよい。

前記第１の基準クロックを前記発振回路の出力クロックまたは該出力クロックを分周したクロックでリタイミングするリタイミング部をさらに備え、前記累積クロック数検出部は、前記リタイミング部が前記第１の基準クロックをリタイミングして得られるクロックを第２の基準クロックとして用い、発振回路の累積クロック数の整数部の出力を前記第２の基準クロックの立ち上がりエッジのタイミングで保持するようにしてもよい。

前記リタイミング部が、リタイミングするエッジとして立ち上がりエッジを用いた場合には、前記累積クロック数検出部は、前記第１の基準クロックの立ち上がりエッジと前記発振回路の出力クロックまたは該出力クロックを分周したクロックの立ち上がりエッジ間の時間差のデジタル値の周期性を検出するようにしてもよい。

前記リタイミング部が、リタイミングするエッジとして立ち下がりエッジを用いた場合には、前記累積クロック数検出部は、前記第１の基準クロックの立ち上がりエッジと前記発振回路の出力クロックまたは該出力クロックを分周したクロックの立ち下がりエッジ間の時間差のデジタル値の周期性を検出するようにしてもよい。

デジタル値で表示された分周比を前記第１の基準クロック毎に累積加算して得られる値から、前記第２の基準クロックの立ち上がりエッジのタイミングで保持された前記発振回路の累積クロック数の整数部のデジタル値および前記発振回路の累積クロック数の小数部のデジタル値を減じる演算を行う位相比較器をさらに備えていてもよい。

前記リタイミング部が、リタイミングするエッジとして立ち上がりエッジを用いた場合には、前記位相比較器は、前記発振回路の累積クロックの小数部として、前記累積クロック数検出部の出力のうち前記第１の基準クロックの立ち上がりエッジと前記発振回路の出力クロックまたは該出力クロックを分周したクロックの立ち上がりエッジ間の時間差のデジタル値から算出される小数部を用いるようにしてもよい。

前記リタイミング部が、リタイミングするエッジとして立ち下がりエッジを用いた場合には、前記位相比較器は、前記発振回路の累積クロックの小数部として、前記累積クロック数検出部の出力のうち前記第１の基準クロックの立ち上がりエッジと前記発振回路の出力クロックまたは該出力クロックを分周したクロックの立ち下がりエッジ間の時間差のデジタル値から算出される小数部を用いるようにしてもよい。

また、上記課題を解決するために、本発明の別の観点によれば、発振回路の累積クロック数をデジタル値として検出する累積クロック数検出ステップと、前記発振回路の累積クロック数の小数部のデジタル値の、第１の基準クロックを基準とする周期性を検出する周期検出ステップと、前記発振回路の出力クロックの１周期のデジタル値、前記発振回路の累積クロック数の小数部が持つ周期性の１周期のデジタル値、および前記発振回路の累積クロック数の小数部が持つ周期性の各周期の開始点から前記第１の基準クロック数をカウントした値から補正値を算出する補正値算出ステップと、前記周期性の各周期の開始点から前記第１の基準クロックの周期で、前記累積クロック数の小数部に前記補正値を加算する加算ステップと、を備える、ＰＬＬ回路の誤差補償方法が提供される。

また、上記課題を解決するために、本発明の別の観点によれば、上記ＰＬＬ回路を備える、通信装置が提供される。

以上説明したように本発明によれば、デジタル制御発振器を持つＰＬＬ回路に用いられるＴＤＣ回路の有限な分解能により発生する周期性誤差を補償することが可能な、新規かつ改良されたＰＬＬ回路、ＰＬＬ回路の誤差補償方法及び通信装置を提供することができる。

デジタル制御発振器を持つＰＬＬ回路に用いられるＴＤＣ回路の有限な分解能により発生する周期性誤差を保証する際の補正値の算出について示す説明図である。 本発明の第１の実施形態にかかるＰＬＬ回路１００の構成を示す説明図である。 本発明の第１の実施形態にかかるＰＬＬ回路１００に含まれる補正値算出部１０９の構成を示す説明図である。 本発明の第１の実施形態にかかるＰＬＬ回路１００による補正値を加味しないシミュレーション結果をグラフで示す説明図である。 本発明の第１の実施形態にかかるＰＬＬ回路１００による補正値を加味したシミュレーション結果をグラフで示す説明図である。 本発明の第２の実施形態にかかるＰＬＬ回路１００’の構成を示す説明図である。 本発明の第２の実施形態にかかるＰＬＬ回路１００’に含まれるアクティベート部１１９の構成を示す説明図である。 本発明の第３の実施形態に含まれるＰＬＬ回路に含まれる補正値算出部１０９’の構成を示す説明図である。 スイッチ１３０が、ＴＤＣ回路１０６の２つの出力のうち、どちらの出力を第１の遅延回路１２３に入力するよう制御するのかを示す説明図である。 本発明の第３の実施形態にかかるＰＬＬ回路に含まれる補正値算出部１０９’による位相比較処理を示す説明図である。 本発明の第３の実施形態にかかるＰＬＬ回路に含まれる補正値算出部１０９’による位相比較処理を示す説明図である。 本発明の各実施形態にかかるＰＬＬ回路を備える無線端末装置２００の構成について説明する説明図である。 ＤＣＯを用いたＡｌｌ−Ｄｉｇｉｔａｌ ＰＬＬ回路の例を示す説明図である。 一般的なＴＤＣ回路の構成を示す説明図である。 一般的なＴＤＣ回路の構成を示す説明図である。 一般的なＴＤＣ回路でのデジタル変換の処理をタイミングチャートで示す説明図である。 ＴＤＣ回路の分解能に起因した周期性誤差の発生のビヘイビアモデルを示す説明図である。 図１５に示したビヘイビアモデルに基づいて、各ブロックでの値を計算したものを示す説明図である。

以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。

なお、説明は以下の順序で行うものとする。
＜１．従来のＰＬＬ回路の問題点＞
＜２．第１の実施形態＞
［２−１．補正値の算出］
［２−２．ＰＬＬ回路の構成］
［２−３．補正値算出部の構成］
［２−４．シミュレーション結果］
＜３．第２の実施形態＞
［３−１．ＰＬＬ回路の構成］
［３−２．アクティベート回路の機能構成］
＜４．第３の実施形態＞
［４−１．補正値算出部の構成］
［４−２．位相比較処理］
＜５．ＰＬＬ回路を備える無線端末装置＞
＜６．まとめ＞

＜１．従来のＰＬＬ回路の問題点＞
デジタル制御発振器（ＤＣＯ）の出力クロックの累積クロック数の小数部の検出に用いるＴＤＣ回路の分解能は半導体プロセスに依存したある有限な分解能を有する。図１２及び図１３は、一般的なＴＤＣ回路の構成を示す説明図である。以下、図１２及び図１３を用いて一般的なＴＤＣ回路の構成について説明する。

一般的なＴＤＣ回路１０００は、インバータ回路等、微小な遅延Δｔを持つ素子を従属に接続し、この遅延素子に発振周波数クロックが入力される。基準クロックの立ち上がりエッジにて、各遅延素子の出力をホールドし、このホールドしたデータをデコーダ１０１０でデコードする。これにより、基準クロックの立ち上がりエッジと発振周波数クロックの立ち上がりエッジ間の時間差、あるいは、立下りエッジ間の時間差をデジタル変換することができる。

図１４は、一般的なＴＤＣ回路でのデジタル変換の処理をタイミングチャートで示す説明図である。以下、図１４のタイミングチャートを用いてＴＤＣ回路でのデジタル変換の処理を示す。ＣＬＫ_ＲＦが図１２のＴＤＣ回路１０００に入力されると、各遅延素子の出力Ｄ_１〜Ｄ_１０はΔｔずつ遅延した波形となる。この各波形をＣＬＫ_ＲＦの立ち上がりエッジでホールドすると、フリップフロップＱ_１〜Ｑ_１０の出力から構成されるデジタルデータ［Ｑ_１：Ｑ_１０］は“１１１０００００１１”となる。デコーダ回路１０１０にて、このデータを左からカウントして、１から０に変化する点をｔ_Ｒ、０から１に変化する点をｔ_Ｆとする。つまり、図１４の例では、ｔ_Ｒ、ｔ_Ｆは、それぞれｔ_Ｒ＝３Δｔ、ｔ_Ｆ＝８Δｔとデジタル変換される。

ＴＤＣ回路を用いたＰＬＬにおいて、小数部の小さな分周比を設定した場合、このＴＤＣ回路の分解能に起因した周期性誤差の発生が懸念される。この現象の説明に用いるビヘイビアモデルが図１５に示されている。このビヘイビアモデルに基づいて、各ブロックでの値を計算したものが図１６に示されている。ここでは、分周比の小数部の値が非常に小さい条件に限定し、小数部の影響のみを考慮する。まず、演算周期０での累積加算器１の小数部の初期値を（Δｔ／Ｔ）・（α／Ｍ）、累積加算器２の小数部の初期値をΔｔ／Ｔとする。ここで、ΔｔはＴＤＣ回路の時間分解能、Ｔは発振周波数の周期、Ｍは設定分周比の小数部のΔｔ／Ｔに対する分割数、αは任意の整数値を示す。よって、演算周期０での加算器出力は、（Δｔ／Ｔ）・｛（α／Ｍ）−１｝となる。また、可変利得回路（Ｇ_１＝１／２^α）、ＤＣＯ利得（Ｇ_ＤＣＯ＝ｆ_ｒｅｆ）を加味すると、発振周波数の誤差は以下の（１）で示す値となる。

次に、演算周期１での累積加算器２の小数部には、演算周期０での値Δｔ／Ｔに、所望発振周波数にＧ_２（＝１／ｆ_ｒｅｆ）を乗じた際の小数部分（Δｔ／Ｔ）・（１／Ｍ）を加算し、さらに、上記（１）で表される演算周期０での発振周波数誤差にＧ_２を乗じた値が加算される。ここで、乗算器でＧ_２を乗じる理由は、累積加算器２での加算処理が、基準クロックｆ_ｒｅｆ毎に行われるためである。よって、演算周期１での累積加算器２の小数部は、以下の（２）で示す値となる。

以後、この演算を繰り返すと、演算周期Ｍでの累積加算器２の小数部は、以下の（３）で示す値となる。

ここで、上記（３）において、小カッコ内が０となる条件を求めると、α＝（Ｍ＋１）／２となる。この累積加算器２の小数部の小カッコ内が０になる条件は、Ｍ周期にわたる周波数誤差の平均が０になることと等価である。つまり、Ｍ周期の発振周波数の平均値が、設定周波数に制御されているということである。ここで、演算周期Ｍでの加算器出力の誤差を計算すると、演算周期Ｍでの加算器出力の誤差は以下の（４）で示す値となる。

これにより、演算周期Ｍでの加算器出力の誤差は、演算周期０での加算器出力の誤差と同じになっていることが分かる。以上から、周期Ｍでこの動作が繰り返されることが計算から理解できる。そして、この周期性の誤差はスプリアス成分ｆ_ｒｅｆ／Ｍを発生させる。

そこで、以下で説明する本発明の各実施形態において、デジタル制御発振器を持つＰＬＬ回路に用いられるＴＤＣ回路の有限な分解能により発生する周期性誤差を補償することが可能なＰＬＬ回路について説明する。

＜２．第１の実施形態＞
［２−１．補正値の算出］
図１は、本発明の第１の実施形態にかかる、デジタル制御発振器を持つＰＬＬ回路に用いられるＴＤＣ回路の有限な分解能により発生する周期性誤差を保証する際の補正値の算出について示す説明図である。以下、図１を用いて周期性誤差を保証する際の補正値の算出について説明する。

ここで、演算周期Ｍでの発振回路の出力クロックの累積クロック数の小数部の初期値を２Δｔ／Ｔ、設定した分周比の累積加算値の小数部の初期値を（Δｔ／Ｔ）・｛（α＋Ｍ）／Ｍ）｝とする。また、発振回路の出力クロックの累積クロック数の小数部に加算する補正値をｘとする。演算周期Ｍでの位相比較器の出力は以下の（５）となる。

ここで、この演算周期Ｍでの位相比較器の出力を０とする補正値ｘ_Ｍを求めると、（Δｔ／Ｔ）・｛（α／Ｍ）−１）｝となる。同様にして、各演算周期での補正値を求めると次のようになる。

つまり、上記から分かるように、補正値は周期Ｍで繰り返されることが分かる。この演算周期の周期性の開始点を０とし、任意の演算周期ｋでの補正値ｘ_ｋを表すと、以下の数式１となる。

よって、各演算周期ｋにおいて、ＴＤＣ回路出力を利用して算出される発振回路の累積クロック数の小数部の値に補正値ｘ_ｋを加算し続けるとこにより、位相比較器の出力を０に補償し続けることが可能となる。

以上、デジタル制御発振器を持つＰＬＬ回路に用いられるＴＤＣ回路の有限な分解能により発生する周期性誤差を保証する際の補正値の算出について説明した。次に、本発明の第１の実施形態にかかるＰＬＬ回路の構成について説明する。

［２−２．ＰＬＬ回路の構成］
図２は、本発明の第１の実施形態にかかるＰＬＬ回路１００の構成を示す説明図である。以下、図２を用いて本発明の第１の実施形態にかかるＰＬＬ回路１００の構成について説明する。

図２に示したように、本発明の第１の実施形態にかかるＰＬＬ回路１００は、第１の累積加算器１０２と、第１の基準クロック１０３と、第２の累積加算器１０４と、発振回路１０５と、ＴＤＣ回路１０６と、小数部算出回路１０７と、第１の加算器１０８と、補正値算出部１０９と、リタイミング回路１１０と、第１のフリップフロップ１１１と、第２の加算器１１２と、第３の加算器１１３と、第２のフリップフロップ１１４と、可変利得回路１１５と、データ変換回路１１６と、乗算器１１７と、を含んで構成される。

第１の累積加算器１０２は、デジタル数値化された設定分周比“Ｎ”１０１を第１の基準クロック１０３の立ち上がりエッジ毎に累積加算するものである。第２の累積加算器１０４は、発振回路１０５の出力クロックＣＬＫ_ＲＦの立ち上がりエッジ毎に値“１”を累積加算する。つまり、第２の累積加算器１０４は、発振回路１０５の出力クロックＣＬＫ_ＲＦのクロック数をカウントする回路となる。

ＴＤＣ回路１０６は、発振回路１０５の出力クロックＣＬＫ_ＲＦの立ち上がりエッジと第１の基準クロック１０３の立ち上がりエッジ間の時間差、および発振回路１０５の出力クロックＣＬＫ_ＲＦの立ち下がりエッジと第１の基準クロック１０３の立ち上がりエッジ間の時間差をそれぞれデジタル変換する回路である。小数部算出回路１０７は、ＴＤＣ回路１０６でデジタル変換されたＤ_ＲおよびＤ_Ｆから、下記の数式２により、小数部の算出を行う。なお、Ｄ_Ｔは第１の基準クロック１０３の各周期で算出される値をある期間平均し、当該平均した値を常時更新し、数式２の算出に利用する構成にしてもよい。

この小数部は、発振回路１０５の出力クロックＣＬＫ_ＲＦの累積クロック数の小数部となる。第１の加算器１０８は、上記の（数式２）で算出される小数部に、補正値算出部１０９で算出された補正値を加算するものである。リタイミング回路１１０は、第１の基準クロック１０３を、発振回路１０５の出力クロックＣＬＫ_ＲＦの立ち上がりエッジでリタイミングした第２の基準クロックを生成するものである。

第１のフリップフロップ１１１は、第２の累積加算器１０４の出力をリタイミングした第２の基準クロックの立ち上がりエッジでホールドするものである。これは、発振回路１０５の出力クロックＣＬＫ_ＲＦの累積クロック数を小数点表示する際に、その小数部を切り上げた整数値を算出することと等価である。

第２の加算器１１２は、第１のフリップフロップ１１１の出力から、上記の（数式２）で算出される小数部に補正値算出部１０９で算出された補正値が加算された値を減じる。この第２の加算器１１２の出力は、発振回路１０５の出力クロックＣＬＫ_ＲＦの小数点表示された累積クロック数のデジタル値となる。よって、第３の加算器１１３は、デジタル数値化された設定分周比“Ｎ”１０１を累積加算する第１の累積加算器１０２の出力から、この発振回路１０５の出力クロックＣＬＫ_ＲＦの小数点表示された累積クロック数のデジタル値を減じる。つまり、小数点表示された基準の累積クロック数と発振回路１０５の出力クロックＣＬＫ_ＲＦの小数点表示された累積クロック数とを比較することから、第３の加算器１１３は、位相比較器と同様の動作を行う。

第２のフリップフロップ１１４は、第３の加算器１１３の出力をリタイミングされた第２の基準クロックの立ち上がりエッジでホールドする。第３の加算器１１３の出力は、可変利得回路１１５でレベル変換を行われる。可変利得回路１１５でレベル変換された位相誤差に相当するデジタル値は、データ変換回路１１６で変換される。このデータ変換回路１１６は、データ変換の一例として、下記の（数式３）で表されるデータ変換を実行する。ここで入力値をｘ、第３の加算器１１３のｕｎｓｉｇｎｅｄでの出力可変範囲の中点をＡ、可変利得回路１１５の利得を１／２^α、分周比をＮ、出力値をｙとする。

このデータ変換回路１１６でのデータ変換により、データ変換回路１１６の出力ｙは分周比Ｎを基準としたデジタル値に変換される。なお、（数式３）のデータ変換は一例であり、分周比Ｎを基準とするためのデータ変換であれば、本発明ではこの例に限られないことは言うまでもない。例えば、フィルタの伝達関数を挿入する等の改変を行ってもよい。

乗算器１１７は、発振回路１０５の変換利得を正規化するために用いられ、ｆ_ＲＥＦ／ｋ_ＤＣＯを乗算する。ここで、ｆ_ＲＥＦは第１の基準クロック１０３の周波数値、ｋ_ＤＣＯは発振回路１０５の変換利得である。

以上から、位相比較器として動作する第３の加算器１１３で検出される位相誤差成分は分周比Ｎを基準とした値にデータ変換され、このデータ変換された値を用いて発振回路１０５をデジタル制御することにより、図２に示す回路はＰＬＬ回路として動作することになる。

以上、本発明の第１の実施形態にかかるＰＬＬ回路１００の構成について説明した。次に、本発明の第１の実施形態にかかるＰＬＬ回路１００に含まれる補正値算出部１０９の構成について説明する。

［２−３．補正値算出部の構成］
図３は、本発明の第１の実施形態にかかるＰＬＬ回路１００に含まれる補正値算出部１０９の構成を示す説明図である。以下、図３を用いて本発明の第１の実施形態にかかるＰＬＬ回路１００に含まれる補正値算出部１０９の構成について説明する。

図３に示したように、本発明の第１の実施形態にかかるＰＬＬ回路１００に含まれる補正値算出部１０９は、周期検出回路１２１と、加算器１２２と、第１の遅延回路１２３と、第１の比較回路１２４と、カウンター回路１２５と、フリップフロップ１２６と、第２の遅延回路１２７と、補正値算出回路１２８と、を含んで構成される。

ＴＤＣ回路１０６には、デジタル制御発振器（ＤＣＯ）１０５の出力クロックが入力され、基準クロック１０３でトリガされる。そして、ＴＤＣ回路１０６は、ＤＣＯ１０５の出力クロックの立ち上がりエッジと基準クロック１０３の立ち上がりエッジ間の時間差をデジタル変換し、そのデジタル値Ｄ_Ｒを出力する。さらに、ＴＤＣ回路１０６は、ＤＣＯ１０５の出力クロックの立ち下がりエッジと基準クロック１０３の立ち上がりエッジ間の時間差をデジタル変換し、そのデジタル値Ｄ_Ｆを出力する。

ＤＣＯ１０５の出力クロックの周期検出回路１２１は、ＴＤＣ回路１０６で検出したデジタル値Ｄ_ＲおよびＤ_Ｆから、１周期のデジタル値を算出するものである。この１周期のデジタル値は、Ｔ／Δｔとなる。

加算器１２２は、ＴＤＣ回路１０６が出力するデジタル値Ｄ_Ｒから、時間Ｄを第１の遅延回路１２３で遅延させた値を減算する。

第１の比較回路１２４は、加算器１２２の出力と、値“１”との比較を行うものである。第１の比較回路１２４は、加算器１２２の出力が“１”のときに、“Ｈ”の極性の信号を出力し、それ以外の値のときには、“Ｌ”の極性の信号を出力する。つまり、第１の比較回路１２４の出力信号は、ＴＤＣ回路１０６の出力Ｄ_Ｒが“＋１”変化した際に、第１の遅延回路１２３での遅延時間Ｄ分の期間“Ｈ”となるストローブ信号を出力する。

カウンター回路１２５は、基準クロック１０３のクロック数をカウントする。第１の比較回路１２４が出力するストローブ信号の立ち上がり時、つまり、ＴＤＣ回路１０６の出力Ｄ_Ｒが“＋１”変化したタイミングで、カウンター回路１２５の出力がフリップフロップ１２６に取り込まれる。つまり、フリップフロップ１２６には、図１の演算周期Ｍが取り込まれる。また、上記のストローブ信号を使って、確実にフリップフロップ１２６で取り込まれた後に、カウンター回路１２５をリセットするために、第２の遅延回路１２７が用いられる。このような構成により、カウンター回路１２５は周期Ｍで動作するカウンター回路となる。

補正値算出回路１２８は、補正値ｘを算出する回路であり、ＤＣＯ１０５の出力クロックの周期検出回路１２１の出力Ｔ／Δｔと、フリップフロップ１２６が保持する演算周期Ｍと、カウンター回路１２５の出力である各演算周期ｋとが入力され、ＴＤＣ回路１０６の出力Ｄ_ＲおよびＤ_Ｆを用いて算出される発振回路の出力クロックの累積クロック数の小数部に加算すべき補正値が算出される。なお、図３では、ストローブ信号の生成にＤ_Ｒを用いているが、本発明においてはかかる例に限定されず、Ｄ_Ｆを用いることも可能なことは言うまでもない。また、同様の処理をする回路構成は、この図３に示した構成に限定されるものではない。

以上、図３を用いて本発明の第１の実施形態にかかるＰＬＬ回路１００に含まれる補正値算出部１０９の構成について説明した。次に、本発明の第１の実施形態にかかるＰＬＬ回路１００によるシミュレーション結果について説明する。

［２−４．シミュレーション結果］
図４Ａは、図１４のＰＬＬのビヘイビアモデルを使って、本発明の第１の実施形態にかかるＰＬＬ回路１００による補正値を加味しないシミュレーション結果をグラフで示す説明図である。図４Ｂは、図１４のＰＬＬのビヘイビアモデルを使って、本発明の第１の実施形態にかかるＰＬＬ回路１００による補正値を加味したシミュレーション結果をグラフで示す説明図である。ここで、分周比Ｎ＝１００．００１、基準クロック周波数ｆ_ＲＥＦ＝２６ＭＨｚ、ＴＤＣ回路に用いる遅延素子の遅延量Δｔ＝７．５ｐｓ、可変利得回路の利得Ｇ_１＝１／２^７である。

この設定値において、周期Ｍは約１９５となる。図４Ａ及び図４Ｂの下側の図は、１００００周期に渡ってシミュレーション結果を表示したものであり、上側の図は、７５００〜８５００周期を拡大表示したものである。この結果から分かるように、分周比Ｎの小数部が小さい場合に、周期的な誤差の影響が発振周波数値に表れていることが分かる。

図４Ｂは、十分収束した５０００周期後において、当該補正値の加算を行った場合のシミュレーション結果である。補正値の加算が行われない５０００周期までは、図４Ａ同様に周期的な誤差の影響が確認できるが、補正値の加算が行われる５０００周期以降は、周期的な誤差の影響が低減していることを確認できる。

以上から、本発明の第１の実施形態にかかるＰＬＬ回路１００に含まれる補正値算出部１０９で補正値を算出して、累積クロック数の小数部にその補正値を加算することで、ＴＤＣ回路の有限な分解能に起因して発生する、分周比の小数部が小さい条件で発生する周期的な誤差の影響低減に効果的であることが確認できる。

＜３．本発明の第２の実施形態＞
［３−１．ＰＬＬ回路の構成］
次に、本発明の第２の実施形態について説明する。図５は、本発明の第２の実施形態にかかるＰＬＬ回路１００’の構成を示す説明図である。図２との説明の重複を避けるために、図２に示したＰＬＬ回路１００との差分につき説明を加える。

図５に示した本発明の第２の実施形態にかかるＰＬＬ回路１００’は、図２に示したＰＬＬ回路１００に、収束検出回路１１８と、アクティベート部１１９と、が追加された構成を有している。

収束検出回路１１８は、データ変換回路１１６の出力をモニターして、その収束度合いを検出するものである。収束検出回路１１８は、入力信号と設定された分周比“Ｎ”１０１との差、および、入力信号の演算周期にわたる変化が任意の閾値以下になると、収束したとみなす回路である。この収束検出回路１１８が、このＰＬＬ回路１００’の収束を検出した後、補正値算出部１０９をオンさせるための制御信号が送られる。

アクティベート部１１９は、補正値算出部１０９をオンさせるための制御信号を生成して、補正値算出部１０９へ出力するものである。アクティベート部１１９の構成については、以下において詳述する。

［３−２．アクティベート部の機能構成］
図６は、本発明の第２の実施形態にかかるＰＬＬ回路１００’に含まれるアクティベート部１１９の構成を示す説明図である。上述したように、アクティベート部１１９は、補正機能をオンまたはオフする、すなわち、補正値算出部１０９をオンまたはオフする制御信号を生成するものである。

デジタル表示された設定分周比“Ｎ”１４１は、第１の乗算器１４２で第１の基準クロックの周波数値１４３と乗算され、所望発振周波数値ｆ_ＲＦを得る。さらに、第２の乗算器１４４は、Δｔの見積もり値１４５および所望発振周波数値ｆ_ＲＦである第１の乗算器１４２の出力との乗算を行う。つまり、第２の乗算器１４４の出力は、Δｔ／Ｔとなる。なお、Δｔ／Ｔの算出には、図３の周期検出回路１２１で検出した値の逆数を算出する構成にしてもよい。

第３の乗算器１４６は、第２の乗算器１４４の出力と、デジタル値で表された設定分周比“Ｎ”１４１の小数部１４８の逆数１４９との乗算を行う。つまり、図１５に示した関係より、第３の乗算器１４６の出力はＭとなる。

加算器１５０は、第３の乗算器１４６の出力Ｍから１を減算し、Ｍ−１を得るものである。ループ帯域を制御する可変利得回路の利得１５１を１／２^αとすると、第４の乗算器１５２において１／２を乗算することにより、１／２^{（α＋１）}が得られる。なお、第４の乗算器１５２は、ビットシフト回路で代用できることは言うまでもない。

第５の乗算器１５３は、第４の乗算器１５２の出力１／２^{（α＋１）}と、加算器１５０の出力Ｍ−１とを乗算するものであり、これにより、第５の乗算器１５３は（Ｍ−１）／２^{（α＋１）}の出力を得る。

比較回路１５４は、第５の乗算器１５３の出力（Ｍ−１）／２^{（α＋１）}が１以下であるか否かの比較を行うものである。第５の乗算器１５３の出力（Ｍ−１）／２^{（α＋１）}が１未満であれば、補正機能をオンにする制御信号１５５が出力される。一方、第５の乗算器１５３の出力（Ｍ−１）／２^{（α＋１）}が１以上であれば、補正機能をオフにする制御信号１５６が出力される。ここで、図１５の演算周期１における累積加算器２の小数部は次式であった。

各演算周期での誤差が正方向に蓄積されるように、（数式４）の中括弧内の２項以下の和が０より大きい条件を求めると、以下のようになる。

つまり、図６は、上記（数式５）の条件を満たす場合にのみ補正機能をオンさせる制御信号生成のための回路である。

なお、上記実施形態では第３の乗算器１４６を用いていたが、本発明においては、第３の乗算器１４６の出力Ｍの代わりに、図３に示したフリップフロップ１２６の出力Ｍを用いても良いことは言うまでもない。

＜４．第３の実施形態＞
［４−１．補正値算出部の構成］
次に、本発明の第３の実施形態について説明する。図７は、本発明の第３の実施形態に含まれるＰＬＬ回路に含まれる補正値算出部１０９’の構成を示す説明図である。以下、図７を用いて本発明の第３の実施形態にかかるＰＬＬ回路に含まれる補正値算出部１０９’の構成について説明する

図３との説明の重複を避けるために、ここでは図３に示した本発明の第１の実施形態にかかるＰＬＬ回路１００に含まれる補正値算出部１０９との差分につき説明を加える。

図７に示した補正値算出部１０９’は、図３に示した補正値算出部１０９から、第２の比較回路１２９と、スイッチ１３０とが追加された構成を有している。

第２の比較回路１２９は、ＴＤＣ回路１０６の出力であるＤ_ＲおよびＤＣＯ１０５の出力クロックの周期検出回路１２１の出力である２・｜Ｄ_Ｒ―Ｄ_Ｆ｜から、Ｄ_Ｒ／（２・｜Ｄ_Ｒ―Ｄ_Ｆ｜）を算出し、この値が所定の範囲（０．２５以上、０．７５未満）であるか否かを検出するものである。Ｄ_Ｒ／（２・｜Ｄ_Ｒ−Ｄ_Ｆ｜）が０．２５以上、０．７５未満である場合には、スイッチ１３０は、ＴＤＣ回路１０６の出力Ｄ_Ｒが第１の遅延回路１２３に入力されるように制御される。一方、Ｄ_Ｒ／（２・｜Ｄ_Ｒ―Ｄ_Ｆ｜）が０．２５以上、０．７５未満でない場合には、スイッチ１３０は、ＴＤＣ回路１０６の出力Ｄ_Ｆが第１の遅延回路１２３に入力されるように制御される。

図８は、図７に示した第２の比較回路１２９に基づいて、スイッチ１３０が、ＴＤＣ回路１０６の２つの出力のうち、どちらの出力を第１の遅延回路１２３に入力するよう制御するのかを示す説明図である。

演算周期ｘでは、Ｄ_Ｒ＝１２、Ｄ_Ｆ＝６であるため、Ｄ_Ｒ／（２・｜Ｄ_Ｒ−Ｄ_Ｆ｜）の値は１となる。よって、スイッチ１３０はＤ_Ｆを選択するように第２の比較回路１２９によって制御される。一方、演算周期ｘ＋ｌでは、Ｄ_Ｒ＝３、Ｄ_Ｆ＝９であるため、Ｄ_Ｒ／（２・｜Ｄ_Ｒ−Ｄ_Ｆ｜）の値は０．２５となる。よって、スイッチ１３０はＤ_Ｒを選択するように第２の比較回路１２９によって制御される。

ここで、このようなエッジ切り替えがない場合を考えてみる。演算周期ｘ＋ｋ−１からｘ＋ｋへの変化を観察すると、Ｄ_Ｒは１２から１へと変化している。図７における加算器１２２、第１の遅延回路１２３、第１の比較回路１２４は、１つ前の演算周期でのＤ_Ｒに対して、現在の演算周期でのＤ_Ｒが１増加する点を検出するブロックである。よって、演算周期ｘ＋ｋ−１からｘ＋ｋへの変化点では、第１の比較回路１２４は、この１の増加分を検出できない。

そこで、このケースでは、Ｄ_Ｒではなく、Ｄ_Ｆが１増加することを検出することで、演算周期ｘ＋ｋ−１からｘ＋ｋへの変化点において、累積クロック数の小数部の周期性を検出することが可能となる。

［４−２．位相比較処理］
図９Ａ及び図９Ｂは、本発明の第３の実施形態にかかるＰＬＬ回路に含まれる補正値算出部１０９’による位相比較処理を示す説明図である。

図７に示した補正値算出部１０９’に含まれている、第２の比較回路１２９の結果が、図９ＡのようにＤ_Ｒを選択する結果である場合では、例えば図５に示すＰＬＬ回路１００’におけるリタイミング回路１１０は、第１の基準クロック１０３の出力クロックＣＬＫ_ＲＥＦ１を、発振回路１０５の出力クロックＣＬＫ_ＲＦの立ち上がりエッジでリタイミングした第２の基準クロックＣＬＫ_ＲＥＦ２を生成する。

また、第１のフリップフロップ１１１は、第２の累積加算器１０４の出力を第２の基準クロックＣＬＫ_ＲＥＦ２の立ち上がりエッジでホールドする。これは、発振回路１０５の出力クロックＣＬＫ_ＲＦの累積クロック数を小数点表示する際に、その小数部を切り上げた整数値ＣＬＫ_{ＡＣＣＵＭ＿ＩＮＴ}を算出することと等価である。よって、第１の基準クロック１０３の出力クロックＣＬＫ_ＲＥＦ１の立ち上がりエッジでの発振回路１０５の出力クロックＣＬＫ_ＲＦの小数点表示された累積クロック数ＣＬＫ_{ＡＣＣＵＭ}は、次式により求められる。

よって、図５に示すＰＬＬ１００’における第３の加算器１１３は、デジタル数値化された設定分周比１０１である“Ｎ”を累積加算する第１の累積加算器１０２の出力から、この発振回路１０５の出力クロックＣＬＫ_ＲＦの小数点表示された累積クロック数ＣＬＫ_{ＡＣＣＵＭ}を減じることで、位相比較器として動作する。

一方、図７に示した補正値算出部１０９’に含まれている、第２の比較回路１２９の結果が、図９ＢのようにＤ_Ｆを選択する結果である場合では、例えば図５に示すＰＬＬ回路１００’におけるリタイミング回路１１０は、第１の基準クロック１０３の出力クロックＣＬＫ_ＲＥＦ１を、発振回路１０５の出力クロックＣＬＫ_ＲＦの立ち下がりエッジでリタイミングした第２の基準クロックＣＬＫ_ＲＥＦ２を生成する。

また、第１のフリップフロップ１１１は、第２の累積加算器１０４の出力を第２の基準クロックＣＬＫ_ＲＥＦ２の立ち上がりエッジでホールドする。よって、第１の基準クロック１０３の出力クロックＣＬＫ_ＲＥＦ１の立ち上がりエッジでの発振回路１０５の出力クロックＣＬＫ_ＲＦの小数点表示された累積クロック数ＣＬＫ_{ＡＣＣＵＭ}は、次式により求められる。

よって、図５に示すＰＬＬ回路１００’における第３の加算器１１３は、デジタル数値化された設定分周比“Ｎ”１０１を累積加算する第１の累積加算器１０２の出力から、この発振回路１０５の出力クロックＣＬＫ_ＲＦの小数点表示された累積クロック数ＣＬＫ_{ＡＣＣＵＭ}を減じることで位相比較器として動作する。

このように、図７に示した補正値算出部１０９’に含まれている、第２の比較回路１２９の比較結果に基づいて、（数式６），（数式７）、または、（数式８），（数式９）式を使い分ける位相比較処理を行えばよいことになる。

＜５．ＰＬＬ回路を備える無線端末装置＞
次に、本発明の上記各実施形態にかかるＰＬＬ回路を備える無線端末装置について説明する。図１０は、本発明の上記各実施形態にかかるＰＬＬ回路を備える無線端末装置２００の構成について説明する説明図である。以下、図１０を用いて無線端末装置２００の構成について説明する。

図１０に示したように、無線端末装置２００は、ベースバンド回路（Ｂａｓｅ−ｂａｎｄ ＢＬＯＣＫ）２０１と、送受信モジュール２０２と、アンテナ共用器２０３と、電波を送受信するアンテナ２０４と、を含んで構成される。

ベースバンド回路２０１は、ベースバンド信号を扱う回路であり、送受信モジュール２０２との間で信号の授受を行う。送受信モジュール２０２は、ベースバンド回路２０１との間で信号の授受を行って信号処理を行う。アンテナ共用器２０３は、送受信モジュール２０２との間で信号の授受を行う。アンテナ２０４は、電波の送受信を行う。

また、送受信モジュール２０２は、送信系と受信系に分けられ、送信系はデジタルＰＬＬ２１１と、発振器２１２と、低雑音増幅器２１３と、を含んで構成され、受信系は、デジタルＰＬＬ２２１と、発振器２２２と、低雑音増幅器２２３と、ダウンコンバータ２２４と、ローパスフィルタ２２５と、可変利得変換器２２６と、を含んで構成される。

ここで、図１０に示したデジタルＰＬＬ２１１、２２１に、例えば図２または図５に示した、本発明の上記各実施形態にかかるＰＬＬ回路１００、１００’のいずれかを適用することができる。ＰＬＬ回路１００、１００’のいずれかを無線端末装置２００に適用することで、無線端末装置２００は、上述した各実施形態の効果を有することができる。つまり、本発明の第２の実施形態にかかる無線端末装置２００は、可変利得増幅回路の利得を切り替えた際に発生するオフセットに起因した不連続を低減して、高速なロックを実現することができる。

なお、図１０に示した無線端末装置２００の構成は、あくまで一例であり、かかる例に限定されないことは言うまでもない。デジタルＰＬＬを用いる装置であれば本発明のＰＬＬ回路を適用することが可能であり、そのようなＰＬＬ回路として、例えば上述した本発明の上記各実施形態にかかるＰＬＬ回路１００、１００’のいずれかを適用することができる。

＜６．まとめ＞
以上説明したように本発明の各実施形態にかかるＰＬＬ回路によれば、補正値を算出して、累積クロック数の小数部にその補正値を加算することで、ＴＤＣ回路の有限な分解能に起因して発生する、周期性誤差の影響を低減させることができる。また本発明の第２の実施形態にかかるＰＬＬ回路によれば、ＴＤＣ回路の周期性誤差の影響が顕著となる条件下において補正値の加算を行うことで、ＴＤＣ回路の周期性誤差の影響が少ない条件では、演算量の低減が可能になる。

また、本発明の第３の実施形態にかかるＰＬＬ回路によれば、ＴＤＣ回路の周期性誤差の検出における不連続点の影響を除去することができ、また、基準クロックの立ち上がりエッジと発振クロックの立ち上がりエッジとが近接する条件で発生するＴＤＣ回路の検出誤差の影響を低減することができる。

上記の実施形態で説明した一連の処理は、専用のハードウエアによって実行させても良いが、ソフトウエア（アプリケーション）により実行させても良い。一連の処理をソフトウエアに行わせる場合には、汎用又は専用のコンピュータにコンピュータプログラムを実行させることにより、上記の一連の処理を実現することができる。

以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。

１００ ＰＬＬ回路
１０２ 第１の累積加算器
１０３ 第１の基準クロック
１０４ 第２の累積加算器
１０５ 発振回路
１０６ ＴＤＣ回路
１０７ 小数部算出回路
１０８ 第１の加算器
１０９ 補正値算出部
１１０ リタイミング回路
１１１ 第１のフリップフロップ
１１２ 第２の加算器
１１３ 第３の加算器
１１４ 第２のフリップフロップ
１１５ 可変利得回路
１１６ データ変換回路
１１７ 乗算器
１１８ 収束検出回路
１１９ アクティベート部
１２１ 周期検出回路
１２２ 加算器
１２３ 第１の遅延回路
１２４ 第１の比較回路
１２５ カウンター回路
１２６ フリップフロップ
１２７ 第２の遅延回路
１２８ 補正値算出回路
１２９ 第２の比較回路
１３０ スイッチ
１４１ 分周比
１４２ 第１の乗算器
１４３ 第１の基準クロックの周波数値
１４４ 第２の乗算器
１４５ Δｔの見積もり値
１４６ 第３の乗算器
１４７ 設定分周比の整数部
１４８ 設定分周比の小数部
１４９ 設定分周比の小数部の逆数
１５０ 加算器
１５１ 可変利得回路の利得
１５２ 第４の乗算器
１５３ 第５の乗算器
１５４ 比較回路
１５５ 補正機能をオンにする制御信号
１５６ 補正機能をオフにする制御信号

Claims (17)

1. 発振回路の累積クロック数をデジタル値として検出する累積クロック数検出部であって、該累積クロック数検出部のうち、前記累積クロック数の小数部を検出する部分が有限な分解能である累積クロック数検出部と、
   前記発振回路の累積クロック数の小数部のデジタル値の、第１の基準クロックを基準とする周期性を検出する周期検出部と、
   前記発振回路の出力クロックの１周期のデジタル値、前記発振回路の累積クロック数の小数部が持つ周期性の１周期のデジタル値、および前記発振回路の累積クロック数の小数部が持つ周期性の各周期の開始点から前記第１の基準クロックの数をカウントした値から補正値を算出する補正値算出部と、
   前記周期性の各周期の開始点から前記第１の基準クロックの周期で、前記累積クロック数の小数部に前記補正値を加算する加算部と、
   を備える、ＰＬＬ回路。
2. 前記累積クロック数検出部は、前記発振回路の累積クロック数の小数部を検出するＴＤＣ回路を含む、請求項１に記載のＰＬＬ回路。
3. 前記加算部による前記補正値の加算の有無を切り替える切替部をさらに備え、
   前記切替部は、分周比、前記ＴＤＣ回路の分解能、前記累積クロック数の小数部が持つ周期性の１周期のデジタル値およびループ帯域を制御する定数との関係に基づいて、前記加算部による前記補正値の加算の有無の切り替えを制御する、請求項２に記載のＰＬＬ回路。
4. ＰＬＬの収束状態を検出する収束検出部をさらに備え、
   前記収束検出部は、設定された任意の収束状態に達した後に前記加算部による前記補正値の加算の有無の切り替えを制御する、請求項１に記載のＰＬＬ回路。
5. 前記第１の基準クロックを前記発振回路の出力クロックまたは該出力クロックを分周したクロックでリタイミングするリタイミング部をさらに備え、
   前記累積クロック数検出部は、前記リタイミング部が前記第１の基準クロックをリタイミングして得られるクロックを第２の基準クロックとして用い、発振回路の累積クロック数の整数部の出力を前記第２の基準クロックの立ち上がりエッジのタイミングで保持する、請求項１に記載のＰＬＬ回路。
6. 前記リタイミング部が、リタイミングするエッジとして立ち上がりエッジを用いた場合には、前記累積クロック数検出部は、前記第１の基準クロックの立ち上がりエッジと前記発振回路の出力クロックまたは該出力クロックを分周したクロックの立ち上がりエッジ間の時間差のデジタル値の周期性を検出する、請求項５に記載のＰＬＬ回路。
7. 前記リタイミング部が、リタイミングするエッジとして立ち下がりエッジを用いた場合には、前記累積クロック数検出部は、前記第１の基準クロックの立ち上がりエッジと前記発振回路の出力クロックまたは該出力クロックを分周したクロックの立ち下がりエッジ間の時間差のデジタル値の周期性を検出する、請求項５に記載のＰＬＬ回路。
8. デジタル値で表示された分周比を前記第１の基準クロック毎に累積加算して得られる値から、前記第２の基準クロックの立ち上がりエッジのタイミングで保持された前記発振回路の累積クロック数の整数部のデジタル値および前記発振回路の累積クロック数の小数部のデジタル値を減じる演算を行う位相比較器をさらに備える、請求項５に記載のＰＬＬ回路。
9. 前記リタイミング部が、リタイミングするエッジとして立ち上がりエッジを用いた場合には、前記位相比較器は、前記発振回路の累積クロックの小数部として、前記累積クロック数検出部の出力のうち前記第１の基準クロックの立ち上がりエッジと前記発振回路の出力クロックまたは該出力クロックを分周したクロックの立ち上がりエッジ間の時間差のデジタル値から算出される小数部を用いる、請求項８に記載のＰＬＬ回路。
10. 前記リタイミング部が、リタイミングするエッジとして立ち下がりエッジを用いた場合には、前記位相比較器は、前記発振回路の累積クロックの小数部として、前記累積クロック数検出部の出力のうち前記第１の基準クロックの立ち上がりエッジと前記発振回路の出力クロックまたは該出力クロックを分周したクロックの立ち下がりエッジ間の時間差のデジタル値から算出される小数部を用いる、請求項８に記載のＰＬＬ回路。
11. 発振回路の累積クロック数をデジタル値として検出する累積クロック数検出ステップであり、該累積クロック数検出ステップのうち、前記累積クロック数の小数部を検出するステップが有限な分解能である累積クロック数検出ステップと、
    前記発振回路の累積クロック数の小数部のデジタル値の、第１の基準クロックを基準とする周期性を検出する周期検出ステップと、
    前記発振回路の出力クロックの１周期のデジタル値、前記発振回路の累積クロック数の小数部が持つ周期性の１周期のデジタル値、および前記発振回路の累積クロック数の小数部が持つ周期性の各周期の開始点から前記第１の基準クロックの数をカウントした値から補正値を算出する補正値算出ステップと、
    前記周期性の各周期の開始点から前記第１の基準クロックの周期で、前記累積クロック数の小数部に前記補正値を加算する加算ステップと、
    を備える、ＰＬＬ回路の誤差補償方法。
12. 請求項１に記載のＰＬＬ回路を備える、通信装置。
13. クロックを出力するクロック出力部と、
    前記クロック出力部からの累積クロック数をデジタル値として検出する第１検出部であって、該第１検出部のうち、前記累積クロック数の小数部を検出する部分が有限な分解能である第１検出部と、
    前記累積クロック数の小数部のデジタル値の、第１の基準クロックを基準とする周期性を検出する第２検出部と、
    前記クロック出力部からの出力クロックの１周期のデジタル値、前記累積クロック数の小数部が持つ周期性の１周期のデジタル値、および前記クロック出力部からの累積クロック数の小数部が持つ周期性の各周期の開始点から前記第１の基準クロックの数をカウントした値から補正値を算出する算出部と、
    前記周期性の各周期の開始点から前記第１の基準クロックの周期で、前記累積クロック数の小数部に前記補正値を加算する加算部と、
    を備える、回路。
14. 前記クロック出力部は、発振回路を備える、請求項１３に記載の回路。
15. 前記クロック出力部は、発振回路である、請求項１３に記載の回路。
16. 前記回路は、少なくともＰＬＬ回路の一部である、請求項１３に記載の回路。
17. 前記回路は、ＰＬＬ回路である、請求項１３に記載の回路。
    

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