JPWO2010047005A1 - デジタルｐｌｌ回路及び通信装置 - Google Patents

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Abstract

リファレンス信号の周波数を周波数制御ワード（周波数比率）で所定倍率した周波数を持つクロック信号を出力するデジタルＰＬＬ回路において、ＲＰＡ回路１０１は、小数成分を持つ周波数制御ワードＦＣＷを逐次加算する。このＲＰＡ回路１０１の出力は微小位相誤差生成器１０７に入力される。この位相誤差生成器１０７では、前記周波数制御ワードＦＣＷの逐次加算値の小数部に基づいて、リファレンス信号ＲＥＦの実際の振幅値近傍の複数の閾値を生成し、これ等の閾値に基づいて前記リファレンス信号ＲＥＦの振幅値、及びこの振幅値に応じたリファレンス信号ＲＥＦの位相誤差を算出して、リファレンス信号ＲＥＦと出力クロックＣＫＶ１との間の微小位相誤差を算出する。従って、周波数制御ワードが小数成分を含む場合にも、リファレンス信号と出力クロックとの間の残留微小位相誤差を、小面積かつ低消費電力で算出、補正できる。

Description

本発明は、リファレンス信号に同期した任意の倍率の周波数のクロック信号を出力するデジタルＰＬＬ（Phase Locked Loop）回路、及びこれを用いた通信装置に関するものである。
従来の一般的なデジタルＰＬＬ回路は、図２０に示すように、リファレンス信号ＦＲＥＦに基づいて動作するＲＰＡ回路（Reference Phase Accumulator：リファレンス位相算出器）２０１、出力クロックＣＫＶに基づいて動作するＶＰＡ回路（Variable Phase Accumulator：可変位相算出器）２０２、位相比較器２０３、ループフィルタ２０４、発振器２０６から構成される。
前記デジタルＰＬＬ回路では、出力クロックＣＫＶの周波数がリファレンス信号ＦＲＥＦの周波数の周波数制御ワードＦＣＷ（Frequency Command Word）倍となるように動作する。例えば、リファレンス信号ＦＲＥＦの周波数が１００ＭＨｚのときに２２５ＭＨｚの出力クロックを得ようとする場合、周波数制御ワードＦＣＷは２．２５に設定すれば良い。ＲＰＡ回路２０１はリファレンス信号ＦＲＥＦに同期して周波数制御ワードＦＣＷを積分し、リファレンス位相値ＰＨＲを算出する。一方、ＶＰＡ回路２０２は、出力クロックＣＫＶに同期して１をインクリメントし、出力クロックＣＫＶの可変位相値ＰＨＶを算出する。周波数制御ワードＦＣＷは、出力クロックＣＫＶの周波数をリファレンス信号ＦＲＥＦの周波数で規格化したものに相当するので、リファレンス信号ＦＲＥＦの１パルス幅の位相更新値を周波数制御ワードＦＣＷとすると、出力クロックＣＫＶの１パルス分を位相更新値１と見なせる。従って、リファレンス信号ＦＲＥＦの位相値ＰＨＲと出力クロックＣＫＶの位相値ＰＨＶとを同じ次元で比較することが可能となる。位相比較器２０３は、リファレンス信号ＦＲＥＦの位相値ＰＨＲと出力クロックＣＫＶの位相値ＰＨＶとの差を取り、位相誤差を算出する。位相誤差はループフィルタ２０４で平滑化され、このループフィルタ２０４の出力をもとに発振器２０６の発振周波数が所望の値となるように制御される。
ここで、周波数制御ワードＦＣＷの値が整数の場合は、リファレンス信号ＦＲＥＦの１パルスに収まる出力クロックＣＫＶのパルス数が常に一定値（周波数制御ワードＦＣＷ）となり、同期をとることが容易である。
しかしながら、周波数制御ワードＦＣＷに小数成分が含まれると、リファレンス信号ＦＲＥＦの１パルスに収まる出力クロックＣＫＶのパルス数が常に一定とならない。図２１に周波数制御ワードＦＣＷの値を２．２５としたときの図２０に示すＰＬＬ回路の動作タイミングチャートを示す。図２１から確認できる通り、リファレンス信号ＦＲＥＦと出力クロックＣＫＶとの周波数比率は整数値とは限らないので、出力クロックＣＫＶとリファレンス信号ＦＲＥＦとの何れに同期して位相比較を行っても、位相誤差算出の際に微小な残留位相誤差が常に混入されることとなり、位相ノイズ特性が劣化する。
この課題を解決するため、特許文献１では、図２２に示すＰＬＬ回路の構成を用いている。ポイントとなるブロックは、ＴＤＣ（Time to Digital Converter：時間デジタル変換器）３１２により、微小残留位相誤差を算出している点である。図２３にＴＤＣの構成を示す。ＴＤＣ３１２は、インバータチェイン３１２１からなるディレイライン、このディレイライン３１２１の出力をリファレンス信号ＦＲＥＦのエッジで保持するレジスタ群３１２２、リファレンス信号ＦＲＥＦと出力クロックＣＫＶとのエッジ間隔を求めるエッジ検出部３１２３、そのエッジ検出結果を元に微小位相誤差を算出する出力部３１２４により、構成される。尚、図２２において、３０１はＲＰＡ、３０２はＶＰＡ、３０３は位相比較器、３０４はループフィルタ、３０５は制御量生成器、３０６は発振器、３０９は出力クロックＣＫＶに同期してリファレンス信号ＦＲＥＦをリタイミングした信号ＣＫＲを生成するレジスタ回路、３１０は前記リタイミング信号ＣＫＲに同期して動作するレジスタ回路である。
以下、この微小位相誤差の算出方法を示す。ディレイライン３１２１には出力クロックＣＫＶが入力される。従って、各インバータの出力は、出力クロックＣＫＶが遅延した信号となる。実際はインバータチェインであるので、偶数段目では同一極性、奇数段目では逆極性となる。但し、図２３に示すように各インバータの出力を受けるレジスタ群の出力で整合性をとることにより、極性を統一することができる。このようにして、レジスタ群には、出力クロックＣＫＶのリファレンス信号ＦＲＥＦエッジにおける極性が格納される。図２４（ａ）に示す位相誤差が正値の場合、同図（ｃ）に示す位相誤差が負値の場合の何れの場合にも、同図（ｂ）に示すディレイライン３１２１及びレジスタ群３１２２によって、同図（ｂ）に示すようにレジスタ群３１２２から微小時間ずつ遅延したデータＤ[０]、Ｄ[１]、Ｄ[２]…を得ることができるので、この情報を用いれば、リファレンス信号ＦＲＥＦと出力クロックＣＫＶとの立上りエッジ間隔Δｔｒと立下りエッジ間隔Δｔｆとをデジタル値で表現することが可能である。出力部３１２４では、この立上りエッジ間隔Δｔｒと立下りエッジ間隔Δｔｆとを用いて、下記式（１）に示すように微小位相誤差の算出を行うことが可能である。
Figure 2010047005
 （Ｔν：出力クロックＣＫＶ１の周期、ε：微小位相誤差）
尚、算出に際しては、出力クロックＣＫＶのパルス間隔を１として規格化する必要があるので、ディレイラインは出力クロックＣＫＶの１パルスをカバーするのに十分なタップ数を確保しておく必要がある。
特開２００２−７６８８６号公報
このように、特許文献１に記載の構成では、ＴＤＣ３１２によりリファレンス信号ＦＲＥＦと出力クロックＣＫＶとの間の微小位相誤差を抽出し、ＰＬＬ回路へ反映することにより、位相ノイズ特性に大幅な改善が得られる。
しかしながら、ＴＤＣ３１２は、その構成上、リファレンス信号ＦＲＥＦと出力クロックＣＫＶとの立上り／立下りエッジを検出するために、出力クロックＣＫＶの１周期をカバーするのに十分な長さのインバータチェインが必要となるため、小面積化が困難である。また、リファレンス信号ＦＲＥＦに対する周波数倍率ＦＣＷが大きくなると、インバータチェイン３１２１へ入力されるクロック信号ＣＫＶは高速となり、消費電力が大きくなる。更に、各インバータの出力が時間的に等間隔である必要があるため、各インバータ間を等長配線する必要があって設計難易度が高くなる、などの課題が発生する。
本発明の目的は、リファレンス信号と出力クロックとの周波数比率である周波数制御ワードＦＣＷが小数成分を含む場合において、小面積かつ低消費電力で、リファレンス信号と出力クロックとの微小位相誤差を算出して、位相ノイズ特性の良いデジタルＰＬＬ回路を提供することにある。
前記の目的を達成するため、本発明では、従来技術のようにディレイラインを用いてリファレンス信号と出力クロックとの立上り及び立下りエッジ間隔をデジタル値で表現するのではなく、リファレンス信号の振幅情報を用いて、リファレンス信号と出力クロックとの微小位相誤差を算出する構成を採用する。即ち、リファレンス信号ＦＲＥＦの振幅値の零値、最大値及び最小値と周波数倍率ＦＣＷとは図１３に例示すように１：１に対応しており、これらの最大値、最小値等や、サンプリングポイントでの振幅値αを用いれば、このサンプリングポイントでの位相誤差ｐｅｒｒ＿ｆを算出できる。そして、この振幅情報を用いた誤差算出構成では、サンプリングポイントでの振幅値αは、前記図２０のＲＰＡ回路（Reference Phase Accumulator：リファレンス位相算出器）２０１が周波数倍率ＦＣＷを逐次加算する構成である関係上、例えば周波数制御ワードＦＣＷ＝２．２５の場合（図２１参照）には、ＲＰＡ回路の出力（周波数倍率ＦＣＷの逐次加算値）の小数成分は、０．０、０．２５、０．５、０．７５の４種類となり、振幅値αも４種類の各値近傍の値を取る。従って、振幅値αの検出に際して、その閾値を、振幅最大値と最小値との間を多段階に均等に細かく設定しなくても、前記４種類の値近傍に設定しておけば、コンパレータの個数は少なく制限できる。本発明は、このようにしてコンパレータの個数を低減して、小面積かつ低消費電力で、リファレンス信号と出力クロックとの微小位相誤差を算出して、位相ノイズ特性の良いデジタルＰＬＬ回路を提供する。
具体的に、本発明のデジタルＰＬＬ回路は、リファレンス信号が入力され、このリファレンス信号の周波数を、整数部及び小数部より成る数値で所定倍率した周波数を持つクロック信号を出力するデジタルＰＬＬ回路であって、制御量が入力され、この入力された制御量に応じて、前記デジタルＰＬＬ回路から出力するクロック信号の周波数を変更する制御発振器と、前記制御発振器により周波数を変更された前記クロック信号を計数する第１のカウンタと、前記リファレンス信号を前記制御発振器からのクロック信号に基づいてリタイミングしたリタイミング信号に応じて、前記所定倍率をインクリメントする第２のカウンタと、前記第１のカウンタのカウント値と前記第２のカウンタのカウント値の整数部とを比較し、その差を整数部の位相誤差として出力する比較器と、前記第２のカウンタのカウント値の小数部に基づいて、前記リファレンス信号の振幅値近傍の複数の閾値を生成し、この複数の閾値に基づいて前記リファレンス信号の振幅値を検出すると共に、この検出した振幅値に基づいて前記リファレンス信号と前記制御発振器からの出力クロック信号との間の小数部の位相誤差としての微小位相誤差情報を生成する微小位相誤差生成器と、前記比較器からの整数部の位相誤差と前記微小位相誤差生成器からの小数部の位相誤差としての微小位相誤差情報とを受け、この２つの位相誤差の合計誤差を平滑化するフィルタ部と、前記フィルタ部の出力に基づいて、前記発振器への前記制御量を生成して出力する制御量生成器とを備えたことを特徴とする。
本発明は、前記デジタルＰＬＬ回路において、前記微小位相誤差生成器は、各々が複数の閾値を出力する複数個の閾値バンクと、前記第２のカウンタのカウント値の小数部を受け、この小数部に基づいて前記複数個の閾値バンクの何れかを選択する選択部と、前記選択部により選択された閾値バンクから出力される閾値の数に等しい個数だけ設けられ、前記選択された閾値バンクから対応する閾値を受けると共に、前記リファレンス信号を受けて、このリファレンス信号を前記受けた閾値と比較する複数個のコンパレータとを備えたことを特徴とする。
本発明は、前記デジタルＰＬＬ回路において、前記微小位相誤差生成器は、前記生成した複数の閾値に基づいて前記リファレンス信号の振幅値を複数回検出し、この検出した複数の振幅値のうち、最大値、最小値、及び前記第２のカウンタが前記所定倍率をインクリメントする直前の振幅値と、前記整数部及び小数部より成る所定倍率とに基づいて、前記リファレンス信号と前記制御発振器からの出力クロック信号との間の小数部の位相誤差としての微小位相誤差情報を生成することを特徴とする。
本発明は、前記デジタルＰＬＬ回路において、前記微小位相誤差生成器は、前記第２のカウンタが前記所定倍率をインクリメントする直前の振幅値を検出するに際し、前記第１のカウンタの出力と前記第２のカウンタの出力とに応じて、前記デジタルＰＬＬ回路から出力されたクロック信号を間引いたタイミングで前記直前の振幅値を検出することを特徴とする。
本発明は、前記デジタルＰＬＬ回路において、前記微小位相誤差生成器は、ＰＬＬ回路が動作の引き込み時又は学習モードの場合には、前記複数の閾値バンクを切り替えて前記リファレンス信号の振幅値の最大値及び最小値を検出し、動作の引き込み後の通常動作時には、前記検出した最大値及び最小値を用いて微小位相誤差を規格化することを特徴とする。
本発明は、前記デジタルＰＬＬ回路において、前記第１のカウンタのカウント値及び前記第２のカウンタのカウント値は、共に前記リタイミング信号に同期した２個のレジスタ回路に各々格納され、前記比較器は、前記一方のレジスタ回路に格納された第１のカウンタのカウント値と、前記他方のレジスタ回路に格納された第２のカウンタのカウント値の整数部とを比較することを特徴とする。
本発明は、前記デジタルＰＬＬ回路において、前記制御量生成部は、前記制御発振器への制御量に関して、一部又は全部について変調を行った結果を制御量として前記制御発振器に出力することを特徴とする。
本発明は、前記デジタルＰＬＬ回路において、前記制御発振器は、デジタル―アナログ変換回路と電圧制御発振器とを備えることを特徴とする。
本発明は、前記デジタルＰＬＬ回路において、前記制御発振器は、デジタル制御発振器であることを特徴とする。
本発明は、前記デジタルＰＬＬ回路において、前記リファレンス信号は、正弦波に準拠した信号であることを特徴とする。
本発明は、前記デジタルＰＬＬ回路において、前記リファレンス信号は、のこぎり波状の信号であることを特徴とする。
本発明の通信装置は、前記デジタルＰＬＬ回路を用いて得られたクロック信号に基づいて音声データ又は映像データを含む受信信号を復号する信号処理回路を有するＬＳＩと、前記ＬＳＩからの復号信号を受けて復号された音声データ又は映像データを表示するディスプレイ端末とを備えたことを特徴とする。
前記の構成により、本発明では、微小位相誤差生成器では、第２のカウンタのカウント値（即ち、周波数比率の逐次加算値）の小数部に基づいて、リファレンス信号の振幅値近傍の複数の閾値が生成され、この複数の閾値を各々受ける複数のコンパレータでもってリファレンス信号の振幅値が検出される。そして、この検出した振幅値に基づいて、リファレンス信号と出力クロック信号との間の小数部の位相誤差（微小位相誤差情報）が生成される。
ここで、リファレンス信号の振幅値検出用の複数の閾値は、周波数比率の逐次加算値の小数部に基づいて、リファレンス信号の実際の振幅値近傍の閾値として生成されているので、この閾値の数に等しい個数だけのコンパレータを用いてリファレンス信号の振幅値が精度良く検出される。従って、リファレンス信号の振幅最大値と最小値間を多段階に細かく区切った多数個のコンパレータを配置する必要がなく、その分、小面積及び低消費電力化が図られると共に、設計難易度の低減化も図られる。
以上説明したように、本発明のデジタルＰＬＬ回路によれば、周波数制御ワード（周波数比率）が小数成分を含む場合であっても、配置されるコンパレータの個数を少なく制限できて、小面積かつ低消費電力でもって、リファレンス信号と出力クロックとの微小位相誤差を算出できて、位相ノイズ特性の良いデジタルＰＬＬ回路を提供することが可能である。
図１は本発明の第１の実施形態におけるデジタルＰＬＬ回路の全体構成を示すブロック図である。 図２は同デジタルＰＬＬ回路に備えるＲＰＡ回路（リファレンス位相算出器）の内部構成を示す図である。 図３は同デジタルＰＬＬ回路に備えるＶＰＡ回路（可変位相算出器）の内部構成を示す図である。 図４は同ＲＰＡ回路及びＶＰＡ回路の動作タイミングチャート図である。 図５は同デジタルＰＬＬ回路に備えるゲート回路の内部構成を示す図である。 図６は同ゲート回路の動作タイミングチャートを示す図である。 図７は同デジタルＰＬＬ回路に備える微小位相誤差生成器の内部構成を示す図である。 図８は同微小位相誤差生成器に備える振幅コード生成部の内部構成を示す図である。 図９（ａ）は同振幅コード生成部に備える閾値生成部の内部構成を示す図、同図（ｂ）は同閾値生成部に備える閾値バンクの内部構成を示す図である。 図１０は同閾値生成部に備えるセレクト信号生成部の構成を示す図である。 図１１は同微小位相誤差生成器に備える振幅コード微小位相誤差変換部の内部構成を示す図である。 図１２はリファレンス信号の振幅と周波数制御ワードとの対応を示す図である。 図１３はサンプリングポイントの例を示す図である。 図１４は同デジタルＰＬＬ回路に備えるループフィルタの内部構成を示す図である。 図１５は同デジタルＰＬＬ回路に備える制御量生成器の内部構成を示す図である。 図１６は同制御量生成器に備える変調処理部の内部構成を示す図である。 図１７は同デジタルＰＬＬ回路に備える制御発振器の内部構成を示す図である。 図１８は同制御発振器の他の構成を示す図である。 図１９は本デジタルＰＬＬ回路を内蔵するＬＳＩを含んだ通信装置の概略構成を示す図である。 図２０は従来のデジタルＰＬＬ回路の構成を示すブロック図である。 図２１は同従来のデジタルＰＬＬ回路の動作タイミングチャートを示す図である。 図２２は従来の他のＰＬＬ回路の全体構成を示す図である。 図２３は同従来の他のＰＬＬ回路に備えるＴＤＣ回路の内部構成を示す図である。 図２４は同従来の他のＰＬＬ回路における微小デジタル位相誤差の算出方法を示し、同図（ａ）は位相誤差が正値の場合を示す図、同図（ｂ）は微小時間ずつ遅延したデータを生成するディレイライン及びレジスタ群の構成を示す図、同図（ｃ）は位相誤差が負値の場合を示す図、同図（ｄ）は微小時間ずつ遅延したデータを示す図である。
符号の説明
１０ デジタルＰＬＬ回路
１０１ ＲＰＡ回路（第２のカウンタ）
１０２ ＶＰＡ回路（第１のカウンタ）
１０３ 位相比較器（比較器）
１０４ ループフィルタ（フィルタ部）
１０５ 制御量生成器
１０６ 制御発振器
１０７ 微小位相誤差生成器
１０８ ゲート回路
１１２ レジスタ回路
１０７１ 振幅コード生成部
１０７３ 振幅コード微小位相誤差変換部
１０７１１ 閾値生成部
１０７１２〜１０７１５ コンパレータ
１０７１６ デコーダ
１０７１１０１〜１０７１１０８ 閾値バンク
１０７１１１０ セレクト信号生成部（選択部）
１０７３１ 最大値検出部
１０７３２ 最小値検出部
１０７３３ 係数算出部
１０７３４ 減算器
１０７３５ 絶対値算出部
１０４１ 整数部小数部統合器
１０５１ 変調処理部
１０６１ ＤＡＣ（デジタル−アナログ変換器）
１０６２ ＶＣＯ（電圧制御発振器）
１０６３ ＤＣＯ（デジタル制御発振器）
１００１ 受信部
１００２ ＬＳＩ
以下、本発明の実施形態に関して図面を参照して詳細に説明する。
（実施形態１）
図１は、本発明の第１の実施形態であるデジタルＰＬＬ回路の構成を示す。
図１において、１０１はＲＰＡ回路（Reference Phase Accumulator：リファレンス位相算出器）、１０２はＶＰＡ回路（Variable Phase Accumulator：可変位相算出器）、１０３は位相比較器（比較器）、１０４は入力される位相誤差系列に対してフィルタ処理を行って誤差を平滑化するループフィルタ、１０６は制御発振器、１０５は前記制御発振器１０６を制御する制御量生成器、１０７は微小位相誤差生成器、１０８は微小位相誤差生成器１０７の動作タイミングを生成するゲート回路、１０９は出力クロックＣＫＶ１に同期してリファレンス信号ＦＲＥＦをリタイミングした信号ＣＫＲ１を生成するレジスタ回路、１１０は前記リタイミング信号ＣＫＲ１に同期して動作するレジスタ回路、１１１は前記リタイミング信号ＣＫＲ１を１クロック遅延させた信号ＣＫＲ２を生成するレジスタ回路、１１２は前記リタイミング遅延信号ＣＫＲ２に同期して動作するレジスタ回路である。
本デジタルＰＬＬ回路では、ＲＰＡ回路１０１とＶＰＡ回路１０２を元に、リファレンス信号ＦＲＥＦと出力クロック信号ＣＫＶ１との間の整数部の位相誤差を、微小位相誤差生成器１０７は小数部の位相誤差を算出し、これらを組み合わせてループフィルタ１０４で平滑化処理を行う。制御量生成器１０５は、前記ループフィルタ１０４の出力を元に制御発振器１０６の制御コードを生成し、最終的に制御発振器１０６の出力クロックＣＫＶ１の周波数がリファレンス信号ＦＲＥＦの周波数の周波数制御ワードＦＣＷ倍となるようにフィードバック制御がなされる。
以下、図１に示したデジタルＰＬＬ回路の構成及び動作について詳細を説明する。
図２に、ＲＰＡ回路（第２のカウンタ）１０１の構成例を示す。１０１１は加算器であり、１０１２はリタイミング信号ＣＫＲ１に同期して加算器１０１１の出力を保持するレジスタである。レジスタ１０１２は、リタイミング信号ＣＫＲ１の立上りエッジ毎に自身の保持する値と周波数制御ワードＦＣＷとを加算した値を取り込み（周波数制御ワードＦＣＷの値を積分し）、リファレンス位相値ＰＨＲを算出する。
次に、図３に、ＶＰＡ回路（第１のカウンタ）１０２の構成例を示す。１０２１は加算器であり、１０２２はリタイミング信号ＣＫＶ１に同期して加算器１０２１の出力を保持するレジスタである。レジスタ１０２２は、出力クロックＣＫＶ１の立上りエッジ毎に自身の保持する値と“１”とを加算した値を取り込み（＋１インクリメント演算し）、出力クロックＣＫＶ１の可変位相値ＰＨＶを算出する。
周波数制御ワードＦＣＷ＝２．２５としたときの図２に示したＲＰＡ回路１０１と図３に示したＶＰＡ回路１０２との動作タイミングチャートを図４に示す。
図１において、位相比較器１０３は、出力クロックＣＫＶ１の可変位相値ＰＨＶをリタイミング信号ＣＫＲ１でリタイミングした信号を更にレジスタ回路１１２においてリタイミング遅延信号ＣＫＲ２でリタイミングした信号と、リファレンス位相値ＰＨＲをレジスタ回路１１２においてリタイミング遅延信号ＣＫＲ２でリタイミングした信号の整数部との比較を行う。出力クロックＣＫＶ１の可変位相値ＰＨＶとリファレンス位相値ＰＨＲとは、何れも、出力クロックＣＫＶ１の１パルスを“１”として扱っているので、直接差を取ることにより、整数部の位相誤差を算出することが可能である。尚、リタイミング遅延信号ＣＫＲ２でのリタイミングは微小位相誤差生成器１０７とのタイミング調整のために行う。
図５は、前記ゲート回路１０８の構成例を示す。同図において、１０８１は出力クロックＣＫＶ１の可変位相値ＰＨＶとリファレンス位相値ＰＨＲの整数部との比較を行う比較器であり、１０８２は比較器１０８１の出力と出力クロックＣＫＶ１との論理積を出力するＡＮＤゲートである。比較器１０８１は、出力クロックＣＫＶ１の可変位相値ＰＨＶに“１”を加算した値と、リファレンス位相値ＰＨＲに周波数制御ワードＦＣＷを加算した値のうち整数部とが等しければ“１”を出力し、そうでなければ“０”を出力する。ＡＮＤゲート１０８２は、比較器１０８１の出力と出力クロックＣＫＶ１の論理積を出力するので、出力クロックＣＫＶ１の可変位相値ＰＨＶとリファレンス位相値ＰＨＲの整数部とが等しい場合のみ、出力クロックＣＫＶ１のマスク処理が解除され、制御信号ＣＫＧが出力されることになる。これはリタイミング信号ＣＫＲ１が立ち上がる直前の出力クロックＣＫＶ１の立上りに同期して微小位相誤差生成器１０７を動作させるためである。図５に示したゲート回路１０８の動作タイミングチャートを図６に示す。
次に、本発明上重要な微小位相誤差生成器１０７の構成及び動作について説明する。図７に微小位相誤差生成器１０７の内部構成例を示す。図７に示した微小位相誤差生成器１０７では、ゲート回路１０８の制御信号ＣＫＧに同期してリファレンス信号ＦＲＥＦとリファレンス位相値ＰＨＲの小数部とをもとに微小誤差の算出を行う。１０７１はリファレンス信号ＦＲＥＦの振幅値から振幅コードを生成する振幅コード生成部であり、１０７２は制御信号ＣＫＧで駆動されるレジスタ、１０７３は生成された振幅コードを微小位相誤差に変換する振幅コード微小位相誤差変換部である。レジスタ１０７２は制御信号ＣＫＧの立上り毎に振幅コード生成部１０７１で生成された振幅コードを取り込む。振幅コード微小位相誤差変換部１０７３は、レジスタ１０７２に保持された振幅コードから微小位相誤差を算出し、出力する。図７に示したＣＮＴ信号は、図１には示さないコントローラからの信号でＰＬＬ回路が学習モードにあることを示す制御信号である。
次に、図７に示した振幅コード生成部１０７１の具体的構成例を図８に示す。同図において、１０７１２〜１０７１５はコンパレータ、１０７１１はその出力に接続される前記コンパレータ１０７１２〜１０７１５の閾値を生成する閾値生成部、１０７１６はデコーダである。
前記閾値生成部１０７１１は、図９（ａ）に示すように振幅方向の複数個の閾値バンク１０７１１０１〜１０７１１０８を持ち、リファレンス信号ＦＲＥＦの振幅レベルをデジタルコードに変換するための閾値を選択して出力する。本実施形態では、８つの閾値バンクを持たせた構成としている。ＣＮＴ信号は学習モードにあるか否かを示す信号であり、学習モードでない場合、セレクト信号生成部（選択部）１０７１１１０は、リファレンス位相値ＰＨＲの小数部の値に基づいて、どの閾値バンクが制御信号ＣＫＧのタイミングでリファレンス信号ＦＲＥＦを変換するのに最適かを判断して、セレクタ１０７１１０９にセレクト信号を生成する。
前記セレクト信号生成部１０７１１１０の構成例は図１０に示すようになっている。すなわち、リファレンス位相値ＰＨＲの小数部ｎビットに対して、閾値バンク数に応じた上位ビットを出力する。図１０では、１０ビットのＰＨＲの小数部に対して、閾値バンク数＝８に応じて上位３ビットを出力している。微小位相誤差算出器１０７が動作するときトラッキング動作は完了しているので、リファレンス位相値ＰＨＲの小数部の上位ビットをセレクタ信号として用いることができる。図９（ｂ）に示すように選択された１つの閾値バンク内の４つの閾値が、図８中の４個のコンパレータ１０７１２〜１０７１５の閾値として出力され、変換演算が行われる。図９の構成では、閾値と合わせて何れの閾値バンクが選択されているかを示すセレクト信号も一緒に出力される。４個のコンパレータ１０７１２〜１０７１５の出力と、閾値生成部１０７１１のバンク位置を示す信号とをもとに、デコーダ１０７１６は、制御信号ＣＫＧのタイミングにおけるリファレンス信号ＦＲＥＦの振幅情報を抽出して出力する。振幅コード生成部１０７１をこのような構成とすることにより、コンパレータの数を減らしても、振幅方向の解像度を落とさないようにすることが可能である。
以上のようにして抽出された振幅情報は、図７に示すレジスタ１０７２に制御信号ＣＫＧのタイミングで格納される。
図７に示した振幅コード微小位相誤差変換部１０７３では、微小位相誤差の規格化を行う。図１１に振幅コード微小位相誤差変換部１０７３の構成例を示す。同図において、１０７３１はレジスタ回路１０７２の出力の最大値を検出して保持する最大値検出部、１０７３２はレジスタ回路１０７２の最小値を検出して保持する最小値検出部である。また、１０７３３は係数算出部であって、周波数制御ワードＦＣＷ、最大値検出部１０７３１の出力及び最小値検出部１０７３２の出力をもとに規格化係数を出力する。１０７３４はレジスタ回路１０７２の出力から最小値検出部１０７３２からの最小値を減算する減算器、１０７３５は前記減算器１０７３４の出力の絶対値をとる絶対値算出部、１０７３６は絶対値算出部１０７３５の出力に係数算出部１０７３３で算出された係数を乗じる乗算器、１０７３７はＲＰＡ回路１０１からリファレンス位相値ＰＨＲの小数部と乗算器１０７３６の出力とを減算して微小位相誤差を出力する減算器である。
図８のデコーダ１０７１６の出力は、リファレンス信号ＦＲＥＦの振幅情報をコード化するものであるので、微小位相誤差を算出する場合の基準となるリファレンス位相値ＰＨＲと比較できるように、規格化する必要がある。そこで、学習信号ＣＮＴがアサートされた場合には、ＰＬＬ回路をフリーランさせ、閾値バンクを切り替えることにより、リファレンス信号ＦＲＥＦの最大値（ＭＡＸ）と最小値（ＭＩＮ）を検出し、動作引き込み後の通常動作時にこれらの値を用いて微小位相誤差を規格化する構成とする。
次に、規格化係数の算出方法について説明する。周波数制御ワードＦＣＷは出力クロックＣＫＶ１の発振周波数をリファレンス信号ＦＲＥＦの周波数で規格化したものであるので、理想的には出力クロックＣＫＶ１の周期を１とすると、リファレンス信号ＦＲＥＦの１周期は周波数制御ワードＦＣＷとなる。リファレンス信号ＦＲＥＦが正弦波に近いような場合を図１２に示す。この場合、リファレンス信号ＦＲＥＦの振幅の最大値がＦＣＷ／４、最小値がＦＣＷ／４＊３＝（−ＦＣＷ／４）に対応する。図１３にサンプリングポイントの例を示す。図１３に示されたサンプリングポイントでは、理想サンプリングポイントの位置を位相誤差０として、対応する位相誤差がｐｅｒｒ＿ｆ、振幅値がαとすると、下記式（２）が成り立ち、微小位相誤差が振幅情報αを用いて算出できる。従って、リファレンス信号ＦＲＥＦの最大値、最小値、及び周波数制御ワードＦＣＷを用いることにより、振幅値αを規格化することが可能である。下記式（２）において、ＦＣＷ／４・１／｜ＭＡＸ−ＭＩＮ｜が前記係数算出部１０７３３で算出する規格化係数である。
Figure 2010047005
尚、前記規格化には、ルックアップテーブルを用いる手法で実現しても良い。また、リファレンス信号ＦＲＥＦとしてのこぎり波を用いても、同様のことが実現できる。リファレンス信号ＦＲＥＦとして矩形波を用いる場合は、ローパスフィルタにより、高周波を取り除く方が良い。
続いて、図１４に、図１に示したループフィルタ（フィルタ部）１０４の構成例を示す。同図において、１０４１は整数部小数部統合器、１０４２は乗算器、１０４３は加算器、１０４４は減算器、１０４５はリタイミング遅延信号ＣＫＲ２で駆動されるレジスタ回路である。前記整数部小数部統合器１０４１は、位相比較器１０３の出力を整数部として、微小位相誤差生成器１０７の出力を小数部として、両者を統合し、ループフィルタ１０４への入力とする。この構成例ではループフィルタ１０４は、主に１次のＩＩＲフィルタと積分項とから成っており、その和を取ることにより、フィルタ処理を行う。また、α、β、γなどの係数、フィルタ出力の初期値ｌｐｆｉｎｉなどのパラメータにより、特性を容易に変更できる。このような回路を用いて、入力される位相誤差の平滑化を行う。
更に、図１の制御量生成器１０５は、ループフィルタ１０４の出力を元に制御発振器１０６を制御する制御量を生成する。デジタルＰＬＬ回路では、制御発振器１０６の制御量は有限の解像度を持っている。そこで、アナログ回路並みに解像度を高めるために、制御量の微小部分に関してΔΣ変調などが用いられる場合もある。
図１５に前記制御量生成器１０５の内部構成例を示す。同図において、１０５１は変調処理部、１０５２は加算器である。前記変調処理部１０５１はループフィルタ１０４の出力の小数部に対して変調処理を行う。加算器１０５２はループフィルタ１０４の出力の整数部と前記変調処理部１０５１の出力との加算を行い、制御量を生成する。
図１６に前記変調処理部１０５１の内部構成例を示す。同図において、１０５１１、１０５１３は入力されるクロック信号ＣＫＶ２で駆動されるレジスタ回路、１０５１２は加算器、１０５１４はインバータである。入力はループフィルタ１０４の出力の小数部であり、レジスタ回路１０５１１に保持している値との加算を行う。その加算結果のうち、小数部はレジスタ回路１０５１１に保持され、キャリーはレジスタ群１０５１３に保持される。ループフィルタ１０４の出力の小数部に対して、以上のような変調処理を行うことにより、ノイズシェービングを行うことができる。変調部分を駆動するクロックは出力クロックＣＫＲ１に対してある程度高めに設定する必要があるので、出力クロックＣＫＶ１を分周したクロック信号ＣＫＶ２を用いる。変調を行わないループフィルタ１０４出力の上位部分とのタイミングは、クロック信号ＣＫＶ２で合わせる必要がある。尚、変調処理部１０５１での変調処理は、ループフィルタ１０４の出力の小数部だけでなく、整数部に対しても行っても良い。
図１に示した制御発振器１０６は、前記制御量生成器１０５の制御量に基づく周波数のクロック信号ＣＫＶ１を出力する。
図１７に前記制御発振器１０６の構成例を示す。同図において、１０６１はＤＡＣ（Digital to Analog Converter：デジタル―アナログ変換回路）であり、１０６２はＶＣＯ（voltage controlled oscillator：電圧制御発振器）である。ＤＡＣ１０６１は制御量生成器１０５の出力する制御量を電圧レベルに変換する。ＶＣＯ１０６２は前記ＤＡＣ１０６１の出力する電圧レベルに基づき、周波数可変なクロック信号ＣＫＶ１を出力する。
図１８に制御発振器１０６の別の構成例を示す。同図において、１０６３はＤＣＯ（Digitally Controlled Oscillator：デジタル制御発振器）である。ＤＣＯ１０６３は、制御量生成器１０５の制御量に基づき、内部の容量（バラクタ）のスイッチをＯＮ／ＯＦＦすることにより、周波数可変なクロック信号ＣＫＶ１を出力する。
以上説明した通り、デジタルＰＬＬ回路において、リファレンス信号ＦＲＥＦと出力クロックＣＫＶとの間の微小位相誤差を、リファレンス信号ＦＲＥＦの振幅値及びこれに対応する位相誤差を用いて算出することにより、ＰＬＬ回路の位相ノイズ特性を改善できると共に、小面積、低消費電力、かつ、設計難易度の低減化を同時に図ることが可能となる。
尚、本実施形態では、ＶＰＡ回路１０２及びゲート回路１０８を駆動するクロック信号は、制御発振器１０６の出力する出力クロックＣＫＶ１として説明を行ったが、制御発振器１０６の出力を分周した信号を用いても同様の効果を得ることができるのは勿論である。
図１９は、本デジタルＰＬＬ回路を内蔵するＬＳＩを含んだ通信装置の全体概略構成を示すブロック図である。例えば、ラジオチューナに当てはめて考えると、同図では、１００１はアンテナ等の受信部、１００２は、前記受信部１００１で受信した信号を受けると共に、本デジタルＰＬＬ回路を内蔵し、前記受信信号をもとに波形等化やデータの復調を行う信号処理回路を含むＬＳＩである。このＬＳＩ１００２が出力する復調データを用いて音声への変換を行うと共に、映像データを図示しないディスプレイ端末に表示する。
尚、上記の説明では、ラジオチューナを例にとって説明したが、その他の無線通信、有線通信やＰＬＬ回路を必要とするデータ処理装置や通信装置、映像表示装置等の様々なシステムにも本発明を適用することが可能である。
以上説明したように、本発明は、周波数制御ワード（周波数比率）が小数成分を含む場合であっても、配置されるコンパレータの個数を少なく制限できて、小面積、低消費電力かつ設計難易度の低減化を図りつつ、リファレンス信号と出力クロックとの微小位相誤差を算出できて、位相ノイズ特性の良いデジタルＰＬＬ回路を提供できるので、このデジタルＰＬＬ回路を用いたデータ処理装置や通信装置、映像表示装置等の用途にも適用できる。
本発明は、リファレンス信号に同期した任意の倍率の周波数のクロック信号を出力するデジタルＰＬＬ（Phase Locked Loop）回路、及びこれを用いた通信装置に関するものである。
従来の一般的なデジタルＰＬＬ回路は、図２０に示すように、リファレンス信号ＦＲＥＦに基づいて動作するＲＰＡ回路（Reference Phase Accumulator：リファレンス位相算出器）２０１、出力クロックＣＫＶに基づいて動作するＶＰＡ回路（Variable Phase Accumulator：可変位相算出器）２０２、位相比較器２０３、ループフィルタ２０４、発振器２０６から構成される。
前記デジタルＰＬＬ回路では、出力クロックＣＫＶの周波数がリファレンス信号ＦＲＥＦの周波数の周波数制御ワードＦＣＷ（Frequency Command Word）倍となるように動作する。例えば、リファレンス信号ＦＲＥＦの周波数が１００ＭＨｚのときに２２５ＭＨｚの出力クロックを得ようとする場合、周波数制御ワードＦＣＷは２．２５に設定すれば良い。ＲＰＡ回路２０１はリファレンス信号ＦＲＥＦに同期して周波数制御ワードＦＣＷを積分し、リファレンス位相値ＰＨＲを算出する。一方、ＶＰＡ回路２０２は、出力クロックＣＫＶに同期して１をインクリメントし、出力クロックＣＫＶの可変位相値ＰＨＶを算出する。周波数制御ワードＦＣＷは、出力クロックＣＫＶの周波数をリファレンス信号ＦＲＥＦの周波数で規格化したものに相当するので、リファレンス信号ＦＲＥＦの１パルス幅の位相更新値を周波数制御ワードＦＣＷとすると、出力クロックＣＫＶの１パルス分を位相更新値１と見なせる。従って、リファレンス信号ＦＲＥＦの位相値ＰＨＲと出力クロックＣＫＶの位相値ＰＨＶとを同じ次元で比較することが可能となる。位相比較器２０３は、リファレンス信号ＦＲＥＦの位相値ＰＨＲと出力クロックＣＫＶの位相値ＰＨＶとの差を取り、位相誤差を算出する。位相誤差はループフィルタ２０４で平滑化され、このループフィルタ２０４の出力をもとに発振器２０６の発振周波数が所望の値となるように制御される。
ここで、周波数制御ワードＦＣＷの値が整数の場合は、リファレンス信号ＦＲＥＦの１パルスに収まる出力クロックＣＫＶのパルス数が常に一定値（周波数制御ワードＦＣＷ）となり、同期をとることが容易である。
しかしながら、周波数制御ワードＦＣＷに小数成分が含まれると、リファレンス信号ＦＲＥＦの１パルスに収まる出力クロックＣＫＶのパルス数が常に一定とならない。図２１に周波数制御ワードＦＣＷの値を２．２５としたときの図２０に示すＰＬＬ回路の動作タイミングチャートを示す。図２１から確認できる通り、リファレンス信号ＦＲＥＦと出力クロックＣＫＶとの周波数比率は整数値とは限らないので、出力クロックＣＫＶとリファレンス信号ＦＲＥＦとの何れに同期して位相比較を行っても、位相誤差算出の際に微小な残留位相誤差が常に混入されることとなり、位相ノイズ特性が劣化する。
この課題を解決するため、特許文献１では、図２２に示すＰＬＬ回路の構成を用いている。ポイントとなるブロックは、ＴＤＣ（Time to Digital Converter：時間デジタル変換器）３１２により、微小残留位相誤差を算出している点である。図２３にＴＤＣの構成を示す。ＴＤＣ３１２は、インバータチェイン３１２１からなるディレイライン、このディレイライン３１２１の出力をリファレンス信号ＦＲＥＦのエッジで保持するレジスタ群３１２２、リファレンス信号ＦＲＥＦと出力クロックＣＫＶとのエッジ間隔を求めるエッジ検出部３１２３、そのエッジ検出結果を元に微小位相誤差を算出する出力部３１２４により、構成される。尚、図２２において、３０１はＲＰＡ、３０２はＶＰＡ、３０３は位相比較器、３０４はループフィルタ、３０５は制御量生成器、３０６は発振器、３０９は出力クロックＣＫＶに同期してリファレンス信号ＦＲＥＦをリタイミングした信号ＣＫＲを生成するレジスタ回路、３１０は前記リタイミング信号ＣＫＲに同期して動作するレジスタ回路である。
以下、この微小位相誤差の算出方法を示す。ディレイライン３１２１には出力クロックＣＫＶが入力される。従って、各インバータの出力は、出力クロックＣＫＶが遅延した信号となる。実際はインバータチェインであるので、偶数段目では同一極性、奇数段目では逆極性となる。但し、図２３に示すように各インバータの出力を受けるレジスタ群の出力で整合性をとることにより、極性を統一することができる。このようにして、レジスタ群には、出力クロックＣＫＶのリファレンス信号ＦＲＥＦエッジにおける極性が格納される。図２４（ａ）に示す位相誤差が正値の場合、同図（ｃ）に示す位相誤差が負値の場合の何れの場合にも、同図（ｂ）に示すディレイライン３１２１及びレジスタ群３１２２によって、同図（ｂ）に示すようにレジスタ群３１２２から微小時間ずつ遅延したデータＤ[０]、Ｄ[１]、Ｄ[２]…を得ることができるので、この情報を用いれば、リファレンス信号ＦＲＥＦと出力クロックＣＫＶとの立上りエッジ間隔Δｔｒと立下りエッジ間隔Δｔｆとをデジタル値で表現することが可能である。出力部３１２４では、この立上りエッジ間隔Δｔｒと立下りエッジ間隔Δｔｆとを用いて、下記式（１）に示すように微小位相誤差の算出を行うことが可能である。
Figure 2010047005
（Ｔν：出力クロックＣＫＶ１の周期、ε：微小位相誤差）
尚、算出に際しては、出力クロックＣＫＶのパルス間隔を１として規格化する必要があるので、ディレイラインは出力クロックＣＫＶの１パルスをカバーするのに十分なタップ数を確保しておく必要がある。
特開２００２−７６８８６号公報
このように、特許文献１に記載の構成では、ＴＤＣ３１２によりリファレンス信号ＦＲＥＦと出力クロックＣＫＶとの間の微小位相誤差を抽出し、ＰＬＬ回路へ反映することにより、位相ノイズ特性に大幅な改善が得られる。
しかしながら、ＴＤＣ３１２は、その構成上、リファレンス信号ＦＲＥＦと出力クロックＣＫＶとの立上り／立下りエッジを検出するために、出力クロックＣＫＶの１周期をカバーするのに十分な長さのインバータチェインが必要となるため、小面積化が困難である。また、リファレンス信号ＦＲＥＦに対する周波数倍率ＦＣＷが大きくなると、インバータチェイン３１２１へ入力されるクロック信号ＣＫＶは高速となり、消費電力が大きくなる。更に、各インバータの出力が時間的に等間隔である必要があるため、各インバータ間を等長配線する必要があって設計難易度が高くなる、などの課題が発生する。
本発明の目的は、リファレンス信号と出力クロックとの周波数比率である周波数制御ワードＦＣＷが小数成分を含む場合において、小面積かつ低消費電力で、リファレンス信号と出力クロックとの微小位相誤差を算出して、位相ノイズ特性の良いデジタルＰＬＬ回路を提供することにある。
前記の目的を達成するため、本発明では、従来技術のようにディレイラインを用いてリファレンス信号と出力クロックとの立上り及び立下りエッジ間隔をデジタル値で表現するのではなく、リファレンス信号の振幅情報を用いて、リファレンス信号と出力クロックとの微小位相誤差を算出する構成を採用する。即ち、リファレンス信号ＦＲＥＦの振幅値の零値、最大値及び最小値と周波数倍率ＦＣＷとは図１３に例示すように１：１に対応しており、これらの最大値、最小値等や、サンプリングポイントでの振幅値αを用いれば、このサンプリングポイントでの位相誤差ｐｅｒｒ＿ｆを算出できる。そして、この振幅情報を用いた誤差算出構成では、サンプリングポイントでの振幅値αは、前記図２０のＲＰＡ回路（Reference Phase Accumulator：リファレンス位相算出器）２０１が周波数倍率ＦＣＷを逐次加算する構成である関係上、例えば周波数制御ワードＦＣＷ＝２．２５の場合（図２１参照）には、ＲＰＡ回路の出力（周波数倍率ＦＣＷの逐次加算値）の小数成分は、０．０、０．２５、０．５、０．７５の４種類となり、振幅値αも４種類の各値近傍の値を取る。従って、振幅値αの検出に際して、その閾値を、振幅最大値と最小値との間を多段階に均等に細かく設定しなくても、前記４種類の値近傍に設定しておけば、コンパレータの個数は少なく制限できる。本発明は、このようにしてコンパレータの個数を低減して、小面積かつ低消費電力で、リファレンス信号と出力クロックとの微小位相誤差を算出して、位相ノイズ特性の良いデジタルＰＬＬ回路を提供する。
具体的に、請求項１記載の発明のデジタルＰＬＬ回路は、リファレンス信号が入力され、このリファレンス信号の周波数を、整数部及び小数部より成る数値である所定倍率で逓倍した周波数を持つクロック信号を出力するデジタルＰＬＬ回路であって、制御量が入力され、この入力された制御量に応じて、前記デジタルＰＬＬ回路から出力するクロック信号の周波数を変更する制御発振器と、前記制御発振器により周波数を変更された前記クロック信号を計数する第１のカウンタと、前記リファレンス信号を前記制御発振器からのクロック信号に基づいてリタイミングしたリタイミング信号に応じて、前記所定倍率をインクリメントする第２のカウンタと、前記第１のカウンタのカウント値と前記第２のカウンタのカウント値の整数部とを比較し、その差を整数部の位相誤差として出力する比較器と、前記第２のカウンタのカウント値の小数部に基づいて、前記リファレンス信号の振幅値近傍の複数の閾値を生成し、この複数の閾値に基づいて前記リファレンス信号の振幅値を検出すると共に、この検出した振幅値に基づいて前記リファレンス信号と前記制御発振器からの出力クロック信号との間の小数部の位相誤差としての微小位相誤差情報を生成する微小位相誤差生成器と、前記比較器からの整数部の位相誤差と前記微小位相誤差生成器からの小数部の位相誤差としての微小位相誤差情報とを受け、この２つの位相誤差の合計誤差を平滑化するフィルタ部と、前記フィルタ部の出力に基づいて、前記制御発振器への前記制御量を生成して出力する制御量生成器とを備えたことを特徴とする。
請求項２記載の発明は、前記請求項１記載のデジタルＰＬＬ回路において、前記微小位相誤差生成器は、各々が複数の閾値を出力する複数個の閾値バンクと、前記第２のカウンタのカウント値の小数部を受け、この小数部に基づいて前記複数個の閾値バンクの何れかを選択する選択部と、前記選択部により選択された閾値バンクから出力される閾値の数に等しい個数だけ設けられ、前記選択された閾値バンクから対応する閾値を受けると共に、前記リファレンス信号を受けて、このリファレンス信号を前記受けた閾値と比較する複数個のコンパレータとを備えたことを特徴とする。
請求項３記載の発明は、前記請求項１記載のデジタルＰＬＬ回路において、前記微小位相誤差生成器は、前記生成した複数の閾値に基づいて前記リファレンス信号の振幅値を複数回検出し、この検出した複数の振幅値のうち、最大値、最小値、及び前記第２のカウンタが前記所定倍率をインクリメントする直前の振幅値と、前記整数部及び小数部より成る所定倍率とに基づいて、前記リファレンス信号と前記制御発振器からの出力クロック信号との間の小数部の位相誤差としての微小位相誤差情報を生成することを特徴とする。
請求項４記載の発明は、前記請求項３記載のデジタルＰＬＬ回路において、前記微小位相誤差生成器は、前記第２のカウンタが前記所定倍率をインクリメントする直前の振幅値を検出するに際し、前記第１のカウンタの出力と前記第２のカウンタの出力とに応じて、前記デジタルＰＬＬ回路から出力されたクロック信号を間引いたタイミングで前記直前の振幅値を検出することを特徴とする。
請求項５記載の発明は、前記請求項３記載のデジタルＰＬＬ回路において、前記微小位相誤差生成器は、ＰＬＬ回路が動作の引き込み時又は学習モードの場合には、前記複数の閾値バンクを切り替えて前記リファレンス信号の振幅値の最大値及び最小値を検出し、動作の引き込み後の通常動作時には、前記検出した最大値及び最小値を用いて微小位相誤差を規格化することを特徴とする。
請求項６記載の発明は、前記請求項１記載のデジタルＰＬＬ回路において、前記第１のカウンタのカウント値及び前記第２のカウンタのカウント値は、共に前記リタイミング信号に同期した２個のレジスタ回路に各々格納され、前記比較器は、前記一方のレジスタ回路に格納された第１のカウンタのカウント値と、前記他方のレジスタ回路に格納された第２のカウンタのカウント値の整数部とを比較することを特徴とする。
請求項７記載の発明は、前記請求項１記載のデジタルＰＬＬ回路において、前記制御量生成部は、前記制御発振器への制御量に関して、一部又は全部について変調を行った結果を制御量として前記制御発振器に出力することを特徴とする。
請求項８記載の発明は、前記請求項１記載のデジタルＰＬＬ回路において、前記制御発振器は、デジタル―アナログ変換回路と電圧制御発振器とを備えることを特徴とする。
請求項９記載の発明は、前記請求項１記載のデジタルＰＬＬ回路において、前記制御発振器は、デジタル制御発振器であることを特徴とする。
請求項１０記載の発明は、前記請求項１記載のデジタルＰＬＬ回路において、前記リファレンス信号は、正弦波に準拠した信号であることを特徴とする。
請求項１１記載の発明は、前記請求項１記載のデジタルＰＬＬ回路において、前記リファレンス信号は、のこぎり波状の信号であることを特徴とする。
請求項１２記載の発明の通信装置は、前記請求項１〜１１の何れか１項に記載のデジタルＰＬＬ回路を用いて得られたクロック信号に基づいて音声データ又は映像データを含む受信信号を復号する信号処理回路を有するＬＳＩと、前記ＬＳＩからの復号信号を受けて復号された音声データ又は映像データを表示するディスプレイ端末とを備えたことを特徴とする。
前記の構成により、請求項１〜１２記載の発明では、微小位相誤差生成器では、第２のカウンタのカウント値（即ち、周波数比率の逐次加算値）の小数部に基づいて、リファレンス信号の振幅値近傍の複数の閾値が生成され、この複数の閾値を各々受ける複数のコンパレータでもってリファレンス信号の振幅値が検出される。そして、この検出した振幅値に基づいて、リファレンス信号と出力クロック信号との間の小数部の位相誤差（微小位相誤差情報）が生成される。
ここで、リファレンス信号の振幅値検出用の複数の閾値は、周波数比率の逐次加算値の小数部に基づいて、リファレンス信号の実際の振幅値近傍の閾値として生成されているので、この閾値の数に等しい個数だけのコンパレータを用いてリファレンス信号の振幅値が精度良く検出される。従って、リファレンス信号の振幅最大値と最小値間を多段階に細かく区切った多数個のコンパレータを配置する必要がなく、その分、小面積及び低消費電力化が図られると共に、設計難易度の低減化も図られる。
以上説明したように、請求項１〜１２記載の発明のデジタルＰＬＬ回路によれば、周波数制御ワード（周波数比率）が小数成分を含む場合であっても、配置されるコンパレータの個数を少なく制限できて、小面積かつ低消費電力でもって、リファレンス信号と出力クロックとの微小位相誤差を算出できて、位相ノイズ特性の良いデジタルＰＬＬ回路を提供することが可能である。
本発明の第１の実施形態におけるデジタルＰＬＬ回路の全体構成を示すブロック図である。 同デジタルＰＬＬ回路に備えるＲＰＡ回路（リファレンス位相算出器）の内部構成を示す図である。 同デジタルＰＬＬ回路に備えるＶＰＡ回路（可変位相算出器）の内部構成を示す図である。 同ＲＰＡ回路及びＶＰＡ回路の動作タイミングチャート図である。 同デジタルＰＬＬ回路に備えるゲート回路の内部構成を示す図である。 同ゲート回路の動作タイミングチャートを示す図である。 同デジタルＰＬＬ回路に備える微小位相誤差生成器の内部構成を示す図である。 同微小位相誤差生成器に備える振幅コード生成部の内部構成を示す図である。 （ａ）は同振幅コード生成部に備える閾値生成部の内部構成を示す図、同図（ｂ）は同閾値生成部に備える閾値バンクの内部構成を示す図である。 同閾値生成部に備えるセレクト信号生成部の構成を示す図である。 同微小位相誤差生成器に備える振幅コード微小位相誤差変換部の内部構成を示す図である。 リファレンス信号の振幅と周波数制御ワードとの対応を示す図である。 サンプリングポイントの例を示す図である。 同デジタルＰＬＬ回路に備えるループフィルタの内部構成を示す図である。 同デジタルＰＬＬ回路に備える制御量生成器の内部構成を示す図である。 同制御量生成器に備える変調処理部の内部構成を示す図である。 同デジタルＰＬＬ回路に備える制御発振器の内部構成を示す図である。 同制御発振器の他の構成を示す図である。 本デジタルＰＬＬ回路を内蔵するＬＳＩを含んだ通信装置の概略構成を示す図である。 従来のデジタルＰＬＬ回路の構成を示すブロック図である。 同従来のデジタルＰＬＬ回路の動作タイミングチャートを示す図である。 従来の他のＰＬＬ回路の全体構成を示す図である。 同従来の他のＰＬＬ回路に備えるＴＤＣ回路の内部構成を示す図である。 同従来の他のＰＬＬ回路における微小デジタル位相誤差の算出方法を示し、同図（ａ）は位相誤差が正値の場合を示す図、同図（ｂ）は微小時間ずつ遅延したデータを生成するディレイライン及びレジスタ群の構成を示す図、同図（ｃ）は位相誤差が負値の場合を示す図、同図（ｄ）は微小時間ずつ遅延したデータを示す図である。
以下、本発明の実施形態に関して図面を参照して詳細に説明する。
（実施形態１）
図１は、本発明の第１の実施形態であるデジタルＰＬＬ回路の構成を示す。
図１において、１０１はＲＰＡ回路（Reference Phase Accumulator：リファレンス位相算出器）、１０２はＶＰＡ回路（Variable Phase Accumulator：可変位相算出器）、１０３は位相比較器（比較器）、１０４は入力される位相誤差系列に対してフィルタ処理を行って誤差を平滑化するループフィルタ、１０６は制御発振器、１０５は前記制御発振器１０６を制御する制御量生成器、１０７は微小位相誤差生成器、１０８は微小位相誤差生成器１０７の動作タイミングを生成するゲート回路、１０９は出力クロックＣＫＶ１に同期してリファレンス信号ＦＲＥＦをリタイミングした信号ＣＫＲ１を生成するレジスタ回路、１１０は前記リタイミング信号ＣＫＲ１に同期して動作するレジスタ回路、１１１は前記リタイミング信号ＣＫＲ１を１クロック遅延させた信号ＣＫＲ２を生成するレジスタ回路、１１２は前記リタイミング遅延信号ＣＫＲ２に同期して動作するレジスタ回路である。
本デジタルＰＬＬ回路では、ＲＰＡ回路１０１とＶＰＡ回路１０２を元に、リファレンス信号ＦＲＥＦと出力クロック信号ＣＫＶ１との間の整数部の位相誤差を、微小位相誤差生成器１０７は小数部の位相誤差を算出し、これらを組み合わせてループフィルタ１０４で平滑化処理を行う。制御量生成器１０５は、前記ループフィルタ１０４の出力を元に制御発振器１０６の制御コードを生成し、最終的に制御発振器１０６の出力クロックＣＫＶ１の周波数がリファレンス信号ＦＲＥＦの周波数の周波数制御ワードＦＣＷ倍となるようにフィードバック制御がなされる。
以下、図１に示したデジタルＰＬＬ回路の構成及び動作について詳細を説明する。
図２に、ＲＰＡ回路（第２のカウンタ）１０１の構成例を示す。１０１１は加算器であり、１０１２はリタイミング信号ＣＫＲ１に同期して加算器１０１１の出力を保持するレジスタである。レジスタ１０１２は、リタイミング信号ＣＫＲ１の立上りエッジ毎に自身の保持する値と周波数制御ワードＦＣＷとを加算した値を取り込み（周波数制御ワードＦＣＷの値を積分し）、リファレンス位相値ＰＨＲを算出する。
次に、図３に、ＶＰＡ回路（第１のカウンタ）１０２の構成例を示す。１０２１は加算器であり、１０２２はリタイミング信号ＣＫＶ１に同期して加算器１０２１の出力を保持するレジスタである。レジスタ１０２２は、出力クロックＣＫＶ１の立上りエッジ毎に自身の保持する値と“１”とを加算した値を取り込み（＋１インクリメント演算し）、出力クロックＣＫＶ１の可変位相値ＰＨＶを算出する。
周波数制御ワードＦＣＷ＝２．２５としたときの図２に示したＲＰＡ回路１０１と図３に示したＶＰＡ回路１０２との動作タイミングチャートを図４に示す。
図１において、位相比較器１０３は、出力クロックＣＫＶ１の可変位相値ＰＨＶをリタイミング信号ＣＫＲ１でリタイミングした信号を更にレジスタ回路１１２においてリタイミング遅延信号ＣＫＲ２でリタイミングした信号と、リファレンス位相値ＰＨＲをレジスタ回路１１２においてリタイミング遅延信号ＣＫＲ２でリタイミングした信号の整数部との比較を行う。出力クロックＣＫＶ１の可変位相値ＰＨＶとリファレンス位相値ＰＨＲとは、何れも、出力クロックＣＫＶ１の１パルスを“１”として扱っているので、直接差を取ることにより、整数部の位相誤差を算出することが可能である。尚、リタイミング遅延信号ＣＫＲ２でのリタイミングは微小位相誤差生成器１０７とのタイミング調整のために行う。
図５は、前記ゲート回路１０８の構成例を示す。同図において、１０８１は出力クロックＣＫＶ１の可変位相値ＰＨＶとリファレンス位相値ＰＨＲの整数部との比較を行う比較器であり、１０８２は比較器１０８１の出力と出力クロックＣＫＶ１との論理積を出力するＡＮＤゲートである。比較器１０８１は、出力クロックＣＫＶ１の可変位相値ＰＨＶに“１”を加算した値と、リファレンス位相値ＰＨＲに周波数制御ワードＦＣＷを加算した値のうち整数部とが等しければ“１”を出力し、そうでなければ“０”を出力する。ＡＮＤゲート１０８２は、比較器１０８１の出力と出力クロックＣＫＶ１の論理積を出力するので、出力クロックＣＫＶ１の可変位相値ＰＨＶとリファレンス位相値ＰＨＲの整数部とが等しい場合のみ、出力クロックＣＫＶ１のマスク処理が解除され、制御信号ＣＫＧが出力されることになる。これはリタイミング信号ＣＫＲ１が立ち上がる直前の出力クロックＣＫＶ１の立上りに同期して微小位相誤差生成器１０７を動作させるためである。図５に示したゲート回路１０８の動作タイミングチャートを図６に示す。
次に、本発明上重要な微小位相誤差生成器１０７の構成及び動作について説明する。図７に微小位相誤差生成器１０７の内部構成例を示す。図７に示した微小位相誤差生成器１０７では、ゲート回路１０８の制御信号ＣＫＧに同期してリファレンス信号ＦＲＥＦとリファレンス位相値ＰＨＲの小数部とをもとに微小誤差の算出を行う。１０７１はリファレンス信号ＦＲＥＦの振幅値から振幅コードを生成する振幅コード生成部であり、１０７２は制御信号ＣＫＧで駆動されるレジスタ、１０７３は生成された振幅コードを微小位相誤差に変換する振幅コード微小位相誤差変換部である。レジスタ１０７２は制御信号ＣＫＧの立上り毎に振幅コード生成部１０７１で生成された振幅コードを取り込む。振幅コード微小位相誤差変換部１０７３は、レジスタ１０７２に保持された振幅コードから微小位相誤差を算出し、出力する。図７に示したＣＮＴ信号は、図１には示さないコントローラからの信号でＰＬＬ回路が学習モードにあることを示す制御信号である。
次に、図７に示した振幅コード生成部１０７１の具体的構成例を図８に示す。同図において、１０７１２〜１０７１５はコンパレータ、１０７１１はその出力に接続される前記コンパレータ１０７１２〜１０７１５の閾値を生成する閾値生成部、１０７１６はデコーダである。
前記閾値生成部１０７１１は、図９（ａ）に示すように振幅方向の複数個の閾値バンク１０７１１０１〜１０７１１０８を持ち、リファレンス信号ＦＲＥＦの振幅レベルをデジタルコードに変換するための閾値を選択して出力する。本実施形態では、８つの閾値バンクを持たせた構成としている。ＣＮＴ信号は学習モードにあるか否かを示す信号であり、学習モードでない場合、セレクト信号生成部（選択部）１０７１１１０は、リファレンス位相値ＰＨＲの小数部の値に基づいて、どの閾値バンクが制御信号ＣＫＧのタイミングでリファレンス信号ＦＲＥＦを変換するのに最適かを判断して、セレクタ１０７１１０９にセレクト信号を生成する。
前記セレクト信号生成部１０７１１１０の構成例は図１０に示すようになっている。すなわち、リファレンス位相値ＰＨＲの小数部ｎビットに対して、閾値バンク数に応じた上位ビットを出力する。図１０では、１０ビットのＰＨＲの小数部に対して、閾値バンク数＝８に応じて上位３ビットを出力している。微小位相誤差算出器１０７が動作するときトラッキング動作は完了しているので、リファレンス位相値ＰＨＲの小数部の上位ビットをセレクタ信号として用いることができる。図９（ｂ）に示すように選択された１つの閾値バンク内の４つの閾値が、図８中の４個のコンパレータ１０７１２〜１０７１５の閾値として出力され、変換演算が行われる。図９の構成では、閾値と合わせて何れの閾値バンクが選択されているかを示すセレクト信号も一緒に出力される。４個のコンパレータ１０７１２〜１０７１５の出力と、閾値生成部１０７１１のバンク位置を示す信号とをもとに、デコーダ１０７１６は、制御信号ＣＫＧのタイミングにおけるリファレンス信号ＦＲＥＦの振幅情報を抽出して出力する。振幅コード生成部１０７１をこのような構成とすることにより、コンパレータの数を減らしても、振幅方向の解像度を落とさないようにすることが可能である。
以上のようにして抽出された振幅情報は、図７に示すレジスタ１０７２に制御信号ＣＫＧのタイミングで格納される。
図７に示した振幅コード微小位相誤差変換部１０７３では、微小位相誤差の規格化を行う。図１１に振幅コード微小位相誤差変換部１０７３の構成例を示す。同図において、１０７３１はレジスタ回路１０７２の出力の最大値を検出して保持する最大値検出部、１０７３２はレジスタ回路１０７２の最小値を検出して保持する最小値検出部である。また、１０７３３は係数算出部であって、周波数制御ワードＦＣＷ、最大値検出部１０７３１の出力及び最小値検出部１０７３２の出力をもとに規格化係数を出力する。１０７３４はレジスタ回路１０７２の出力から最小値検出部１０７３２からの最小値を減算する減算器、１０７３５は前記減算器１０７３４の出力の絶対値をとる絶対値算出部、１０７３６は絶対値算出部１０７３５の出力に係数算出部１０７３３で算出された係数を乗じる乗算器、１０７３７はＲＰＡ回路１０１からリファレンス位相値ＰＨＲの小数部と乗算器１０７３６の出力とを減算して微小位相誤差を出力する減算器である。
図８のデコーダ１０７１６の出力は、リファレンス信号ＦＲＥＦの振幅情報をコード化するものであるので、微小位相誤差を算出する場合の基準となるリファレンス位相値ＰＨＲと比較できるように、規格化する必要がある。そこで、学習信号ＣＮＴがアサートされた場合には、ＰＬＬ回路をフリーランさせ、閾値バンクを切り替えることにより、リファレンス信号ＦＲＥＦの最大値（ＭＡＸ）と最小値（ＭＩＮ）を検出し、動作引き込み後の通常動作時にこれらの値を用いて微小位相誤差を規格化する構成とする。
次に、規格化係数の算出方法について説明する。周波数制御ワードＦＣＷは出力クロックＣＫＶ１の発振周波数をリファレンス信号ＦＲＥＦの周波数で規格化したものであるので、理想的には出力クロックＣＫＶ１の周期を１とすると、リファレンス信号ＦＲＥＦの１周期は周波数制御ワードＦＣＷとなる。リファレンス信号ＦＲＥＦが正弦波に近いような場合を図１２に示す。この場合、リファレンス信号ＦＲＥＦの振幅の最大値がＦＣＷ／４、最小値がＦＣＷ／４＊３＝（−ＦＣＷ／４）に対応する。図１３にサンプリングポイントの例を示す。図１３に示されたサンプリングポイントでは、理想サンプリングポイントの位置を位相誤差０として、対応する位相誤差がｐｅｒｒ＿ｆ、振幅値がαとすると、下記式（２）が成り立ち、微小位相誤差が振幅情報αを用いて算出できる。従って、リファレンス信号ＦＲＥＦの最大値、最小値、及び周波数制御ワードＦＣＷを用いることにより、振幅値αを規格化することが可能である。下記式（２）において、ＦＣＷ／４・１／｜ＭＡＸ−ＭＩＮ｜が前記係数算出部１０７３３で算出する規格化係数である。
Figure 2010047005
尚、前記規格化には、ルックアップテーブルを用いる手法で実現しても良い。また、リファレンス信号ＦＲＥＦとしてのこぎり波を用いても、同様のことが実現できる。リファレンス信号ＦＲＥＦとして矩形波を用いる場合は、ローパスフィルタにより、高周波を取り除く方が良い。
続いて、図１４に、図１に示したループフィルタ（フィルタ部）１０４の構成例を示す。同図において、１０４１は整数部小数部統合器、１０４２は乗算器、１０４３は加算器、１０４４は減算器、１０４５はリタイミング遅延信号ＣＫＲ２で駆動されるレジスタ回路である。前記整数部小数部統合器１０４１は、位相比較器１０３の出力を整数部として、微小位相誤差生成器１０７の出力を小数部として、両者を統合し、ループフィルタ１０４への入力とする。この構成例ではループフィルタ１０４は、主に１次のＩＩＲフィルタと積分項とから成っており、その和を取ることにより、フィルタ処理を行う。また、α、β、γなどの係数、フィルタ出力の初期値ｌｐｆｉｎｉなどのパラメータにより、特性を容易に変更できる。このような回路を用いて、入力される位相誤差の平滑化を行う。
更に、図１の制御量生成器１０５は、ループフィルタ１０４の出力を元に制御発振器１０６を制御する制御量を生成する。デジタルＰＬＬ回路では、制御発振器１０６の制御量は有限の解像度を持っている。そこで、アナログ回路並みに解像度を高めるために、制御量の微小部分に関してΔΣ変調などが用いられる場合もある。
図１５に前記制御量生成器１０５の内部構成例を示す。同図において、１０５１は変調処理部、１０５２は加算器である。前記変調処理部１０５１はループフィルタ１０４の出力の小数部に対して変調処理を行う。加算器１０５２はループフィルタ１０４の出力の整数部と前記変調処理部１０５１の出力との加算を行い、制御量を生成する。
図１６に前記変調処理部１０５１の内部構成例を示す。同図において、１０５１１、１０５１３は入力されるクロック信号ＣＫＶ２で駆動されるレジスタ回路、１０５１２は加算器、１０５１４はインバータである。入力はループフィルタ１０４の出力の小数部であり、レジスタ回路１０５１１に保持している値との加算を行う。その加算結果のうち、小数部はレジスタ回路１０５１１に保持され、キャリーはレジスタ群１０５１３に保持される。ループフィルタ１０４の出力の小数部に対して、以上のような変調処理を行うことにより、ノイズシェービングを行うことができる。変調部分を駆動するクロックは出力クロックＣＫＲ１に対してある程度高めに設定する必要があるので、出力クロックＣＫＶ１を分周したクロック信号ＣＫＶ２を用いる。変調を行わないループフィルタ１０４出力の上位部分とのタイミングは、クロック信号ＣＫＶ２で合わせる必要がある。尚、変調処理部１０５１での変調処理は、ループフィルタ１０４の出力の小数部だけでなく、整数部に対しても行っても良い。
図１に示した制御発振器１０６は、前記制御量生成器１０５の制御量に基づく周波数のクロック信号ＣＫＶ１を出力する。
図１７に前記制御発振器１０６の構成例を示す。同図において、１０６１はＤＡＣ（Digital to Analog Converter：デジタル―アナログ変換回路）であり、１０６２はＶＣＯ（voltage controlled oscillator：電圧制御発振器）である。ＤＡＣ１０６１は制御量生成器１０５の出力する制御量を電圧レベルに変換する。ＶＣＯ１０６２は前記ＤＡＣ１０６１の出力する電圧レベルに基づき、周波数可変なクロック信号ＣＫＶ１を出力する。
図１８に制御発振器１０６の別の構成例を示す。同図において、１０６３はＤＣＯ（Digitally Controlled Oscillator：デジタル制御発振器）である。ＤＣＯ１０６３は、制御量生成器１０５の制御量に基づき、内部の容量（バラクタ）のスイッチをＯＮ／ＯＦＦすることにより、周波数可変なクロック信号ＣＫＶ１を出力する。
以上説明した通り、デジタルＰＬＬ回路において、リファレンス信号ＦＲＥＦと出力クロックＣＫＶとの間の微小位相誤差を、リファレンス信号ＦＲＥＦの振幅値及びこれに対応する位相誤差を用いて算出することにより、ＰＬＬ回路の位相ノイズ特性を改善できると共に、小面積、低消費電力、かつ、設計難易度の低減化を同時に図ることが可能となる。
尚、本実施形態では、ＶＰＡ回路１０２及びゲート回路１０８を駆動するクロック信号は、制御発振器１０６の出力する出力クロックＣＫＶ１として説明を行ったが、制御発振器１０６の出力を分周した信号を用いても同様の効果を得ることができるのは勿論である。
図１９は、本デジタルＰＬＬ回路を内蔵するＬＳＩを含んだ通信装置の全体概略構成を示すブロック図である。例えば、ラジオチューナに当てはめて考えると、同図では、１００１はアンテナ等の受信部、１００２は、前記受信部１００１で受信した信号を受けると共に、本デジタルＰＬＬ回路を内蔵し、前記受信信号をもとに波形等化やデータの復調を行う信号処理回路を含むＬＳＩである。このＬＳＩ１００２が出力する復調データを用いて音声への変換を行うと共に、映像データを図示しないディスプレイ端末に表示する。
尚、上記の説明では、ラジオチューナを例にとって説明したが、その他の無線通信、有線通信やＰＬＬ回路を必要とするデータ処理装置や通信装置、映像表示装置等の様々なシステムにも本発明を適用することが可能である。
以上説明したように、本発明は、周波数制御ワード（周波数比率）が小数成分を含む場合であっても、配置されるコンパレータの個数を少なく制限できて、小面積、低消費電力かつ設計難易度の低減化を図りつつ、リファレンス信号と出力クロックとの微小位相誤差を算出できて、位相ノイズ特性の良いデジタルＰＬＬ回路を提供できるので、このデジタルＰＬＬ回路を用いたデータ処理装置や通信装置、映像表示装置等の用途にも適用できる。
１０ デジタルＰＬＬ回路
１０１ ＲＰＡ回路（第２のカウンタ）
１０２ ＶＰＡ回路（第１のカウンタ）
１０３ 位相比較器（比較器）
１０４ ループフィルタ（フィルタ部）
１０５ 制御量生成器
１０６ 制御発振器
１０７ 微小位相誤差生成器
１０８ ゲート回路
１１２ レジスタ回路
１０７１ 振幅コード生成部
１０７３ 振幅コード微小位相誤差変換部
１０７１１ 閾値生成部
１０７１２〜１０７１５ コンパレータ
１０７１６ デコーダ
１０７１１０１〜１０７１１０８ 閾値バンク
１０７１１１０ セレクト信号生成部（選択部）
１０７３１ 最大値検出部
１０７３２ 最小値検出部
１０７３３ 係数算出部
１０７３４ 減算器
１０７３５ 絶対値算出部
１０４１ 整数部小数部統合器
１０５１ 変調処理部
１０６１ ＤＡＣ（デジタル−アナログ変換器）
１０６２ ＶＣＯ（電圧制御発振器）
１０６３ ＤＣＯ（デジタル制御発振器）
１００１ 受信部
１００２ ＬＳＩ

Claims (12)

  1. リファレンス信号が入力され、このリファレンス信号の周波数を、整数部及び小数部より成る数値で所定倍率した周波数を持つクロック信号を出力するデジタルＰＬＬ回路であって、
    制御量が入力され、この入力された制御量に応じて、前記デジタルＰＬＬ回路から出力するクロック信号の周波数を変更する制御発振器と、
    前記制御発振器により周波数を変更された前記クロック信号を計数する第１のカウンタと、
    前記リファレンス信号を前記制御発振器からのクロック信号に基づいてリタイミングしたリタイミング信号に応じて、前記所定倍率をインクリメントする第２のカウンタと、
    前記第１のカウンタのカウント値と前記第２のカウンタのカウント値の整数部とを比較し、その差を整数部の位相誤差として出力する比較器と、
    前記第２のカウンタのカウント値の小数部に基づいて、前記リファレンス信号の振幅値近傍の複数の閾値を生成し、この複数の閾値に基づいて前記リファレンス信号の振幅値を検出すると共に、この検出した振幅値に基づいて前記リファレンス信号と前記制御発振器からの出力クロック信号との間の小数部の位相誤差としての微小位相誤差情報を生成する微小位相誤差生成器と、
    前記比較器からの整数部の位相誤差と前記微小位相誤差生成器からの小数部の位相誤差としての微小位相誤差情報とを受け、この２つの位相誤差の合計誤差を平滑化するフィルタ部と、
    前記フィルタ部の出力に基づいて、前記発振器への前記制御量を生成して出力する制御量生成器とを備えた
    ことを特徴とするデジタルＰＬＬ回路。
  2. 前記請求項１記載のデジタルＰＬＬ回路において、
    前記微小位相誤差生成器は、
    各々が複数の閾値を出力する複数個の閾値バンクと、
    前記第２のカウンタのカウント値の小数部を受け、この小数部に基づいて前記複数個の閾値バンクの何れかを選択する選択部と、
    前記選択部により選択された閾値バンクから出力される閾値の数に等しい個数だけ設けられ、前記選択された閾値バンクから対応する閾値を受けると共に、前記リファレンス信号を受けて、このリファレンス信号を前記受けた閾値と比較する複数個のコンパレータとを備えた
    ことを特徴とするデジタルＰＬＬ回路。
  3. 前記請求項１記載のデジタルＰＬＬ回路において、
    前記微小位相誤差生成器は、
    前記生成した複数の閾値に基づいて前記リファレンス信号の振幅値を複数回検出し、この検出した複数の振幅値のうち、最大値、最小値、及び前記第２のカウンタが前記所定倍率をインクリメントする直前の振幅値と、前記整数部及び小数部より成る所定倍率とに基づいて、前記リファレンス信号と前記制御発振器からの出力クロック信号との間の小数部の位相誤差としての微小位相誤差情報を生成する
    ことを特徴とするデジタルＰＬＬ回路。
  4. 前記請求項３記載のデジタルＰＬＬ回路において、
    前記微小位相誤差生成器は、
    前記第２のカウンタが前記所定倍率をインクリメントする直前の振幅値を検出するに際し、前記第１のカウンタの出力と前記第２のカウンタの出力とに応じて、前記デジタルＰＬＬ回路から出力されたクロック信号を間引いたタイミングで前記直前の振幅値を検出する
    ことを特徴とするデジタルＰＬＬ回路。
  5. 前記請求項３記載のデジタルＰＬＬ回路において、
    前記微小位相誤差生成器は、
    ＰＬＬ回路が動作の引き込み時又は学習モードの場合には、前記複数の閾値バンクを切り替えて前記リファレンス信号の振幅値の最大値及び最小値を検出し、動作の引き込み後の通常動作時には、前記検出した最大値及び最小値を用いて微小位相誤差を規格化する
    ことを特徴とするデジタルＰＬＬ回路。
  6. 前記請求項１記載のデジタルＰＬＬ回路において、
    前記第１のカウンタのカウント値及び前記第２のカウンタのカウント値は、共に前記リタイミング信号に同期した２個のレジスタ回路に各々格納され、
    前記比較器は、前記一方のレジスタ回路に格納された第１のカウンタのカウント値と、前記他方のレジスタ回路に格納された第２のカウンタのカウント値の整数部とを比較する
    ことを特徴とするデジタルＰＬＬ回路。
  7. 前記請求項１記載のデジタルＰＬＬ回路において、
    前記制御量生成部は、
    前記制御発振器への制御量に関して、一部又は全部について変調を行った結果を制御量として前記制御発振器に出力する
    ことを特徴とするデジタルＰＬＬ回路。
  8. 前記請求項１記載のデジタルＰＬＬ回路において、
    前記制御発振器は、
    デジタル―アナログ変換回路と電圧制御発振器とを備える
    ことを特徴とするデジタルＰＬＬ回路。
  9. 前記請求項１記載のデジタルＰＬＬ回路において、
    前記制御発振器は、デジタル制御発振器である
    ことを特徴とするデジタルＰＬＬ回路。
  10. 前記請求項１記載のデジタルＰＬＬ回路において、
    前記リファレンス信号は、正弦波に準拠した信号である
    ことを特徴とするデジタルＰＬＬ回路。
  11. 前記請求項１記載のデジタルＰＬＬ回路において、
    前記リファレンス信号は、のこぎり波状の信号である
    ことを特徴とするデジタルＰＬＬ回路。
  12. 前記請求項１〜１１の何れか１項に記載のデジタルＰＬＬ回路を用いて得られたクロック信号に基づいて音声データ又は映像データを含む受信信号を復号する信号処理回路を有するＬＳＩと、
    前記ＬＳＩからの復号信号を受けて復号された音声データ又は映像データを表示するディスプレイ端末とを備えた
    ことを特徴とする通信装置。
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