DE102006050881B3

DE102006050881B3 - Phasen-/Frequenzvergleicher, Phasenregelkreis, Verfahren zur Phasen-/Frequenzdetektion und Verfahren zum Erzeugen eines Oszillatorsignals

Info

Publication number: DE102006050881B3
Application number: DE102006050881A
Authority: DE
Inventors: Christian Wicpalek; Thomas Mayer; Linus Dr. Maurer; Volker Neubauer; Thomas Bauernfeind
Original assignee: Infineon Technologies AG
Current assignee: Intel Deutschland GmbH
Priority date: 2006-10-27
Filing date: 2006-10-27
Publication date: 2008-04-10
Anticipated expiration: 2026-10-28
Also published as: US7592874B2; US20080100386A1

Abstract

Ein Phasen-/Frequenzvergleicher (PFD) umfasst einen Modulozähler (MC) zur Abgabe eines Zählerwortes (CW) einer vorbestimmten Wortbreite in Abhängigkeit eines Oszillatorsignals (OSC). Zudem ist ein Modulointegrator (MI) zur Abgabe eines Integratorworts (IW) der vorbestimmten Wortbreite als Funktion einer Integration eines Kanalworts (CH) vorgesehen. Der Phasen-/Frequenzvergleicher (PFD) umfasst ferner ein Differenzelement (S1) zur Abgabe eines Phasenfehlerworts (PW) der vorbestimmten Wortbreite als Funktion einer Differenz des Zählerworts (CW) und des Integratorworts (IW).

Description

Phasen-/Frequenzvergleicher, Phasenregelkreis, Verfahren zur Phasen-/Frequenzdetektion und Verfahren zum Erzeugen eines Oszillatorsignals
Erfindungsgebiet
Die Erfindung betrifft einen Phasen-/Frequenzvergleicher sowie einen Phasenregelkreis mit dem Phasen-/Frequenzvergleicher. Die Erfindung betrifft ferner ein Verfahren zur Phasen-/Frequenzdetektion, ein Verfahren zum Erzeugen eines Oszillatorsignals sowie eine Verwendung eines Phasen-/Frequenzvergleichers.
Hintergrund der Erfindung
In heutigen Mobilfunksystemen werden verschiedene Mobilfunkstandards wie Global System for Mobile communication, GSM, Enhancend Data Rates for GSM Evolution, EDGE, Universal Mobile Telecommunications Standard, UMTS oder andere genutzt. Zur Übertragung werden dabei Hochfrequenzsignale verwendet. Auch in anderen Systemen dienen Hochfrequenzsignale zur Datenübertragung.
Für die Erzeugung beziehungsweise den Empfang der hochfrequenten Sende-/Empfangssignale werden vermehrt digital gesteuerte Oszillatoren, englisch: digitally controlled oscillators, DCOs eingesetzt. Ein DCO erzeugt als Ausgangssignal ein Hochfrequenzsignal in Abhängigkeit eines digitalen Frequenzworts. Zudem benötigt ein digitaler Phasenregelkreis mit einem DCO auf einem Halbleiterkörper weniger Platz als ein entsprechender Phasenregelkreis mit einem analog gesteuerten spannungsgesteuerten Oszillator, englisch: voltage controlled oscillator, VCO. Ein digital realisierter Phasenregelkreis zur Frequenzsynthese oder Signalmodulation kann zudem leichter auf eine nächste Halbleiterprozess-Generation übernommen werden.
Ein digitaler Phasenregelkreis umfasst üblicherweise einen digital gesteuerten Oszillator zur Erzeugung eines Oszillatorsignals. Das Oszillatorsignal wird direkt oder über einen Frequenzteiler, der in seinem Teilerverhältnis einstellbar sein kann, auf einen Vergleicher zurückgeführt. Der Vergleicher weist dabei üblicherweise einen zweiten Eingang zur Zuführung eines Referenzfrequenzsignals auf. Der Vergleicher gibt an seinem Ausgang ein digitales Fehlerwort ab, welches in der Regel über ein digitales Schleifenfilter einem Steuereingang des digital gesteuerten Oszillators zugeführt wird.
Der Vergleicher kann als Phasendetektor, als Frequenzdetektor oder als kombinierter Phasen-/Frequenzdetektor ausgeführt sein. Bei vollständig digitalen Phasenregelkreisen ist eine Phasendetektion ein nicht zu vernachlässigendes Element. Der Vergleicher liefert ein digitales Wort als Maß für eine detektierte Phase des rückgeführten Oszillatorsignals, welches mit einem ebenfalls digital vorliegenden Sollwert verglichen wird. Eine Soll-/Ist-Wertabweichung wird als digitales Fehlerwort in die Regelschleife abgegeben. Es ist erstrebenswert, dass der Vergleicher eine hohe Genauigkeit aufweist und unempfindlich für externe Störungen ist. Des Weiteren ist ein Phasenerkennungsbereich des Vergleichers derart zu dimensionieren, dass Abweichungen vom Sollsignal in einem vorbestimmten Rahmen ausgleichbar sind. Derartige Abweichungen können beispielsweise durch zeitliche Ungenauigkeiten wie etwa Timing Jitter im Referenzfrequenzsignal oder durch ein analoges Phasenrauschen aufgrund von analogen Bauteilen im Oszillator hervorgerufen werden.
Beispielsweise kann der Vergleicher als Frequenzdetektor realisiert werden, welcher mittels eines Vollsynchronzählers mit anschließendem Differenzierer ausgebildet wird. Ein derartiger Vollsynchronzähler kann jedoch insbesondere bei hohen Eingangsfrequenzen des Oszillatorsignals schwierig zu implementieren sein. Beispielsweise stellt eine gewünschte Synchronität hohe Ansprüche an Verzögerungseigenschaften der verwendeten Bauelemente. Zudem bedingt ein derartiger Frequenzdetektor einen hohen Stromverbrauch.
Der Einsatz eines Differenzierers nach dem Zähler im Frequenzdetektor bewirkt außerdem eine Umwandlung der Phaseninformation in eine Frequenzinformation, welche im Schleifenfilter mittels eines Integrators wieder zurück in eine Phaseninformation gewandelt werden sollte. Dies führt zu einer Erhöhung des Aufwands im digitalen Phasenregelkreis.
In einer weiteren Ausführungsmöglichkeit umfasst der Vergleicher einen Zähler, welcher als Phasendetektor für eine grobe Quantisierung der Phaseninformation des Oszillatorsignals genutzt wird, sowie einen Zeit-Digitalwandler, Englisch time to digital converter, TDC. Der TDC kann dabei für eine feinere Phasenquantisierung genutzt werden. Jedoch erhöht sich auch hier durch den zusätzlichen TDC die Komplexität des Vergleichers beziehungsweise des Phasenregelkreises.
Das Dokument US 6,809,598 B1 zeigt einen digitalen Phasenregelkreis, dem direkt Modulationsdaten zuführbar sind. Der Phasenregelkreis umfasst dabei jeweils einen Akkumulator für ein Referenzphasensignal und das rückgeführte Oszillatorsignal.
Im Dokument US 6,429,693 B1 ist ein digitaler fraktionaler Phasendetektor beschrieben, welcher mit zwei Verzögerungsketten und entsprechender Taktflankendetektion realisiert ist.
Auch das Dokument Kokubo, Masaru et al.: "A Fast-Frequency-Switching PLL Synthesizer LSI with a Numerical Phase Comparator", IEEE Intern. Solid-State Circuits Conference, 1995, Session 15, Paper FA 15.2, S. 260-262 beschreibt einen Phasenregelkreis, bei dem ein Phasenvergleich zwischen einem Oszillatorsignal und einem Referenzfrequenzsignal über eine Detektion von Taktflanken erfolgt.
Kurze Zusammenfassung der Erfindung
Aufgabe der Erfindung ist es, einen Phasen-/Frequenzvergleicher, der aufwandsarm realisierbar und unempfindlich gegen äußere Störungen ist, sowie eine Verwendung des Phasen-/Frequenzvergleichers anzugeben. Es ist auch Aufgabe der Erfindung, einen Phasenregelkreis mit dem Phasen-/Frequenzvergleicher aufzuzeigen. Weiterhin ist es Aufgabe der Erfindung, ein aufwandsarmes Verfahren zur Phasen-/Frequenz-Detektion sowie ein Verfahren zum Erzeugen eines Oszillatorsignals anzugeben, die unempfindlich gegen äußere Störungen sind.
Diese Aufgaben werden mit den Gegenständen der unabhängigen Patentansprüche gelöst. Ausgestaltungsformen und Weiterbildungen der Erfindung sind Gegenstand der Unteransprüche.
In einem Ausführungsbeispiel umfasst ein Phasen-/Frequenzvergleicher einen Modulozähler, welcher an einem Ausgang ein Zählerwort einer vorbestimmten Wortbreite in Abhängigkeit eines Oszillatorsignals abgibt. Ferner ist ein Modulointegrator vorgesehen, der ein Integratorwort der vorbestimmten Wortbreite als Funktion einer Integration eines Kanalworts an seinem Ausgang abgibt. Der Phasen-/Frequenzvergleicher umfasst weiterhin ein Differenzelement zur Erzeugung eines Phasenfehlerworts der vorbestimmten Wortbreite als Funktion einer Differenz des Zählerworts und des Integratorworts.
Der Modulozähler zählt mit einer digitalen Auflösung, die durch die vorbestimmte Wortbreite vorgegeben ist, Taktflanken in einem eingangsseitig zugeführten Oszillatorsignal und gibt einen aktuellen Zählerstand, beispielsweise in Abhängigkeit eines Referenztaktsignals an seinem Ausgang, als Zählerwort ab. Sobald der Zählerstand einen Wert erreicht, der einem durch die vorbestimmte Wortbreite festgelegtem Modulofaktor entspricht, wird der Zählerstand auf Null zurückgesetzt, von wo aus der Zählvorgang fortgesetzt wird. Der Wert des Zählerworts kann somit den Modulofaktor nicht überschreiten.
In ähnlicher Weise erfolgt in dem Modulointegrator mit dem aufintegrierten Kanalwort jeweils eine Modulooperation, so dass auch das Integratorwort mit seinem Wert den Modulofaktor nicht überschreitet. Das sich aus der Differenz des Zählerworts und des Integratorworts ergebende Phasenfehlerwort sollte ebenfalls nicht größer als der Modulofaktor sein.
Da nach der Ausführungsform in dem Phasen-/Frequenzvergleicher kein Differenzierer zur Erzeugung des Phasenfehlerworts vorgesehen ist, kann bei Einsatz des Phasen-/Frequenzvergleichers in einem Phasenregelkreis auf einen Integrierer in einem nachgeschalteten Schleifenfilter verzichtet werden. Somit können sowohl der Phasen-/Frequenzvergleicher als auch ein Phasenregelkreis mit dem Phasen-/Frequenzvergleicher aufwandsarm realisiert werden.
In einem Ausführungsbeispiel eines Verfahrens zur Phasenfrequenzdetektion wird ein Zählerwort in Abhängigkeit von Taktflanken eines Oszillatorsignals und eines vorbestimmten Bereichswerts erzeugt. Aus einem Kanalwort wird durch Integration ein Integratorwort abgeleitet, mit dem eine Modulooperation als Funktion des Bereichswerts durchgeführt wird. Ein Phasenfehlerwort wird durch Differenzbildung zwischen dem Zählerwort und dem Integratorwort abgeleitet, wobei auch mit dem Phasenfehlerwort eine Modulooperation als Funktion des Bereichswerts durchgeführt wird.
Durch die Modulooperationen beziehungsweise die Abhängigkeit des Zählerworts von dem Bereichswert kann gewährleistet werden, dass das Zählerwort, das Integratorwort und das Phasenfehlerwort den gleichen Wertebereich aufweisen. Das Oszillatorsignal kann beispielsweise in Abhängigkeit eines Steuer signals erzeugt werden, welches sich durch Filterung des Phasenfehlerworts ergibt.
Kurze Beschreibung der Zeichnungen
Die Erfindung wird nachfolgend an mehreren Ausführungsbeispielen anhand der Figuren näher erläutert.
Es zeigen:
1 ein erstes Ausführungsbeispiel eines Phasenregelkreises nach dem vorgeschlagenen Prinzip,
2 ein Ausführungsbeispiel eines Phasen-/Frequenzvergleichers nach dem vorgeschlagenen Prinzip,
3 ein erstes beispielhaftes Signal-Zeit-Diagramm für Signale in einem Phasen-/Frequenzvergleicher nach dem vorgeschlagenen Prinzip,
4 ein zweites beispielhaftes Signal-Zeit-Diagramm für Signale in einem Phasen-/Frequenzvergleicher nach dem vorgeschlagenen Prinzip,
5A und 5B ein drittes und viertes beispielhaftes Signal-Zeit-Diagramm für Signale in einem Phasen-/Frequenzvergleicher nach dem vorgeschlagenen Prinzip,
6 ein erstes Ausführungsbeispiel einer Vergleichsschaltung nach dem vorgeschlagenen Prinzip,
7 ein zweites Ausführungsbeispiel eines Phasenregelkreises nach dem vorgeschlagenen Prinzip,
8 ein erstes beispielhaftes Zustandsdiagramm in einer Vergleichsschaltung nach dem vorgeschlagenen Prinzip,
9A ein Ausführungsbeispiel eines Modulozählers nach dem vorgeschlagenen Prinzip,
9B ein Ausführungsbeispiel eines Modulointegrators nach dem vorgeschlagenen Prinzip,
10 ein zweites Ausführungsbeispiel einer Vergleichsschaltung nach dem vorgeschlagenen Prinzip,
11 ein zweites beispielhaftes Zustandsdiagramm in einer Vergleichsschaltung nach dem vorgeschlagenen Prinzip und
12 ein drittes Ausführungsbeispiel eines Phasenregelkreises nach dem vorgeschlagenen Prinzip.
Ausführliche Beschreibung der Erfindung
In der folgenden Beschreibung werden weitere Aspekte und Ausführungsformen der vorliegenden Erfindung zusammengefasst. Zusätzlich wird Bezug genommen auf die begleitenden Figuren, die einen Teil der Beschreibung bilden und in denen durch Darstellungen gezeigt ist, wie die Erfindung praktisch ausgeführt werden kann. Die Ausführungsformen der Zeichnungen repräsentieren eine Zusammenfassung, um ein besseres Verständnis für einen oder mehrere Aspekte der vorliegenden Erfindung zu ermöglichen. Diese Zusammenfassung ist kein umfassender Überblick über die Erfindung und beabsichtigt auch nicht, die Merkmale oder Schlüssel-Elemente der Erfindung auf eine bestimmte Ausführungsform zu beschränken. Vielmehr können die verschiedenen Elemente, Aspekte und Merkmale, die in den Ausführungsbeispielen offenbart sind, von einer fachkundigen Person auf verschiedene Weisen kombiniert werden, um einen oder mehrere Vorteile der Erfindung zu erreichen.
Es könnten sowohl andere Ausführungsformen benutzt werden als auch strukturelle oder logische Veränderungen vorgenommen werden, ohne den Kerngedanken der vorliegenden Erfindung zu verlassen. Die Elemente in den Zeichnungen sind nicht notwendigerweise maßstabsgetreu zueinander skaliert. Funktions- beziehungsweise wirkungsgleiche Elemente tragen dabei gleiche Bezugszeichen.
1 zeigt ein Ausführungsbeispiel eines digitalen Phasenregelkreises nach dem vorgeschlagenen Prinzip. Der Phasenregelkreis umfasst einen digital gesteuerten Oszillator DCO mit einem Oszillatoreingang 11 und einem Oszillatorausgang 12, der mit einem Signalausgang 1 des Phasenregelkreises zur Abgabe eines Oszillatorsignals OSC gekoppelt ist. Ferner ist ein Phasen-/Frequenzvergleicher PFD mit seinem Eingang 31 an den Oszillatorausgang 12 angeschlossen. Ein Ausgang 32 des Phasen-/Frequenzvergleichers PFD ist mit einem Eingang 21 eines Schleifenfilters LF gekoppelt, der ausgangsseitig an den Oszillatoreingang 11 angeschlossen ist.
Der Phasen-/Frequenzvergleicher PFD weist einen Modulozähler MC auf, der eingangsseitig mit dem Eingang 31 des Phasen-/Frequenzvergleichers PFD gekoppelt ist. Der Modulozähler MC weist zudem einen Referenztakteingang 2 auf, über den ein Referenztaktsignal CLK zugeführt wird.
Der Phasen-/Frequenzvergleicher PFD umfasst ferner einen Modulointegrator MI, der einen Dateneingang 3 zur Zuführung eines Kanalworts CR sowie einen Integratorausgang 42 aufweist. Ferner umfasst der Phasen-/Frequenzvergleicher PFD ein Differenzelement S1 zur Differenzbildung eines Zählerworts CW am Ausgang 41 des Modulozählers MC und eines Integratorworts IW am Integratorausgang 42. Das Differenzelement S1 gibt an seinem Ausgang 32a, der mit dem Ausgang 32 des Phasen-/Frequenzvergleichers PFD gekoppelt ist, das Differenzergebnis als Phasenfehlerwort PW ab.
Das Zählerwort CW, das Integratorwort IW und das Phasenfehlerwort PW weisen vorteilhaft dieselbe vorbestimmte Wortbreite auf. Der Modulozähler MC zählt die Anzahl der eintreffenden Taktflanken des Oszillatorssignals OSC während eines definierten Referenzzyklus, welcher durch das Referenztaktsignal CLK vorgegeben ist. Dabei kann in dem Modulozähler explizit oder implizit eine Modulooperation vorgesehen sein, die ein Rücksetzen eines Zählerstands bei Überschreiten eines bestimmten Wertes umfasst, der von der vorbestimmten Wortbreite abhängt. Beispielsweise erfolgt bei einer Wortbreite von 3 Bit ein Rücksetzen des Zählerstands auf den Wert Null bei Erreichen eines theoretischen Zählerstands von 8. Eine explizite Modulooperation liegt beispielsweise vor, wenn der Zählerstand theoretisch höhere Werte als den Bereichswert beziehungsweise den Wert des Modulooperators erreichen könnte und der Zählerstand in dessen Abhängigkeit aktiv zurückgesetzt wird. Der Modulozähler MC kann aber auch so eingerichtet sein, dass er auf die vorbestimmte Wortbreite für den Zählerstand beschränkt ist, und bei einem Überlauf des damit vorge gebenen Wertebereichs eine Rücksetzung des Zählerstands auf den Wert Null automatisch erfolgt.
In ähnlicher Weise ist auch der Wertebereich des Integratorworts IW im Modulointegrator MI beschränkt. Das Kanalwort CH wird im Modulointegrator zeitdiskret aufintegriert, beispielsweise ebenfalls in Abhängigkeit des Referenztaktsignals CLK. Durch die Integration kommt es regelmäßig zu einem Überschreiten des durch die Wortbreite vorgegebenen Wertebereichs. Auch in diesem Fall kann eine Modulooperation mit dem Modulofaktor aktiv vorgenommen werden oder ergibt sich automatisch durch einen Überlauf in einem Integrator, der in seinem Wertebereich durch die vorbestimmte Wortbreite beschränkt ist.
Somit kann sich auch für das vom Differenzelement S1 erzeugte Phasenfehlerwort PW ein Wertebereich gemäß der vorbestimmten Wortbreite ergeben. Da der resultierende Digitalwert des Zählerworts CW ein Maß für die Oszillatorphase ist und der Digitalwert des Integratorworts einen Sollwert für die Oszillatorphase darstellt, entspricht die Differenzbildung im Differenzelement S1 einem Phasenvergleich zwischen einer Ist-Phase und einer Soll-Phase. Dem entsprechend stellt das Phasenfehlerwort PW eine Phasendifferenz oder Phasenabweichung dar, die dem Schleifenfilter LF zugeführt wird. Eine Phasenabweichung kann dabei sowohl positiv als auch negativ sein, das heißt die Ist-Phase kann der Soll-Phase vorauseilen oder nacheilen.
2 zeigt ein Ausführungsbeispiel eines in 1 verwendbaren Phasen-/Frequenzvergleichers PFD. Dabei weist der Modulointegrator MI ein Summierglied S2 auf, dessen erster Eingang mit dem Dateneingang 3 zur Zuführung des Kanalworts CH gekoppelt ist und auf dessen zweiten Eingang ein Ausgangssignal des Summierglieds S2 über ein Verzögerungsglied D1 zurückgeführt wird. Der Ausgang des Summierglieds S2 ist ferner mit einem ersten Moduloelement M1 gekoppelt, dessen Ausgang den Integratorausgang 42 zur Abgabe des Integratorworts IW bildet.
Im Differenzelement S1 ist eingangsseitig ein Summierelement mit einem positiven und einem negativen Eingang zur Differenzbildung zwischen Zählerwort CW und Integratorwort IW vorgesehen, dessen Ausgang mit einem zweiten Moduloelement M2 gekoppelt ist. Das Differenzelement S1 umfasst ferner ein Offsetelement OF, das eingangsseitig mit dem Ausgang des zweiten Moduloelements M2 gekoppelt ist. Das Offsetelement OF dient zur Beaufschlagung des Phasenfehlerworts PW mit einem Offset, der von der vorbestimmten Wortbreite abhängt und beispielsweise über einen Offseteingang 4 zuführbar ist.
Wie zuvor beschrieben, liefert der Modulozähler MC das Zählerwort CW, das beispielsweise von Taktflanken des Oszillatorsignals OSC abhängig ist und einen Wertebereich aufweist, der von der vorbestimmten Wortbreite abhängt. Die Modulofaktoren für die Modulooperationen des ersten und zweiten Moduloelements M1, M2 sind ebenfalls von der vorbestimmten Wortbreite abhängig. Somit wird durch die Moduloelemente M1, M2 ein jeweiliges Eingangssignal in den gewünschten Wertebereich zurückgeführt.
3 zeigt ein beispielhaftes Zeit-Signal-Diagramm für mögliche im Modulozähler MC auftretende Signale. Dem Modulozähler MC werden das Oszillatorsignal OSC und das Referenztaktsignal CLK zugeführt. Dabei weist das Oszillatorsignal OSC üblicherweise eine höhere Frequenz, das heißt eine höhere Anzahl von Taktflanken auf als das Referenztaktsignal CLK. Der Modulozähler MC zählt beispielsweise die steigenden und fallenden Taktflanken des Oszillatorsignals OSC in einem Zwischenzählsignal CW'. Dabei wird der Zählerstand des Zwischenzählsignals CW' mit jeder steigenden und jeder fallenden Taktflanke um Eins erhöht. Der Modulozähler MC weist beispielsweise eine vorbestimmte Wortbreite von drei Bit auf, so dass das Zwischenzählsignal CW' Werte von Null bis Sieben annehmen kann. Daraus folgt, dass bei einem Zählerstand von Sieben mit der nächsten auftretenden Taktflanke ein Rücksetzen auf den Zählerstand Null erfolgt. In diesem Ausführungsbeispiel läuft somit das Zwischenzählsignal CW' während einer Referenztaktperiode des Referenztaktsignals CLK einmal über. Bei einer höheren Oszillatorfrequenz des Oszillatorsignals OSC kann das Zwischenzählsignal CW' während einer Referenztaktperiode auch mehrmals überlaufen.
Das Zählerwort CW ergibt sich aus dem Zwischenzählsignal CW' zu den Zeitpunkten t1, t2, t3, an denen das Referenztaktsignal CLK eine steigende Taktflanke aufweist. Auch das Zählerwort CW ist in diesem Ausführungsbeispiel auf die vorbestimmte Wortbreite von drei Bit und damit einem Wertebereich von Null bis Sieben beschränkt. Durch die Überläufe des Zwischenzählsignals CW' beziehungsweise des Zählerworts CW kann zwar der Bereich, in dem der Modulozähler MC eindeutig arbeitet, eingeschränkt werden, die Auflösung des Modulozählers MC wird davon jedoch nicht beeinflusst. Die Auflösung des Modulozählers MC hängt beispielsweise von der Referenzfrequenz des Referenzsignals CLK und der Oszillatorfrequenz des Oszillatorsignals OSC ab.
4 zeigt ein beispielhaftes Signal-Zeit-Diagramm für Signale im Phasen-/Frequenzvergleicher PFD. Dabei ist der Verlauf des Zählerworts CW, das eine Ist-Phase des Oszillatorsignals OSC darstellt, und des Integratorworts IW abgebildet, welches eine Soll-Phase verkörpert. Sowohl das Zählerwort CW als auch das Integratorwort IW weisen einen sägezahnförmigen Verlauf auf, der sich aus den Überläufen im Modulozähler MC und im Modulointegrator MI ergibt. Dabei wird in diesem Ausführungsbeispiel wiederum von einer vorbestimmten Wortbreite von drei Bit ausgegangen, was in einem Modulooperator von Acht für die Elemente M1, M2 resultiert.
Das Integratorwort IW kann zusätzlich zu der vorbestimmten Wortbreite von beispielsweise drei Bit auch einen fraktionalen Anteil aufweisen, was durch den kontinuierlichen Verlauf des Integratorworts IW verdeutlicht werden soll. Der fraktionale Anteil wird jedoch bei der Ermittlung des Phasenfehlerworts PW nicht gesondert betrachtet und kann beispielsweise direkt an ein nachgeschaltetes Schleifenfilter LF weitergereicht werden. Dadurch kann das Rauschverhalten des Phasenregelkreises positiv beeinflusst werden.
Aus 4 wird ersichtlich, dass das Oszillatorsignal OSC eine durch das Kanalwort CH vorgegebene Frequenz aufweist, da das Zählerwort CW und das Integratorwort IW dieselbe Steigung zeigen. Jedoch weicht die Ist-Phase von der Soll-Phase ab, was in dem Unterschied Δ zwischen dem Zählerwort CW und dem Integratorwort IW resultiert. Wegen des Überlaufs des Zählerworts CW und des Integratorworts IW ergeben sich sowohl positive als auch negative Unterschiede Δ, so dass sich im zeitlichen Mittel für den Unterschied Δ ein Wert von Null ergibt. Um die genannten Überläufe im Vergleichssignal Δ zu berücksichtigen, kann wiederum eine Modulooperation für das Vergleichssignal Δ durchgeführt werden, wobei der Modulooperator in diesem Ausführungsbeispiel entsprechend zu Acht gewählt ist. Damit ergibt sich ein konstanter Phasenunterschied von Zwei, der als Phasenfehlerwort PW abgegeben werden kann.
Um sowohl positive als auch negative Phasenunterschiede, das heißt ein Voraus- beziehungsweise Nacheilen der Ist-Phase gegenüber der Soll-Phase berücksichtigen zu können, kann mit dem Offsetelement OF, welches in 2 gezeigt ist, ein Mittelwert des Wertebereichs von dem Vergleichsergebnis abgezogen werden, der sich in diesem Ausführungsbeispiel zu Vier ergeben würde.
In einer anderen Ausführungsform des vorgeschlagenen Prinzips können die Moduloelemente M1, M2 in 2 auch weg gelassen werden, wenn die verwendeten Summierglieder eine beschränkte Wortbreite aufweisen, die beispielsweise der vorbestimmten Wortbreite entspricht. Ein jeweiliger Überlauf in den Summiergliedern im Modulointegrator MI und im Differenzelement S1 kann die Funktion der gewünschten Modulooperation erfüllen. Ferner ist es möglich, dass das Zählerwort CW, das Integratorwort IW und das Phasenfehlerwort PW im Zweierkomplement dargestellt sind, was einen leichteren Umgang mit positiven und negativen Phasenabweichungen ermöglicht.
In einer weiteren Ausführungsform können im Differenzelement S1 das Moduloelement M2 und das Offsetelement OF vertauscht werden, so dass die Modulooperation nach der Beaufschlagung mit dem Offset erfolgt. Weiterhin ist es auch möglich, die Rückführung im Modulointegrator auf das Summierglied S2 über das Verzögerungsglied D1 am Ausgang des Moduloelements M1 anzuschließen.
In Abhängigkeit des Phasenfehlerworts PW erfolgt in dem Phasenregelkreis eine Anpassung des Oszillatorsignals OSC, um eine auftretende Phasenabweichung zu verringern. Eine Phasenabweichung tritt auch bei einer abweichenden Frequenz des Oszillatorsignals OSC von der durch das Kanalwort CH vorgegebenen Frequenz auf. Diese Frequenzabweichung kann ebenfalls in Abhängigkeit des Phasenfehlerworts PW ausgeglichen werden. Jedoch kann es bei größeren Frequenzabweichungen, die beispielsweise beim Einstellen einer neuen Frequenz über ein verändertes Kanalwort CH auftreten, dazu kommen, dass die Frequenzabweichung nur langsam ausgeglichen werden kann, das heißt, dass der Phasenregelkreis nicht schnell genug auf eine neue Kanalfrequenz einschwingen kann.
Nach dem vorgeschlagenen Prinzip erfolgt in dem Modulointegrator MI und dem Modulozähler MC bei einer Übereinstimmung von Soll-Frequenz und Ist-Frequenz ein abwechselndes Überlaufen des Zählerworts CW und des Integratorworts IW. Dies ist zur Verdeutlichung noch einmal in einem beispielhaften Signal-Zeit-Diagramm in 5A dargestellt. In einem weiteren beispielhaften Signal-Zeit-Diagramm in 5B weist die Ist-Frequenz, ausgedrückt durch das Zählerwort CW, einen niedrigeren Wert als die Sollfrequenz auf, die durch das Integratorwort IW dargestellt ist. Dadurch ist der Anstieg im zeitlichen Verlauf des Integratorworts IW steiler als der entsprechende Anstieg des Zählerworts CW. Wie man aus 5B sehen kann, erfolgt ein Überlauf des Integratorworts IW demnach öfter als ein Überlauf des Zählerworts CW.
Anders ausgedrückt läuft demnach bei einer ausgeprägten Frequenzabweichung jeweils einer der Zähler für Integratorwort IW und Zählerwort CW öfters über als der jeweils andere.
6 zeigt ein Ausführungsbeispiel einer Vergleichsschaltung VS nach dem vorgeschlagenen Prinzip, mit welcher ein Überlaufen des Zählerworts CW und des Integratorworts IW ausgewertet wird. Die Vergleichsschaltung VS umfasst dabei ein erstes Vergleichselement C1 mit einem ersten Eingang (–) der mit dem Ausgang 41 des Modulozählers MC gekoppelt ist, und einen zweiten Eingang (+), der über ein Verzögerungsglied D2 mit dem Anschluss 41 zur Zuführung des Zählerworts CW gekoppelt ist. Zudem ist in diesem Ausführungsbeispiel das Differenzelement S1 von der Vergleichsschaltung VS umfasst.
Die Vergleichsschaltung VS umfasst ferner ein zweites Vergleichselement C2, das mit seinen Eingängen (+, –) direkt beziehungsweise über ein Verzögerungsglied D3 mit dem Integratorausgang 42 zur Zuführung des Integratorworts IW gekoppelt ist. Ferner ist eine Auswerteschaltung AU vorgesehen, welche einen endlichen Automaten SM, englisch: finite state machine aufweist, der eingangsseitig mit den Ausgängen der ersten und zweiten Vergleichsschaltung C1, C2 gekoppelt ist. Die Auswerteschaltung umfasst ferner eine Auswahleinrichtung MUX, an der eingangsseitig das Phasenfehlerwort PW, ein erstes Referenzwort RW1 und ein zweites Referenzwort RW2 anliegen. Eine Auswahl eines der drei Signale zur Abgabe am Ausgang 32, 32b erfolgt in Abhängigkeit einer Steuerung durch den endlichen Automaten SM.
Anders ausgedrückt ist die Vergleichsschaltung VS dazu eingerichtet, das Phasenfehlerwort PW, das erste Referenzwort RW1 oder das zweite Referenzwort RW2 in Abhängigkeit des Zählerworts CW und des Integratorworts IW abzugeben.
Dazu bilden das erste Vergleichselement C1 und das Verzögerungselement D2 eine erste Vergleichseinrichtung VE1 sowie das zweite Vergleichselement C2 und das Verzögerungselement D3 eine zweite Vergleichseinrichtung VE2. Die erste und die zweite Vergleichseinrichtung VE1, VE2 vergleichen einen aktuellen Wert des Zählerworts CW beziehungsweise des Integratorworts IW mit einem jeweils zeitlich vorausgegangenen Wert. Wenn der zeitlich vorausgegangene Wert größer als der aktuelle Wert ist, kann davon ausgegangen werden, dass ein Überlauf im jeweiligen Signal CW beziehungsweise IW aufgetreten ist. Somit erzeugen die Vergleichselemente C1, C2 ein erstes und ein zweites Vergleichssignal V1, V2 in Abhängigkeit eines Vergleichs von zeitlich aufeinander folgenden Werten des Zählerworts CW beziehungsweise des Integratorworts IW. Das erste und das zweite Vergleichssignal V1, V2 werden dem endlichen Automaten SM in der Auswerteschaltung AU zugeführt und dort ausgewertet, um die Auswahlschaltung MUX zur Abgabe des Phasenfehlerworts PW, des ersten Referenzworts RW1 oder des zweiten Referenzworts RW2 anzusteuern.
Wenn die Vergleichssignale V1, V2 beispielsweise die Information umfassen, dass das Zählerwort CW und das Integratorwort IW abwechselnd überlaufen, kann am Ausgang der Auswerteschaltung AU das Phasenfehlerwort PW abgegeben werden, welches beispielsweise eine reine Phasenanpassung bewirken soll. In einem anderen Fall können die Vergleichssignale V1, V2 die Information umfassen, dass das Integratorwort IW öfter überläuft als das Zählerwort CW, was beispielsweise bedeutet, dass die Frequenz des Oszillatorsignals OSC niedriger als die durch das Kanalwort CH vorgegebene Soll-Frequenz ist. In diesem Fall kann beispielsweise das erste Referenzwort RW1 am Ausgang 42 abgegeben werden, das etwa einem Maximalwert des Wertebereichs entspricht und somit zu einer deutlichen Veränderung der Frequenz des Oszillatorsignals in positiver Richtung führen soll. In einem dritten Fall, bei dem die Frequenz des Oszillatorsignals OSC höher als die Sollfrequenz ist, kann in entsprechender Weise das zweite Referenzwort RW2 ab gegeben werden, das beispielsweise einem Minimalwert im Wertbereich entspricht, um eine deutliche Veränderung der Frequenz des Oszillatorsignals OSC in der entgegengesetzten. Richtung zu bewirken.
Beispielsweise wird von den Vergleichseinrichtungen VE1, VE2 jeweils ein Signalpuls in den Vergleichssignalen V1, V2 erzeugt, wenn ein Überlauf des entsprechenden Eingangssignals CW, IW detektiert wird. In der Auswerteschaltung AU beziehungsweise in dem endlichen Automaten SM kann beispielsweise die Anzahl beziehungsweise Abfolge von Signalpulsen im ersten und im zweiten Vergleichssignal V1, V2 ausgewertet werden. Beispielsweise wird das erste Referenzwort RW1 abgegeben, wenn in einem bestimmten Zeitraum eine Anzahl von Signalpulsen im ersten Vergleichssignal V1 kleiner als eine Anzahl von Signalpulsen im zweiten Vergleichssignal V2 ist. Das zweite Referenzwort RW2 wird abgegeben, wenn in dem bestimmten Zeitraum die Anzahl von Signalpulsen im ersten Vergleichssignal V1 größer als die Anzahl von Signalpulsen im zweiten Vergleichssignal V2 ist. Das Phasenfehlerwort PW wird abgegeben, wenn in dem bestimmten Zeitraum die Anzahl von Signalpulsen im ersten Vergleichssignal V1 gleich der Anzahl von Signalpulsen im zweiten Vergleichssignal V2 ist, das heißt ein Auftreten von Überläufen abwechselnd erfolgt.
7 zeigt ein weiteres Ausführungsbeispiel eines Phasenregelkreises mit einem Phasen-/Frequenzdetektor PFD nach dem vorgeschlagenen Prinzip. Der Phasen-/Frequenzdetektor PFD umfasst dabei den Modulozähler MC, den Modulointegrator MI und die Vergleichsschaltung VS, die eingangsseitig mit dem Integratorausgang 42, dem Ausgang 41 des Modulozählers MC und dem Ausgang des Differenzelementes S1 gekoppelt ist. Die Vergleichsschaltung VS ist beispielsweise wie in dem in 6 gezeigten Ausführungsbeispiel ausgeführt. Somit können nach dem vorgeschlagenen Prinzip sowohl Phasenabweichungen als auch deutliche Frequenzabweichungen des Oszillatorsignals OSC von der durch das Kanalwort CH bestimmten Soll-Frequenz ausgeglichen werden.
8 zeigt ein beispielhaftes Zustandsdiagramm, welches eine Funktion der Vergleichsschaltung VS beziehungsweise des endlichen Automaten SM beschreibt. Dabei sind ein Ausgangszustand Start sowie Zustände P1, P2, P3 und M1, M2, M3 vorgesehen. Ein Übergang zwischen den Zuständen erfolgt in Abhängigkeit von Überläufen des Zählerworts CW beziehungsweise des Integratorworts IW. Beispielsweise erfolgt ein Zustandsübergang Ref bei einem Auftreten eines Überlaufs beim Integratorwort IW sowie ein Zustandsübergang Cnt beim Auftreten eines Überlaufs des Zählerworts CW. Die Zustandsübergänge erfolgen beispielsweise in Abhängigkeit von Signalpulsen im ersten und im zweiten Vergleichssignal V1, V2.
Es ist vorgesehen, dass in der Vergleichsschaltung VS in den Zuständen Start, M1 und P1 jeweils das Phasenfehlerwort PW als Differenz des Zählerworts CW und des Integratorworts IW abgegeben wird. Bei einer der Sollfrequenz entsprechenden Frequenz des Oszillatorsignals OSC erfolgt ein Überlauf des Zählerworts CW und des Integratorworts IW üblicherweise jeweils abwechselnd. Ausgehend vom Anfangszustand Start wird somit zwischen dem Anfangszustand Start und dem Zustand P1 oder zwischen dem Anfangszustand Start und dem Zustand M1 hin- und hergewechselt, was zu einer dauerhaften Abgabe des Phasenfehlerworts PW führt.
Wenn jedoch die Frequenz des Oszillatorsignals OSC zu niedrig ist und dadurch das Integratorwort IW mehrmals hintereinander überläuft, ohne dass ein Überlauf des Zählerworts CW stattfindet, wird in den Zustand P3 gesprungen. Bei zwischenzeitlich auftretenden einzelnen Überläufen des Zählerworts CW erfolgt ein Übergang in den Zustand P2. Um die Frequenz des Oszillatorsignals OSC entsprechend anzupassen, kann die Vergleichsschaltung in den Zuständen P2 und P3 das erste Referenzwort RW1 abgeben, das beispielsweise eine Erhöhung der Oszillatorfrequenz bewirken soll. Erst wenn die gewünschte Frequenz erreicht beziehungsweise geringfügig überschritten ist, erfolgt bei einem Auftreten zweier aufeinander folgender Überläufe des Zählerworts CW eine Rückkehr in den Ausgangszustand Start.
Wenn die Frequenz des Oszillatorsignals OSC jedoch größer als die Soll-Frequenz ist, treten mehrere Überläufe des Zählerworts CW hintereinander auf, was zu einem Wechsel in den Zustand M3 führt. Ähnlich zu dem zuvor beschriebenen Prinzip erfolgt auch hier ein Wechsel zwischen den Zuständen M2 und M3 für zwischenzeitlich auftretende Überläufe des Integratorworts IW. Am Ausgang der Vergleichsschaltung VS kann in diesem Fall für die Zustände M2 und M3 das zweite Referenzwort RW2 abgegeben werden, welches eine Erniedrigung der Oszillatorfrequenz bewirken soll. Eine Rückkehr in den Ausgangszustand Start erfolgt wiederum beim Auftreten zweier Überläufe des Integratorworts IW, was beispielsweise einem Erreichen beziehungsweise Unterschreiten der gewünschten Soll-Frequenz entspricht.
Beim Zählen von Taktflanken des Oszillatorsignals OSC beziehungsweise beim Integrieren des Kanalworts CH kann es aufgrund des sich aus der vorbestimmten Wortbreite ergebenden Modulofaktors dazu kommen, dass bei bestimmten Frequenzen kein Überlauf im Integratorwort IW beziehungsweise Zählerwort CW detektierbar ist, weil beispielsweise das Integratorwort IW einen konstanten Wert aufweist. Unter der Annahme, dass die vorbestimmte Wortbreite vier Bit beträgt, ergibt sich daraus ein Modulofaktor von 16, das heißt dass beispielsweise der Summierer im Modulointegrator MI bei einem Wert von Sechzehn überläuft. Wenn z. B. die gewünschte Frequenz 8320 MHz beträgt und die Frequenz des Referenztaktsignals CLK 208 MHz aufweist, ergibt sich bei einer Zählung von steigenden und fallenden Taktflanken im Oszillatorsignal OSC ein Kanalwort von 2·(8320208 ) = 80.
Wenn dieses Kanalwort mit einer Wortbreite von vier Bit aufintegriert wird, ergibt sich somit als Referenzphase immer der Wert Null beziehungsweise ein von Anfangsbedingungen abhängiger anderer konstanter Wert. Somit entstehen keine Überläufe mit Rest, die in der Vergleichsschaltung VS detektiert werden können, was letztendlich zu einem undefinierten Zustand des endlichen Automaten SM führen kann.
Diesem Problem kann beispielsweise durch eine Erhöhung der Taktfrequenz des Referenztaktsignals CLK begegnet werden. Alternativ kann eine höhere vorbestimmte Wortbreite für den Modulozähler MC und den Modulointegrator MI vorgesehen werden. Derartige Maßnahmen sind aber üblicherweise mit einem erhöhten Stromverbrauch und mit einem erhöhten Implementierungsaufwand verbunden.
In einer alternativen Ausführungsform erfolgt eine Erhöhung der Wortbreite im Modulointegrator MI und im Modulozähler MC nicht vollständig. Anders ausgedrückt, wird die vorbestimmte Wortbreite für das Integratorwort IW und das Zählerwort CW beibehalten und es werden im Modulointegrator MI und im Modulozähler MC intern zusätzlich ein oder mehrere Bits vorgesehen, die einen Überlauf anzeigen. Für das oben angeführte Zahlenbeispiel würde hierzu ein zusätzliches Bit genügen, welches in diesem Fall eine Wertigkeit von 32 aufweist und damit in der Lage ist, jeweils einen Überlauf zu detektieren beziehungsweise anzuzeigen.
9A zeigt ein Ausführungsbeispiel eines nach diesem Prinzip erweiterten Modulozählers MC. Der Modulozähler MC umfasst ein erstes Zählelement SC, welches die vorbestimmte Wortbreite aufweist und an seinem Ausgang 41 das Zählerwort CW zur weiteren Verarbeitung abgibt. Zudem ist ein weiteres Zählelement AC vorgesehen, das mit dem Zählelement SC gekoppelt ist und in Abhängigkeit des Zählvorgangs angesteuert wird.
Beispielsweise ist das Zählelement SC durch einen synchronen Zähler der vorbestimmten Wortbreite ausgebildet. Das zusätzliche Zählelement AC kann als asynchrones Zählelement, beispielsweise als flankengetriggertes Flip-Flop ausgeführt sein, das vom höchstwertigen Bit, Englisch most significant bit, MSB des Zählelements SC angesteuert wird. Das zusätzliche Zählelement AC kann dabei als ein- oder mehr-Bit-Zähler ausgeführt sein. Am Ausgang 43 des gezeigten Modulozählers MC wird das höchstwertige Bit des zusätzlichen Zählelements AC abgegeben. Wenn das zusätzliche Zählelement AC als ein-Bit-Zähler ausgeführt ist, ist das höchstwertige Bit das eine Zählbit.
9B zeigt ein Ausführungsbeispiel eines erweiterten Modulointegrators MI, bei dem zusätzlich zum Summierelement S2 ein zusätzliches Addierelement S2a vorgesehen ist. Dabei ist am Ausgang des Addierelements S2 ein integrierter Wert mit der vorbestimmten Wortbreite abgreifbar, während am Ausgang des zusätzlichen Addierelements S2a ein zusätzliches höherwertiges Bit für den Additionsvorgang vorgesehen ist. Sowohl der Ausgang des Addierelements S2 als auch des zusätzlichen Addierelements S2a werden über das Verzögerungsglied D1 für die Aufintegration zurückgeführt.
Das zusätzliche Addierelement S2a kann auch für eine höhere Anzahl von zusätzlichen Addier-Bits vorgesehen sein. Am Integratorausgang 42 wird wiederum nach einer Modulooperation mit dem Moduloelement M1 das Integratorwort IW abgegeben. Am zusätzlichen Ausgang 44 kann das Ausgangssignal des zusätzlichen Addierelements S2a abgegriffen werden, welches wiederum höherwertiger als die Bits des Integratorworts IW ist und dadurch einen Überlauf bei der Integration signalisieren kann.
10 zeigt eine weitere Ausführungsform einer Vergleichsschaltung VS. Dabei ist die Auswerteschaltung AU mit einem Anschluss 45 zur Zuführung des Phasenfehlerworts PW gekoppelt, welches die vorbestimmte Wortbreite aufweist. Die erste Vergleichseinrichtung VE1 umfasst ein Vergleichselement C3, ein Verzögerungsglied D4 und einen Inverter INV1, die eingangsseitig mit dem Ausgang 43 des Modulozählers MC gekoppelt sind. Analog dazu umfasst die zweite Vergleichseinrichtung VE2 das Vergleichselement C4, das Verzögerungsglied D5 und den Inverter INV2, die an den Ausgang 44 des Modulointegrators MI angeschlossen sind. Die Vergleichselemente C3, C4 können beispielsweise als UND-Glieder oder als Äquivalenz-Glieder ausgeführt sein.
Durch die Vergleichseinrichtungen VE1, VE2 können Signalflanken in den jeweiligen Eingangssignalen aus dem Modulozähler MC beziehungsweise dem Modulointegrator MI detektiert werden. Dabei entsprechen die Taktflanken einem Wechsel im höchstwertigen Bit beim Zählvorgang beziehungsweise bei der Integration. In Abhängigkeit der Detektion der Überläufe im Modulozähler MC und Modulointegrator MI können beispielsweise wieder Signalpulse im ersten und zweiten Vergleichssignal V1, V2 erzeugt werden. Diese lassen sich in der Auswerteschaltung AU auswerten, beispielsweise in einem hier nicht gezeigten endlichen Automaten SM. Am Ausgang 32, 32b der Vergleichsschaltung wird somit entweder das Phasenfehlerwort PW, das erste Referenzwort RW1 oder das zweite Referenzwort RW2 in Abhängigkeit der Vergleichssignale V1, V2 abgegeben.
Anders ausgedrückt, stellt das Signal am Ausgang 43 des Modulozählers MC ein erstes Überlaufsignal dar, dessen Wert von einem Überlauf des Zählerworts CW beziehungsweise von einem Rücksetzen beim Zählvorgang der Taktflanken des Oszillatorsignals OSC abhängt. Analog dazu entspricht das vom Modulointegrator MI am Ausgang 44 abgegebene Signal einem zweiten Überlaufsignal, dessen Wert von der Modulooperation mit dem Integratorwort IW beziehungsweise einem internen Überlaufen des Addierelements S2 abhängt. In dem in 10 dargestellten Ausführungsbeispiel der Vergleichsschaltung VS können somit beispielsweise Signalpulse im ersten und zweiten Vergleichssignal V1, V2 als Funktion des ersten beziehungsweise zweiten Überlaufsignals erzeugt werden.
11 zeigt ein weiteres beispielhaftes Zustandsdiagramm, beispielsweise für eine Entscheidungslogik in der Auswerteschaltung AU. Die Funktion kann dabei wiederum in einem endlichen Automaten SM realisiert sein. Die Zustände entsprechen im Wesentlichen der Funktion des in 8 gezeigten Zustandsdiagramms. Bei einem Überlauf des Zählerworts CW erfolgt jedoch vom Zustand P2 aus ein Übergang in einen Endzustand Stop, in dem am Ausgang 32, 32b der Vergleichsschaltung VS das Phasenfehlerwort PW abgegeben wird. Ebenso erfolgt bei einem Auftreten eines Überlaufs im Integratorwort IW in Zustand M2 ein Übergang in den Endzustand Stop.
Der Endzustand Stop stellt somit einen Zustand des Phasenregelkreises dar, bei dem die Frequenz des Oszillatorsignals OSC im Wesentlichen der gewünschten Soll-Frequenz entspricht und vom Phasen-/Frequenzdetektor PFD lediglich Phasenabweichungen detektiert werden. Dabei kann man auch von einem eingerasteten Zustand des Phasenregelkreises sprechen. Durch den Endzustand Stop kann zudem verhindert werden, dass Störeinflüsse, beispielsweise aufgrund von Rauschen, die zu ungewünschten Signalpulsen in den Vergleichssignalen V1, V2 führen, ungewollte Zustandsveränderungen bewirken. Beispielsweise kann so verhindert werden, dass aufgrund von Störeinflüssen in die Zustände M3 beziehungsweise P3 gewechselt wird, was zu einer ungewollten Frequenzveränderung im Phasenregelkreis führen würde.
Ein endlicher Automat mit der in 11 gezeigten Funktionsweise verbleibt beim Erreichen des Endzustands Stop in diesem und sollte für einen neuen Frequenzdetektionsvorgang durch ein zusätzliches Signal in den Anfangszustand Start versetzt werden. Dies kann beispielsweise beim Einstellen einer neuen Kanalfrequenz durch Anlegen eines neuen Kanalworts CH erfolgen, so dass der Phasen-/Frequenzdetektor PFD eine dann auftretende Frequenzabweichung detektieren kann.

Tabelle 1 stellt noch einmal die Abhängigkeit dar, welches Signal aus der Menge des Phasenfehlerworts PW, des ersten Referenzworts RW1 und des zweiten Referenzworts RW2 für welchen Zustand abgegeben wird. Tabelle 1:

Zustand	Ausgangswort der Vergleichsschaltung VS
Start	Phasenfehlerwort PW
P1	Phasenfehlerwort PW
P2	Erstes Referenzwort RW1
P3	Erstes Referenzwort RW1
M1	Phasenfehlerwort PW
M2	Zweites Referenzwort RW2
M3	Zweites Referenzwort RW2
Stop	Phasenfehlerwort PW

12 zeigt ein weiteres Ausführungsbeispiel eines Phasenregelkreises. Zusätzlich zu den bisher gezeigten Ausführungsbeispielen eines Phasenregelkreises sind in dieser Ausführungsform zwischen dem Ausgang 22 des Schleifenfilters LF und dem Oszillatoreingang 11 des gesteuerten Oszillators DCO ein Sigma-Delta-Modulator ΣΔ vorgesehen. Damit kann eine Überabtastung und Rauschformung des gefilterten Phasenfehlerworts erfolgen.
Weiterhin ist ein Frequenzteiler MMT vorgesehen, dessen Eingang 51 mit dem Oszillatorausgang 12 gekoppelt ist. Ein Ausgang 52 des Frequenzteilers MMT ist an den Eingang 31 des Phasen-/Frequenzdetektors PFD beziehungsweise des darin umfassten Modulozählers MC angeschlossen. Der Frequenzteiler MMT ist beispielsweise als Multimodulusteiler mit einstellbarem Tellerverhältnis ausgeführt, welches über einen Steuereingang 5 zugeführt werden kann. Dem Phasen-/Frequenzdetektor PFD beziehungsweise dem Modulozähler MC wird somit nicht direkt das Oszillatorsignal OSC, sondern ein frequenzgeteiltes, aus dem Oszillatorsignal OSC abgeleitetes Signal zugeführt.
Nach dem vorgeschlagenen Prinzip kann eine Phasen- und Frequenzdetektion in einem Phasenregelkreis aufwandsarm realisiert werden. Da der Phasen-/Frequenzdetektor PFD differenziererfrei aufgebaut ist, kann auch auf integrierende Elemente in einem nachgeschalteten Schleifenfilter, welche eine Differenzierung aufheben würden, verzichtet werden. Der Phasen-/Frequenzdetektor PFD kann mit einer geringen Wortbreite ausgeführt sein, was wiederum zu einem reduzierten Implementierungsaufwand führt. Eine Genauigkeit des Phasen-/Frequenzdetektors PFD ist jedoch von der geringen Wortbreite nicht ungünstig beeinflusst.
Der Phasen-/Frequenzdetektor PFD kann in einer der gezeigten Ausführungsformen beispielsweise in einem Phasenregelkreis in einem mobilen Kommunikationsgerät oder in einem anderen Hochfrequenzübertragungssystem verwendet werden.

1: Signalausgang
2: Referenztakteingang
3: Dateneingang
4: Offset-Eingang
5: Steuereingang
11: Oszillatoreingang
12: Oszillatorausgang
21, 31, 51, 61: Signaleingang
22, 32, 52, 62: Signalausgang
41: Ausgang Modulozähler
42: Integratorausgang
32a: Ausgang Differenzelement
32b: Ausgang Auswerteschaltung
43, 44: Überlaufausgang
45: Signaleingang

DCO: gesteuerter Oszillator
PFD: Phasen-/Frequenzdetektor
LF: Schleifenfilter
MC: Modulozähler
MI: Modulointegrator
S1: Differenzelement

S2, S2a: Addierelement
OF: Offset-Element
M1, M2: Moduloelement
C1, C2, C3, C4: Vergleichselement
VE1, VE2: Vergleichseinrichtung
D1, D2, D3, D4, D5: Verzögerungselement
INV1, INV2: Inverter
ΣΔ: Sigma-Delta-Modulator
MMT: Frequenzteiler
AC, SC: Zählelement
AU: Auswerteschaltung
SM: endlicher Automat
MUX: Auswahleinrichtung
VS: Vergleichsschaltung
OSC: Oszillatorsignal
CW: Zählerwort
CW': Zwischenzählsignal
IW: Integratorwort
Δ: Phasenunterschied

CH: Kanalwort
RW1, RW2: Referenzwort
PW: Phasenfehlerwort
V1, V2: Vergleichssignal
Ref: Integratorüberlauf
Cnt: Zählerüberlauf

M1, M2, M3: Zustand
P1, P2, P3: Zustand
Start, Stop: Zustand

Claims

Phasen-/Frequenzvergleicher (PFD), umfassend – einen Modulozähler (MC) mit einem Ausgang (41) zur Abgabe eines Zählerworts (CW) einer vorbestimmten Wortbreite in Abhängigkeit eines Oszillatorsignals (OSC); – einen Modulointegrator (MI) mit einem Ausgang (42) zur Abgabe eines Integratorworts (IW) der vorbestimmten Wortbreite als Funktion einer Integration eines Kanalworts (CH); und – ein Differenzelement (S1) mit einem Ausgang (32a) zur Abgabe eines Phasenfehlerworts (PW) der vorbestimmten Wortbreite als Funktion einer Differenz des Zählerworts (CW) und des Integratorworts (IW).
Phasen-/Frequenzvergleicher (PFD) nach Anspruch 1, bei dem der Modulozähler (MC) das Zählerwort (CW) in Abhängigkeit eines Referenztaktsignals (CLK) getaktet abgibt.
Phasen-/Frequenzvergleicher (PFD) nach Anspruch 1 oder 2, bei dem das Differenzelement (S1) ein Moduloelement (M2) für eine Modulooperation mit der vorbestimmten Wortbreite aufweist.
Phasen-/Frequenzvergleicher (PFD) nach einem der Ansprüche 1 bis 3, bei dem das Differenzelement (S1) ein Offsetelement (OF) zur Beaufschlagung des Phasenfehlerworts (PW) mit einem Offset aufweist, der von der vorbestimmten Wortbreite abhängt.
Phasen-/Frequenzvergleicher (PFD) nach einem der Ansprüche 1 bis 4, bei dem der Modulozähler (MC) differenziererfrei ausgebildet ist.
Phasen-/Frequenzvergleicher (PFD) nach einem der Ansprüche 1 bis 5, ferner umfassend eine Vergleichsschaltung (VS) mit einem Ausgang (32b) zur Abgabe des Phasenfehlerworts (PW), eines ersten Referenzworts (RW1) oder eines zweiten Referenzworts (RW2) in Abhängigkeit des Zählerworts (CW) und des Integratorworts (IW).
Phasen-/Frequenzvergleicher (PFD) nach Anspruch 6, bei dem die Vergleichsschaltung (VS) umfasst: – ein erstes Vergleichselement (C1, C3) zum Erzeugen eines ersten Vergleichssignals (V1) in Abhängigkeit eines Vergleichs von zeitlich aufeinander folgenden Werten eines aus dem Zählerwort (CW) abgeleiteten Signals; – ein zweites Vergleichselement (C2, C4) zum Erzeugen eines zweiten Vergleichssignals (V2) in Abhängigkeit eines Vergleichs von zeitlich aufeinander folgenden Werten eines aus dem Integratorwort (IW) abgeleiteten Signals; und – eine Auswerteschaltung (AU) zur Abgabe des Phasenfehlerworts (PW), des ersten Referenzworts (RW1) oder des zweiten Referenzworts (RW2) in Abhängigkeit des ersten und des zweiten Vergleichssignals (V1, V2).
Phasen-/Frequenzvergleicher (PFD) nach Anspruch 7, bei dem die Auswerteschaltung (AU) – das erste Referenzwort (RW1) abgibt, wenn in einem bestimmten Zeitraum eine Anzahl von Signalpulsen im ersten Vergleichssignal (V1) kleiner ist als eine Anzahl von Signalpulsen im zweiten Vergleichssignal (V2); – das zweite Referenzwort (RW2) abgibt, wenn in dem bestimmten Zeitraum die Anzahl von Signalpulsen im ersten Vergleichssignal (V1) größer ist als die Anzahl von Signalpulsen im zweiten Vergleichssignal (V2); oder – das Phasenfehlerwort (PW) abgibt, wenn in dem bestimmten Zeitraum die Anzahl von Signalpulsen im ersten Vergleichssignal (V1) gleich der Anzahl von Signalpulsen im zweiten Vergleichssignal (V2) ist.
Phasen-/Frequenzvergleicher (PFD) nach Anspruch 8, bei dem das erste und das zweite Vergleichselement (C1, C2, C3, C4) die Signalpulse im ersten beziehungsweise zweiten Vergleichssignal (V1, V2) in Abhängigkeit eines Überlaufs des Zählerworts (CW) beziehungsweise des Integratorworts (IW) erzeugen.
Phasen-/Frequenzvergleicher (PFD) nach Anspruch 8 oder 9, bei dem der Modulozähler (MC) wenigstens ein zusätzliches Zählelement (AC) aufweist, das in Abhängigkeit des Zählerworts (CW) ansteuerbar ist, und der Modulointegrator (MI) wenigstens ein zusätzliches Addierelement (S2A) aufweist, das in Abhängigkeit des Integratorworts (IW) ansteuerbar ist, wobei das erste und das zweite Vergleichselement (C3, C4) die Signalpulse in Abhängigkeit eines jeweiligen Ausgangssignals des wenigstens einen zusätzlichen Zählelements (AC) beziehungsweise des wenigstens einen zusätzlichen Addierelements (S2A) erzeugen.
Phasen-/Frequenzvergleicher (PFD) nach einem der Ansprüche 6 bis 10, bei dem das Differenzelement (S1) von der Vergleichsschaltung (VS) umfasst ist.
Phasenregelkreis mit einem Phasen-/Frequenzvergleicher (PFD) nach einem der Ansprüche 1 bis 11, aufweisend – einen gesteuerten Oszillator (DCO), aufweisend einen Oszillatorausgang (12) zur Abgabe des Oszillatorsignals (OSC) und einen Oszillatoreingang (11); – ein Schleifenfilter (LF), aufweisend einen Filtereingang (21) und einen mit dem Oszillatoreingang (11) gekoppelten Filterausgang (22); und – den Phasen-/Frequenzvergleicher (PFD), bei dem der Modulozähler (MC) einen mit dem Oszillatorausgang (12) gekoppelten Eingang (31) aufweist und ein Ausgang (32) des Phasen-/Frequenzvergleichers (PFD) mit dem Filtereingang (21) gekoppelt ist.
Phasenregelkreis nach Anspruch 12, bei dem das Schleifenfilter (LF) mit dem Oszillatoreingang (11) über einen Sigma-Delta-Modulator (ΣΔ) gekoppelt ist.
Phasenregelkreis nach Anspruch 12 oder 13, bei dem der Oszillatorausgang (12) mit dem Eingang (31) des Modulozählers (MC) über einen Frequenzteiler (MMT) gekoppelt ist.
Verfahren zur Phasen-/Frequenzdetektion, umfassend die Schritte: – Ableiten eines Zählerworts (CW) in Abhängigkeit von Taktflanken eines Oszillatorsignals (OSC) und eines vorbestimmten Bereichswerts; – Ableiten eines Integratorworts (IW) durch Integrieren eines Kanalworts (CH); – Durchführen einer Modulooperation mit dem Integratorwort (IW) als Funktion des Bereichswerts; – Ableiten eines Phasenfehlerworts (PW) durch Differenzbildung zwischen dem Zählerwort (CW) und dem Integratorwort (IW); und – Durchführen einer Modulooperation mit dem Phasenfehlerwort (PW) als Funktion des Bereichswerts.
Verfahren nach Anspruch 15, bei dem das Ableiten des Zählerworts (CW) umfasst: – Erhöhen eines Zählerstands in Abhängigkeit von Taktflanken des Oszillatorsignals (OSC); – Rücksetzen des Zählerstands bei Überschreiten des Bereichswerts durch den Zählerstand; und – Ableiten des Zählerworts (CW) aus dem Zählerstand in Abhängigkeit eines Referenztaktsignals.
Verfahren nach Anspruch 15 oder 16, bei dem das Phasenfehlerwort (PW) mit einem Offset beaufschlagt wird, der von dem Bereichswert abhängt.
Verfahren nach einem der Ansprüche 15 bis 17, ferner umfassend ein Abgeben des Phasenfehlerworts (PW), eines ersten Referenzworts (RW1) oder eines zweiten Referenzworts (RW2) in Abhängigkeit des Zählerworts (CW) und des Integratorworts (IW).
Verfahren nach Anspruch 18, bei dem das Abgeben umfasst: – Erzeugen eines ersten Vergleichssignals (V1) in Abhängigkeit eines Vergleichs von zeitlich aufeinander folgenden Werten eines aus dem Zählerwort (CW) abgeleiteten Signals; – Erzeugen eines zweiten Vergleichssignals (V2) in Abhängigkeit eines Vergleichs von zeitlich aufeinander folgenden Werten eines aus dem Integratorwort (IW) abgeleiteten Signals; und – Weitergeben des Phasenfehlerworts (PW), des ersten Referenzworts (RW1) oder des zweiten Referenzworts (RW2) in Abhängigkeit des ersten und des zweiten Vergleichssignals (V1, V2).
Verfahren nach Anspruch 19, bei dem das Abgeben umfasst: – Weitergeben des ersten Referenzworts (RW1), wenn in einem bestimmten Zeitraum eine Anzahl von Signalpulsen im ersten Vergleichssignal (V1) kleiner ist als eine Anzahl von Signalpulsen im zweiten Vergleichssignal (V2); – Weitergeben des zweiten Referenzworts (RW2), wenn in dem bestimmten Zeitraum die Anzahl von Signalpulsen im ersten Vergleichssignal (V1) größer ist als die Anzahl von Signalpulsen im zweiten Vergleichssignal (V2); oder – Weitergeben des Phasenfehlerworts (PW), wenn in dem bestimmten Zeitraum die Anzahl von Signalpulsen im ersten Vergleichssignal (V1) gleich der Anzahl von Signalpulsen im zweiten Vergleichssignal (V2) ist.
Verfahren nach Anspruch 20, bei dem die Signalpulse im ersten beziehungsweise zweiten Vergleichssignal (V1, V2) in Abhängigkeit eines Überlaufs des Zählerworts (CW) beziehungsweise des Integratorworts (IW) erzeugt werden.
Verfahren nach Anspruch 20 oder 21, bei dem ein erstes Überlaufsignal, dessen Wert von dem Rücksetzen abhängt, und ein zweites Überlaufsignal erzeugt werden, dessen Wert von der Modulooperation mit dem Integratorwort (IW) abhängt, wobei die Signalpulse im ersten bezie hungsweise zweiten Vergleichssignal (V1, V2) als Funktion des ersten beziehungsweise zweiten Überlaufsignals erzeugt werden.
Verfahren nach einem der Ansprüche 15 bis 22, bei dem der Zählerstand in Abhängigkeit von steigenden und fallenden Taktflanken des Oszillatorsignals (OSC) erhöht wird.
Verfahren zum Erzeugen eines Oszillatorsignals (OSC), umfassend: – Erzeugen des Oszillatorsignals (OSC) in Abhängigkeit eines Steuersignals; – Ableiten eines Rückführungssignals aus dem Oszillatorsignal (OSC); – Ableiten eines Phasenfehlerworts (PW) aus dem Rückführungssignal mit einem Verfahren zur Phasen/Frequenzdetektion nach einem der Ansprüche 15 bis 21; – Filtern des Phasenfehlerworts (PW); und – Anpassen des Steuersignals in Abhängigkeit des gefilterten Phasenfehlerworts (PW).
Verfahren nach Anspruch 24, bei dem das Anpassen des Steuersignals eine Sigma-Delta Modulation des gefilterten Phasenfehlerworts (PW) umfasst.
Verfahren nach Anspruch 24 oder 25, bei dem das Ableiten des Rückführungssignals eine Frequenzteilung des Oszillatorsignals (OSC) umfasst.
Verwendung eines Phasen-/Frequenzvergleichers (PFD) nach einem der Ansprüche 1 bis 11 in einem mobilen Kommunikationsgerät.