DE102007027331A1 - Phasenregelkreis mit zweistufiger Steuerung - Google Patents

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Abstract

Die vorliegende Erfindung bedtrifft einen Phasenregelkreis, umfassend: einen digital gesteuerten Oszillator (DCO) zur Erzeugung eines DCO-Ausgangssignals (f<SUB>OSC</SUB>), einen mit dem DCO gekoppelten Taktteiler, der das DCO-Ausgangssignal empfängtusgibt; und einen Phasen/Frequenzdetektor (PFD), der mit dem DCO gekoppelt ist und den DCO durch ein DCO-Steuersignal (d<SUB>CNTL</SUB>) regelt, wobei der PFD einen ersten Eingang für den Empfang des rückkopplungstaktsignals (f<SUB>N</SUB>) und einen zweiten Eingang für den Empfang eines Referenztaktsignals (f<SUB>REF</SUB>) hat, bei dem der PFD eine Frequenzdetektionsstufe (FD) umfasst, die so eingerichtet ist, dass sie in einer Frequenzdetektionsbetriebsart eine Frequenzdifferenz zwischen dem Rückkopplungstaktsignal (f<SUB>N</SUB>) und dem Referenztaktsignal (f<SUB>REF</SUB>) berechnen und, basierend auf der Frequenzdifferenz, das DCO-Steuersignal einstellen kann, eine Phasendetektionsstufe (PD) zur Berechnung eines Phasenfehlers zwischen dem Rückkopplungstaktsignal und dem Referenztaktsignal in einer Phasendetektionsbetriebsart, und ein Schaltmittel, um zwischen der Frequenzdetektionsbetriebsart und der Phasendetektionsbetriebsart umzuschalten, wenn eine Frequenz des Rückkopplungstaktsignals einen vorbestimmten Wert erreicht.

Description

  • Die vorliegende Erfindung betrifft allgemein einen Phasenregelkreis. Die vorliegende Erfindung betrifft einen Phasenregelkreis mit einem digital gesteuerten Oszillator und einem Phasen/Frequenzdetektor.
  • Zur Verringerung der Kosten von zukünftigen Entwicklungen moderner Datenübertragungssysteme ist es notwendig, bestehende Schaltkreise mit möglichst geringem Aufwand an neue Siliziumprozesse und höhere Taktraten anzupassen. Mit ständig zunehmenden Taktgeschwindigkeiten ist es notwendig, zur Durchführung der Taktverteilung und -synchronisation Takterzeugungsschaltkreise mit immer höheren Frequenzen. Ein Beispiel einer Anwendung derartiger Schaltkreise findet sich in Sendern und Empfängern in Gigabit-Ethernet-Systemen. Da Digitallogik leichter an neue Verfahren und höhere Taktraten angepasst werden kann als Analogschaltungen, gibt es eine allgemeine Tendenz zur Verwendung von Digitalschaltungen. Ebenso driften Analogschaltungen z. B. als eine Funktion des Alterns und der Temperatur. Zur Bewältigung dieses Problems werden allgemein volldigitale Phasenregelkreise (ADPLLs) vorgeschlagen. Bekannte digitale PLLs stellen jedoch keine ausreichend schnelle Reaktion (Einrastung) bzw. langfristige Stabilität bereit.
  • Es ist ein Ziel der vorliegenden Erfindung, einen Phasenregelkreis bereitzustellen, der in Schaltungen zur Erzeugung von Hochfrequenztaktsignalen mit einem geringen Phasenfehler und einer geringen Drift verwendet werden kann.
  • Die vorliegende Erfindung stellt einen Phasenregelkreis bereit, der einen digital gesteuerten Oszillator (DCO) zur Erzeugung eines DCO-Ausgangssignals, einen mit dem DCO für den Empfang des DCO-Ausgangssignals und zur Ausgabe eines Rückkopplungstaktsignals gekoppelten Taktteiler und einen Phasen/Frequenzdetektor (PFD) enthält, der mit dem DCO zur Steuerung des DCO durch ein DCO-Steuersignal gekoppelt ist. Der PFD hat einen ersten Eingang für den Empfang des Rückkopplungstaktsignals und einen zweiten Eingang für den Empfang eines Referenztaktsignals. Des Weiteren enthält der PFD eine Frequenzdetektionsstufe, die so eingerichtet ist, dass sie in einer Frequenzdetektionsbetriebsart eine Frequenzdifferenz zwischen dem Rückkopplungstaktsignal und dem Referenztaktsignal berechnen und basierend auf der Frequenzdifferenz das DCO-Steuersignal einstellen kann. Der PFD enthält ferner eine Phasendetektionsstufe zur Berechnung eines Phasenfehlers zwischen dem Rückkopplungstaktsignal und dem Referenztaktsignal in einer Phasendetektionsbetriebsart, und ein Schaltmittel, um zwischen der Frequenzdetektionsbetriebsart und der Phasendetektionsbetriebsart umzuschalten, wenn die Frequenz des Rückkopplungstaktsignals einen vorbestimmten Wert erreicht.
  • Gemäß diesem Aspekt der vorliegenden Erfindung ist ein zumindest teilweise digitaler Phasenregelkreis so eingerichtet, dass er in einem zweistufigen Verfahren, das eine Frequenzdetektionsbetriebsart und eine Phasendetektionsbetriebsart einschließt, geregelt werden kann. Während der Frequenzdetektionsbetriebsart verwendet der Phasenregelkreis gemäß der vorliegenden Erfindung eine schrittweise Näherung zur Berechnung der Frequenzdifferenz zwischen dem von dem DCO-Ausgangssignal abgeleiteten Rückkopplungstaktsignal und dem Referenztaktsignal und fügt dann zu dem DCO-Steuersignal einen Korrekturwert hinzu, damit die Frequenz des DCO-Ausgangssignals schrittweise eingestellt wird. Wenn die Frequenzdifferenz zwischen dem Rückkopplungstaktsignal und dem Referenztaktsignal während der schrittweisen Einstellung des DCO-Ausgangssignals klein genug wird (z. B. < 1 Periode des Referenztakts), kann der PFD anschließend unter Verwendung des Schaltmittels, das durch ein Steuergerät angesteuert werden kann, von der Frequenzdetektionsbetriebsart in die Phasendetektionsbetriebsart umschalten. Das bedeutet, dass der Phasenregelkreis selbst dann einen eingerasteten Zustand erreichen kann, wenn die Frequenzdifferenz zwischen dem Ausgangsreferenzsignal und dem Eingangssignal äußerst groß ist, da die Frequenzdifferenz zwischen den beiden Signalen immer verringert wird, bevor die Phasendifferenz korrigiert wird. In herkömmlichen Phasenregelkreisen ist das Rückkopplungstaktsignal niemals auf das Referenzsignal einrastet, wenn die Frequenzdifferenz zwischen den beiden Signalen zu groß ist. Der Grund hierfür liegt darin, dass der Phasenfehler nur so lange korrigiert werden kann, wie der Phasendetektionsmechanismus die Größe der Phasendifferenz bestimmen kann. Die typische Grenze liegt bei höchstens einer Periode des Referenztaktsignals. Deshalb gestattet die Verwendung des Phasenregelkreises gemäß der vorliegenden Erfindung eine Synchronisation mit dem Referenztaktsignal, selbst wenn die Frequenzdifferenz äußerst hoch ist und der Phasendetektionsmechanismus begrenzt ist.
  • Des Weiteren kann die Frequenzdetektionsstufe so eingerichtet sein, dass sie Flanken des Referenztaktsignals (positive, negative oder beide) und entsprechende Flanken (positive, negative oder beide) des Rückkopplungstaktsignals zählt. Ebenfalls kann die Frequenzdetektionsstufe so eingerichtet sein, dass sie einen Frequenzeinstellungsschritt des DCO auslöst, sobald die Anzahl von Flanken während einer Periode des Referenztakts um Eins abweicht. Allgemein ist es möglich, eine Frequenzdifferenz durch Zählen der Flanken oder Perioden der beiden zu vergleichenden Taktsignale zu zählen. Nach einer vorbestimmten Anzahl von Taktperioden können die beiden Zählwerte verglichen werden, und die Einstellung der Frequenz des DCO kann in Übereinstimmung mit der Differenz durchgeführt werden. Gemäß diesem Aspekt der. vorliegenden Erfindung wird die Zählung der entsprechenden Flanken des Rückkopplungstaktsignals und des Referenztaktsignals lediglich so lange durchgeführt, bis eine Differenz von Eins detektiert wird. Die Periode des Referenztakts bildet die Zeitreferenz für den Vergleich. Vorzugsweise werden lediglich die positiven oder die negativen Flanken beider Taktsignale berücksichtigt. Wenn die Anzahl von positiven Flanken des Rückkopplungstaktsignals um Eins weniger ist als die Anzahl von positiven Flanken des Referenztakts, beträgt die Differenz zwischen den beiden Taktsignalen mindestens eine Taktperiode des Referenztaktsignals. Entsprechend kann die DCO-Schwingfrequenz um einen Anteil angepasst werden, der mindestens einer Taktperiode des Referenztaktsignals entspricht. Dieser Ansatz gestattet die schrittweise Einstellung der Schwingfrequenz des DCO ohne die Frequenz des Referenztaktsignals während des schrittweisen Näherungsverfahrens zu überschreiten. Entsprechend ist dies eine sichere Art, um in der Frequenzdetektionsbetriebsart die Schwingfrequenz des DCO um eine Schrittgröße zu ändern, die kleiner als die Frequenzdifferenz ist. Wenn die maximale Frequenzdifferenz zwischen dem Referenztakt und dem geteilten Rückkopplungstakt bestimmt wird, kann die Genauigkeit (Bitbreite) zweier Zähler, die zur Zählung der Flanken beider Signale zu verwenden sind, festgelegt werden. Wenn die Zähler um Eins voneinander abweichen (d. h. um ein niedrigstwertiges Bit (LSB)), muss die Frequenz eingestellt werden. Die Genauigkeit der Einstellung wird durch das LSB der Zähler festgelegt.
  • Vorzugsweise enthält der digitale Phasenregelkreis gemäß der vorliegenden Erfindung eine Phasendetektionsstufe, die so eingerichtet ist, dass sie ein PD-Ausgangssignal mit AUF- und AB-Impulsen in Übereinstimmung mit dem Vorzeichen des Phasenfehlers bereitstellt. In dieser Situation ist der Phasenregelkreis so eingerichtet, dass er das DCO-Steuersignal als Reaktion auf einen AUF-Impuls um eine vorbestimmte Schrittgröße erhöht und das DCO-Signal als Reaktion auf einen AB-Impuls um eine vorbestimmte Schrittgröße herabsetzt. Dieser Aspekt der vorliegenden Erfindung gestattet eine einfache Implementierung eines zu verwendenden Phasendetektors, der so eingerichtet ist, dass er lediglich das Vorzeichen des Phasenfehlers und nicht die Größe dessen anzeigt. Die Schrittgröße der Frequenzeinstellung des DCO hängt vorzugsweise mit dem maximal möglichen Phasenfehler hinsichtlich eines korrekt eingestellten. Rückkopplungstaktsignals während der Frequenzdetektionsbetriebsart zusammen. Entsprechend schaltet das DCO-Ausgangssignal zwischen zwei oder mehreren Frequenzen hin und her, die sich auf die verschiedenen DCO-Steuersignalwerte beziehen. Wenn das Rückkopplungstaktsignal perfekt mit der Frequenz des Referenztaktsignals des Frequenzdetektionsschrittes übereinstimmt, stellt der Phasendetektor abwechselnd AUF- und AB-Impulse bereit. Auf Grund der begrenzten Auflösung der Schwingfrequenz des DCO, die sich allgemein auf Grund der begrenzten Auflösung eines digitalen Steuermechanismus ergibt, stimmt das Rückkopplungstaktsignal jedoch typischerweise nicht mit der Frequenz und der Phase des Referenztaktsignals überein. Die Folge von AUF- und AB-Impulsen variiert entsprechend etwas während der Phasendetektion. Trotzdem wird noch immer eine stabile Durchschnittsfrequenz erreicht.
  • Gemäß einem anderen Aspekt der vorliegenden Erfindung enthält der PFD eine Musterverschiebungsstufe. Die Musterverschiebungsstufe ist so eingerichtet, dass sie die Ausgangssequenz der Phasendetektorstufe überwacht. Dies kann nützlich sein, um den Durchschnittsfrequenzfehler basierend auf dem PD-Ausgangssignal zu berechnen und das DCO-Steuersignal so zu korrigieren, dass der Durchschnittsfrequenzfehler kompensiert wird. Vorzugsweise ist der Phasenregelkreis so eingerichtet, dass er in die Frequenzdetektionsbetriebsart zurückkehrt, wenn die Musterverschiebungsstufe feststellt, dass eine Länge eines AUF-Impulses oder eines AB-Impulses länger als eine halbe Periode des Referenzsignals ist. Dieser Aspekt ist besonders nützlich für PLL-Ausführungen mit einer einfachen Phasendetektionsstufe, die lediglich das Vorzeichen des Phasenfehlers und nicht die Größenordnung anzeigen können. Wenn der Phasenfehler zu groß wird, ist die Phasendetektionsstufe nicht in der Lage, die Abweichung zu kompensieren. Eine derartige Frequenz oder ein derartiger Phasenfehler können durch eine Änderung der Betriebsbedingungen (wie der Temperatur oder der Versorgungsspannung) verursacht werden. Wenn die während der Phasendetektionsbetriebsart zur Anpassung der DCO-Schwingfrequenz verwendete feste Schrittgröße zu klein gewählt wird, kann ein großer Phasenfehler nicht mehr kompensiert werden. In dieser Situation sollte der Phasenregelkreis in der Lage sein, in die Frequenzdetektionsbetriebsart zurückzukehren. Obwohl die Phasendetektionsstufe nicht in der Lage ist, eine genaue Länge eines AUF- oder AB-Impulses zu bestimmen, kann zum Beispiel unter Verwendung einer abfallenden Flanke des Referenztaktsignals bestimmt werden, ob ein AUF- oder AB-Impuls länger als eine halbe Periode des Referenztaktsignals ist. Wenn die Frequenzabweichung kompensiert wird, kehrt der PFD in die Phasendetektionsbetriebsart zurück. Ebenfalls gestattet die Musterverschiebungsstufe ein Ausgleichen der Frequenzabweichung, wenn sich die Durchschnittsschwingfrequenz des DCO während des normalen Betriebs verschiebt. Hierdurch wird es ermöglicht, die während der Phasendetektionsbetriebsart verwendete Schrittgröße zu verringern.
  • Allgemein stellt der Phasen/Frequenzdetektor gemäß der vorliegenden Erfindung eine zweistufige Korrektur des von dem DCO-Ausgangssignal abgeleiteten Rückkopplungstaktsignals bereit. Ebenfalls gestattet es der PFD gemäß der Erfindung, zu dem dem DCO zugeführten Steuersignal einen Phasenkorrekturwert hinzuzufügen, um den Phasenfehler zu korrigieren und unter Verwendung des Musterverschiebungsmoduls den Durchschnittsfrequenzfehler zu berechnen, um zu dem Eingangssignal des DCO einen Frequenzkorrekturwert hinzuzufügen, um den berechneten Durchschnittsfrequenzfehler zu kompensieren. Das heißt, dass das Rückkopplungstaktsignal präzise korrigiert werden kann, so dass es synchron mit dem Referenzsignal ist, und somit kann die vorliegende Erfindung in Anwendungen mit einem großen Bereich von verschiedenen Frequenzen verwendet werden. Bei dem Steuermechanismus in der Phasendetektionsbetriebsart handelt es sich um eine nichtlineare zweistufige Steuerung. Eine Verringerung der Schrittgröße bietet den Vorteil einer klaren Verbesserung des dBc-Werts (Leistung des Trägersignals) in dem Ausgabespektrum des digital gesteuerten Oszillators. Das Musterverschiebungsmodul ist so konfiguriert, dass es eine Drift des Ausgangssignals kompensiert. Die Drift des digital gesteuerten Oszillators kann durch das Musterverschiebungsmodul eingestellt werden, so dass das Ausgangssignal auf der benötigten Frequenzendphase gehalten wird.
  • Vorzugsweise kann das Phasendetektionsmodul als zwei mit einem UND-Gatter so gekoppelte Flipflops ausgeführt sein, dass ein Ausgang jedes Flipflops einen entsprechenden Eingang des UND-Gatters bildet und ein Ausgang des UND-Gatters mit einem Rücksetzeingang jedes Flipflops verbunden ist. Somit kann der digitale Phasenregelkreis gemäß der vorliegenden Erfindung so gestaltet sein, dass er einem herkömmlichen analogen Phasenregelkreis entspricht. Auf diese Weise können bestehende Entwurfsbibliotheken und Schaltkreisbauteile verwendet werden, was den Vorteil bietet, dass die Implementierungskosten des digitalen Phasenregelkreises verringert werden.
  • Gemäß einem Aspekt der vorliegenden Erfindung kann ein Sigma-Delta-Wandler zwischen den PFD und den DCO gekoppelt sein. Der Sigma-Delta-Wandler hat vorzugsweise einen 1-Bit-Ausgang und ist vor den DCO geschaltet. Der Quotient des Ausgangssignalmusters des Sigma-Delta-Wandlers entspricht der Dezimalstelle an seinem Eingang. Das von dem Sigma-Delta-Wandler ausgegebene Einzelbit wird zu dem von dem PFD bereitgestellten DCO-Steuersignal hinzugefügt. Entsprechend schwingt der DCO um zwei verschiedene DCO-Steuerwerte mit unterschiedlichem LSB herum oder schaltet zwischen diesen hin und her. Mit diesem Muster kann der digital gesteuerte Oszillator die gewünschte Durchschnittsfrequenz erzeugen. Gemäß einem anderen Aspekt kann der digitale Phasenregelkreis einen Rauschmustergenerator zur Erzeugung eines dem Sigma-Delta-Wandler zuzuführenden Rauschmusters enthalten. Hierdurch wird ein praktisches Mittel zur Beseitigung ungewollten, von dem Sigma-Delta-Wandler erzeugten Rauschens bereitgestellt.
  • Die vorliegende Erfindung stellt ebenfalls ein Verfahren zur Bereitstellung eines phasenverriegelten Taktsignals unter Verwendung eines digital gesteuerten Oszillators (DCO) zur Ausgabe des phasenverriegelten Taktsignals und eines mit dem DCO gekoppelten Phasen/Frequenzdetektors (PFD) bereit. Das Verfahren enthält die Schritte der Bestimmung einer Frequenzdifferenz zwischen einem von dem DCO-Ausgangssignal abgeleiteten Rückkopplungstaktsignal und einem Referenztaktsignal in einer Frequenzdetektionsbetriebsart, die Einstellung der Schwingfrequenz des DCO basierend auf der Frequenzdifferenz, das Umschalten von der Frequenzdetektionsbetriebsart in eine Phasendetektionsbetriebsart, wenn die Frequenz des Rückkopplungstaktsignals einen vorbestimmten Wert erreicht, und die Berechnung eines Phasenfehlers zwischen dem Rückkopplungstaktsignal und dem Referenztaktsignal in der Phasendetektionsbetriebsart und die Einstellung der Schwingfrequenz des DCO als Reaktion darauf.
  • Das Verfahren gemäß der vorliegenden Erfindung wendet eine schrittweise Näherung an, um die Frequenzdifferenz zwischen dem Rückkopplungstaktsignal und dem Referenztaktsignal in einer Frequenzdetektionsbetriebsart zu minimieren. In der Frequenzdetektionsbetriebsart wird zu dem dem DCO zugeführten DCO-Steuersignal schrittweise ein Korrekturwert hinzugefügt, d. h. die Einstellung der Frequenz des Rückkopplungstaktsignals erfolgt stufenweise. Wenn dann die Frequenzdifferenz zwischen dem Rückkopplungstaktsignal und dem Referenztaktsignal einen vorgegebenen Wert erreicht, der klein genug für das Durchführen einer Phasenkorrektur ist, schaltet der Phasen/Frequenzdetektor von dem Frequenzdetektionsmodul auf das Phasendetektionsmodul um.
  • Die vorliegende Erfindung bietet die Vorteile einer digitalen Taktsynchronisationsschaltung, die weniger Drift bei Temperatur- und Verfahrensschwankungen, eine bessere Übertragbarkeit für neue Prozesse und eine bessere Übertragbarkeit für verschiedene Frequenzen als analoge Lösungen aufweist. Des Weiteren stellt die vorliegende Erfindung einen präziseren digitalen Phasenregelkreis mit einem geringeren Phasenfehler als bereits vorgeschlagene digitale Lösungen bereit.
  • Weitere Vorteile und Merkmale der Erfindung ergeben sich aus der untenstehenden Beschreibung einer bevorzugten Ausführungsform und aus den beigefügten Zeichnungen. Es zeigen:
  • 1 ein vereinfachtes schematisches Schaltbild eines digitalen Phasenregelkreises gemäß der vorliegenden Erfindung; und
  • 2 ein vereinfachtes schematisches Schaltbild eines Phasendetektionsmodul zur Verwendung in einem digitalen Phasenregelkreis gemäß der vorliegenden Erfindung.
  • 1 zeigt ein vereinfachtes schematisches Schaltbild eines digitalen Phasenregelkreises gemäß der vorliegenden Erfindung. Ein Phasen/Frequenzdetektor PFD ist mit einem digital gesteuerten Oszillator DCO gekoppelt. Der digital gesteuerte Oszillator DCO hat einen 8-Bit-Eingang und kann ein schwingendes Ausgangssignal fOSC mit Frequenzen zwischen 1 und 1,5 GHz in Schritten von 1,96 MHz erzeugen. Zur Erzeugung von Frequenzen, die zwischen diesen Schritten liegen, ist ein Sigma-Delta-Wandler SD mit einem 1-Bit-Eingang zwischen den Ausgang des Phasen/Frequenzdetektors PFD und den Eingang des digital gesteuerten Oszillators DCO geschaltet. Hierdurch kann der Oszillator DCO die in Taktsynchronisationsanwendungen benötigte Durchschnittsausgangsfrequenz erzeugen. Wenn zum Beispiel der in 1 gezeigte digitale Phasenregelkreis in einem Empfängermodul in einem Ethernet-System implementiert wird, wird das Ausgangssignal fOSC zur Synchronisation mit dem von dem Sender empfangenen Signal verwendet. Ein 1/N-Teiler ist zwischen den Ausgang des digital gesteuerten Oszillators DCO und den Eingang des Phasen/Frequenzdetektors PFD geschaltet, um die Frequenz des Rückkopplungstaktsignals fN, bei dem es sich um das Ausgangstaktsignal fOSC handelt, durch ein ganzzahliges Vielfaches zu teilen, um es mit einem Referenztaktsignal fREF vergleichen zu können. Der Phasen/Frequenzdetektor hat zwei Eingänge; einen ersten Eingang für den Empfang des Rückkopplungstaktsignals fN, bei dem es sich um das Ausgangstaktsignal fOSC des digital gesteuerten Oszillators DCO geteilt durch N handelt, und einen zweiten Eingang für den Empfang des Referenzsignals fREF, bei dem es sich allgemein um das von einem Sender empfangene Signal, mit dem es eine Synchronität erreichen soll, handelt.
  • Der Phasen/Frequenzdetektor PFD hat ein Frequenzdetektionsmodul FD, ein Phasendetektionsmodul PD und ein mit dem Phasendetektionsmodul PD gekoppeltes Musterverschiebungsmodul PSM. Ein Steuermodul CTRL ist mit dem Frequenzdetektionsmodul FD, dem Phasendetektionsmodul PD und dem Musterverschiebungsmodul PSM gekoppelt und agiert als Schalter zur Umschaltung zwischen dem Frequenzdetektionsmodul FD und dem Phasendetektionsmodul PD und ebenfalls zur Steuerung des Musterverschiebungsmoduls PSM. Beide Eingänge des Phasen/Frequenzdetektors PFD sind sowohl mit dem Frequenzdetektionsmodul FD als auch dem Phasendetektionsmodul PD verbunden. Ausgänge des Frequenzdetektors FD und des Musterverschiebungsmoduls PSM sind mit einem Knoten N1 verbunden. Der Knoten N1 und ein Ausgang des Phasendetektionsmoduls PD sind mit einem Knoten N2 an dem Ausgang des Phasen/Frequenzdetektors PFD verbunden. Ein Rauschmustergenerator RND ist zwischen dem Ausgang des Phasen/Frequenzdetektors PFD und dem Eingang des Sigma-Delta-Wandlers SD mit einem Knoten N3 verbunden, der den Phasen/Frequenzdetektor PFD und den Sigma-Delta-Wandler SD zusammenschaltet.
  • In der Frequenzdetektionsbetriebsart führt das Frequenzdetektionsmodul FD eine schrittweise Einstellung des Rückkopplungstaktsignals fN (d. h. des von dem Oszillator DCO ausgegebenen geteilten Ausgangssignals fOSC) durch Vergleichen des Rückkopplungstaktsignals fN mit dem Referenztaktsignal fREF durch. Um dies durchzuführen, werden die positiven Flanken des Rückkopplungstaktsignals fN und des Referenztaktsignals fREF durch einen Zähler in dem Frequenzdetektionsmodul FD gezählt (in diesem Beispiel hat der Zähler in dem Frequenzdetektionsmodul einen Schaltkreis mit einer Zählertiefe von 2047 (11 Bit)). Sobald eine Differenz von Eins zwischen der Anzahl von positiven Flanken des Rückkopplungstaktsignals fN und des Referenztaktsignals fREF detektiert wird, wird das digitale Steuersignal dCNTL angepasst, um die DCO-Schwingfrequenz einzustellen. Die Schrittgröße der Einstellung wird so gewählt, dass die Zunahme der DCO-Schwingfrequenz kleiner ist als die tatsächliche Frequenzdifferenz zwischen dem Rückkopplungstaktsignal fN und dem Referenztaktsignal fREF. Da das Einstellen durchgeführt wird, sobald die Zählerdifferenz Eins beträgt, entspricht die Frequenzdifferenz mindestens einer Periode des Referenztaktsignals. Ebenfalls ist die Zählerdifferenz eine Messung des mittleren Frequenzfehlers. Gemäß der vorliegenden Erfindung kann der auf dem mittleren Frequenzfehler basierende Korrekturwert jedoch ebenso durch die Phasendetektionsstufe PD bestimmt werden, wie nachstehend erläutert wird. Wenn die Frequenzdifferenz zwischen dem Rückkopplungstaktsignal fN und dem Referenztaktsignal fREF klein genug ist (z. B. < eine Periode des Referenztaktsignals), wird der Phasenregelkreis in die Phasendetektionsbetriebsart geschaltet. Entsprechend schaltet die Steuerstufe CTRL von der Frequenzdetektionsstufe FD auf die Phasendetektionsstufe PD um. Die Phasendetektionsstufe PD berechnet den Phasenfehler in dem DCO-Ausgangssignal fOSC und wendet ein Korrektursignal auf das DCO-Steuersignal an, das an dem Knoten N2 hinzugefügt wird. Das Korrektursignal kompensiert den berechneten Phasenfehler.
  • Gemäß der vorliegenden Erfindung wird die Phasenregelung mit einem nichtlinearen zweistufigen Regelmechanismus durchgeführt. Entsprechend gibt die Phasendetektionsstufe PD in Übereinstimmung mit dem Vorzeichen der Phasendifferenz entweder einen AUF-Impuls oder einen AB-Impuls aus. Da in der Phasendetektionsstufe PD keine Überabtastung verwendet wird, kann die Größenordnung des Phasenfehlers nicht bestimmt werden. Das digitale DCO-Steuersignal dCNTL wird als Reaktion auf einen AUF-Impuls um einen bestimmten digitalen Wert erhöht. Als Reaktion auf einen AB-Impuls wird das digitale DCO-Steuersignal dCNTL um einen bestimmten digitalen Wert herabgesetzt. Die Größe des digitalen Werts (Schrittgröße des zweistufigen Regelmechanismus) wird bestimmt, so dass ein bestimmtes deterministisches Phasenrauschen (d. h. deterministischer Jitter) nicht überschritten wird. Die Schwingfrequenz des DCO ändert sich als Reaktion auf das digitale Steuersignal dCNTL schnell um einen Durchschnittswert herum, bei dem es sich um die Durchschnittsausgangsfrequenz handelt.
  • Zwischen den PFD und den DCO ist ein Sigma-Delta-Wandler SD gekoppelt. Der Sigma-Delta-Wandler hat vorzugsweise einen 1-Bit-Ausgang und ist vor den DCO geschaltet. Der Quotient des Ausgangssignalmusters des Sigma-Delta-Wandlers SD entspricht der Dezimalstelle an seinem Eingang. Somit ist das Eingangssignal dCNTLB des Sigma-Delta-Modulators der niedrigere Teil des digitalen Steuersignals dCNTL, das durch den Sigma-Delta-Modulator SD in einen Bitstrom umgewandelt wird. Das von dem Sigma-Delta-Wandler SD ausgegebene Einzelbit wird zu den oberen Bit (MSB) dCNTLA des von dem PFD bereitgestellten DCO-Steuersignals hinzugefügt. Der DCO schwingt somit um zwei verschiedene, sich durch ein LSB unterscheidende DCO-Steuerwerte oder schaltet zwischen ihnen hin und her. Basierend auf diesem Bitmuster erzeugt der DCO die gewünschte Durchschnittsfrequenz.
  • Ein weiterer Aspekt der Fehlerkorrektur des DCO-Ausgangssignals fOSC wird durch das Musterverschiebungsmodul PSM durchgeführt, das das Ausgabemuster des Phasendetektors analysiert. Der Quotient dieses Musters ist eine direkte Messung des durch das Frequenzdetektionsmodul verursachten Durchschnittsfrequenzfehlers. Das Musterverschiebungsmodul PSM berechnet den Durchschnittsfrequenzfehler des DCO-Ausgangssignals fOSC und berechnet dann einen Korrekturwert, um den Frequenzfehler zu kompensieren. Dann wird zu dem DCO-Steuersignal, das dem Oszillator DCO durch das Musterverschiebungsmodul PSM an dem Knoten N1 zugeführt wird, ein Korrektursignal hinzugefügt. Das bedeutet, dass die Schrittgröße der zweistufigen Steuerung in dem Phasen/Frequenzdetektor verringert werden kann, wodurch der Leistungswert des Trägersignals in dem Ausgabespektrum des Oszillators verbessert wird. Wenn das Ausgangssignal fOSC von der benötigten Frequenz wegdriftet, wird die Drift des Oszillators DCO ebenfalls durch das Musterverschiebungsmodul PSM so eingestellt, dass es die Drift des Ausgangssignals fOSC weg von der benötigten Frequenz kompensiert.
  • Der Phasenregelkreis gemäß der vorliegenden Erfindung ist ebenfalls so eingerichtet, dass er von der Phasendetektionsbetriebsart in die Frequenzdetektionsbetriebsart umschalten kann. Dies ist erforderlich, da die zweistufige Steuerung in dem Phasen/Frequenzdetektor PFD während der Phasendetektionsbetriebsart lediglich eine begrenzte Größe des Phasenfehlers verarbeiten kann. Wenn der Phasenfehler einen bestimmten Pegel überschreitet, ist es notwendig, zurück in die Frequenzdetektionsbetriebsart zu schalten, um die Schwingfrequenz des DCO einzustellen. Wenn zum Beispiel die Schrittgröße der Frequenzeinstellung des DCO während der Phasendetektionsbetriebsart 1° entspricht, kann eine Frequenzdrift von 5° eventuell nicht verarbeitet werden.
  • Diese Situation kann jedoch durch Überwachung der von der Phasendetektionsstufe PD ausgegebenen AUF- und AB-Impulse detektiert werden. Wenn ein AUF- oder ein AB-Impuls länger als eine halbe Periode des Referenztaktsignals ist, zeigt dies an, dass der Phasenfehler zu groß ist. Der Phasen/Frequenzdetektor PFD wird dementsprechend zurück in die Frequenzdetektionsbetriebsart geschaltet.
  • Der Sigma-Delta-Wandler SD kann neben der Erzeugung des benötigten Ausgangssignalmusters zur Eingabe an den Oszillator DCO ebenfalls unerwünschte Oberschwingungen erzeugen, die zu einem verrauschten Ausgangssignal an dem Oszillator DCO führen. Um diesem Effekt dieser Oberschwingungen entgegenzuwirken, erzeugt der Rauschgenerator RND ein Rauschmuster, das vor dem Sigma-Delta-Wandler SD an dem Knoten N3 zu den niedrigstwertigen Bit hinzugefügt wird. Hierdurch wird das Muster der unerwünschten Oberschwingungen zerstört, und in dem Ausgabespektrum des Oszillators DCO auftretende, sich zyklisch wiederholende Rauschspitzen werden vermieden.
  • Auf Grund des SD-Modulators ist es möglich, dass die Frequenz an dem Ausgang des DCO während der Frequenzdetektionsbetriebsart periodisch durch den SD-Modulator geändert wird, so dass die Flanken im Verhältnis zueinander vorübergehend verschoben sein können, so dass eine Zählerdifferenz auftreten kann. Dies kann nur zu Beginn eines Zählzyklus z. B. für kleine Zählerwerte geschehen. Wenn der Phasenregelkreis versucht, den DCO als Reaktion auf die angenommene Frequenzdifferenz zu regeln, kann der Phasenregelkreis anfangen zu schwingen. Dementsprechend werden Zählerdifferenzen unter einem bestimmten Schwellwert ignoriert. Nach einer bestimmten Anzahl von Taktzyklen haben sich die Flanken in Bezug zueinander verschoben, und die durch den SD-Modulator verursachte Phasenverschiebung kann keine Zählerdifferenz verursachen.
  • Die PD-Architektur kann einem Phasen/Frequenzdetektionskreis entsprechen, der gewöhnlich in wie in 2 gezeigten analogen Phasenregelkreisen verwendet wird. Zwei Flipflops sind mit einem komplementären UND-Gatter gekoppelt, so dass der Ausgang des UND-Gatters mit beiden Rücksetzeingängen der Flipflops verbunden ist. Die Ausgänge der Flipflops sind mit den Eingängen des UND-Gatters verbunden. Eine Zusammenschaltung der Ausgänge beider Flipflops bildet ebenfalls den Ausgang des Phasendetektionsmoduls PD und ist mit dem Knoten N2 verbunden. Das Referenzsignal fREF wird dem Takteingang eines der Flipflops zugeführt, und das Ausgangssignal fOSC wird dem Takteingang des anderen Flipflops zugeführt. Wenn das Ausgangssignal fOSC hinter dem Referenzsignal fREF zurückbleibt, ist der Phasenfehler positiv, und wenn das Ausgangssignal fOSC vor dem Referenzsignal fREF liegt, ist der Phasenfehler negativ. Das Vorzeichen des Phasenfehlers wird durch das Phasendetektionsmodul PD selbst korrigiert, und die Größenordnung des Phasenfehlers (Frequenzfehlers) wird, wie oben beschrieben, durch das Musterverschiebungsmodul PSM korrigiert.
  • Obwohl die vorliegende Erfindung unter Bezugnahme auf eine bestimmte Ausführungsform beschrieben wurde, ist diese nicht auf diese Ausführungsform beschränkt und dem Fachmann fallen zweifellos weitere Alternativen ein, die innerhalb des beanspruchten Schutzumfangs der Erfindung liegen.

Claims (11)

  1. Phasenregelkreis, umfassend: einen digital gesteuerten Oszillator (DCO) zur Erzeugung eines DCO-Ausgangssignals (fOSC), einen mit dem DCO für den Empfang des DCO-Ausgangssignals und zur Ausgabe eines Rückkopplungstaktsignals (fN) gekoppelten Taktteiler; und einen Phasen/Frequenzdetektor (PFD), der mit dem DCO zur Steuerung des DCO durch ein DCO-Steuersignal (dCNTL) gekoppelt ist, wobei der Phasen/Frequenzdetektor (PFD) einen ersten Eingang für den Empfang des Rückkopplungstaktsignals (fN) und einen zweiten Eingang für den Empfang eines Referenztaktsignals (fREF) hat, bei dem der PFD eine Frequenzdetektionsstufe (FD) umfasst, die so eingerichtet ist, dass sie in einer Frequenzdetektionsbetriebsart eine Frequenzdifferenz zwischen dem Rückkopplungstaktsignal (fN) und dem Referenztaktsignal (fREF) berechnen und basierend auf der Frequenzdifferenz das DCO-Steuersignal einstellen kann, eine Phasendetektionsstufe (PD) zur Berechnung eines Phasenfehlers zwischen dem Rückkopplungstaktsignal und dem Referenztaktsignal in einer Phasendetektionsbetriebsart, und ein Schaltmittel, um zwischen der Frequenzdetektionsbetriebsart und der Phasendetektionsbetriebsart umzuschalten, wenn eine Frequenz des Rückkopplungstaktsignals einen vorbestimmten Wert erreicht.
  2. Digitaler Phasenregelkreis gemäß Anspruch 1, bei dem die Frequenzdetektionsstufe (FD) ferner so eingerichtet ist, dass sie positive und/oder negative Flanken des Referenztaktsignals und entsprechende positive und/oder negative Flanken des Rückkopplungstaktsignals zählen und einen Frequenzeinstellungsschritt des DCO auslösen kann, sobald die Anzahl von Flanken während einer Periode des Referenztakts um Eins abweicht.
  3. Digitaler Phasenregelkreis gemäß Anspruch 2, der ferner so eingerichtet ist, dass er die Schwingfrequenz des DCO in der Frequenzdetektionsbetriebsart um eine Schrittgröße, die kleiner als die Frequenzdifferenz ist, ändern kann.
  4. Digitaler Phasenregelkreis gemäß einem der Ansprüche 1 bis 3, bei dem die Phasendetektionsstufe (PD) so eingerichtet ist, dass sie ein PD-Ausgangssignal mit AUF- und AB-Impulsen in Übereinstimmung mit dem Vorzeichen des Phasenfehlers bereitstellt, und wobei der Phasenregelkreis so eingerichtet ist, dass er das DCO-Steuersignal (dCNTL) als Reaktion auf einen AUF-Impuls um eine vorgegebene Schrittgröße erhöht und das DCO-Steuersignal (dCNTL) als Reaktion auf einen AB-Impuls um eine vorgegebene Schrittgröße herabsetzt.
  5. Digitaler Phasenregelkreis gemäß einem der vorhergehenden Ansprüche, ferner umfassend eine Musterverschiebungsstufe zur Berechnung des Durchschnittsfrequenzfehlers basierend auf dem PD-Ausgangssignal und ein Korrekturmittel zur Anwendung einer Korrektur auf das DCO-Steuersignal (dCNTL), um den Durchschnittsfrequenzfehler zu kompensieren.
  6. Digitaler Phasenregelkreis gemäß Anspruch 4, bei dem der Phasenregelkreis so eingerichtet ist, dass er in die Frequenzdetektionsbetriebsart zurückkehrt, wenn die Musterverschiebungsstufe feststellt, dass eine Länge eines AUF-Impulses oder eines AB-Impulses länger als eine halbe Periode des Referenztaktsignals ist.
  7. Digitaler Phasenregelkreis gemäß einem der Ansprüche 3 bis 5, bei dem die Musterverschiebungsstufe ein Mittel zur Änderung der Schrittgröße umfasst.
  8. Digitaler Phasenregelkreis gemäß Anspruch 3, bei dem die Phasendetektionsstufe zwei mit einem UND-Gatter so gekoppelte Flipflops umfasst, dass ein Ausgang jedes Flipflops einen entsprechenden Eingang des UND-Gatters bildet und ein Ausgang des UND-Gatters mit einem Rücksetzeingang jedes Flipflops verbunden ist.
  9. Digitaler Phasenregelkreis gemäß einem der vorhergehenden Ansprüche, ferner umfassend einen zwischen den PFD und den DCO gekoppelten Sigma-Delta-Wandler (SD).
  10. Digitaler Phasenregelkreis gemäß Anspruch 8, ferner umfassend einen Rauschmustergenerator (RND) zur Erzeugung eines dem Sigma-Delta-Wandler (SD) zuzuführenden Rauschmusters.
  11. Verfahren zur Bereitstellung eines phasenverriegelten Taktsignals unter Verwendung eines digital gesteuerten Oszillators (DCO) zur Ausgabe des phasenverriegelten Taktsignals und eines mit dem DCO gekoppelten Phasen/Frequenzdetektors (PFD), wobei das Verfahren umfasst: die Bestimmung einer Frequenzdifferenz zwischen einem von dem DCO-Ausgangssignal abgeleiteten Rückkopplungstaktsignal und einem Referenztaktsignal in einer Frequenzdetektionsbetriebsart, die Einstellung der Schwingfrequenz des DCO basierend auf der Frequenzdifferenz, das Umschalten von der Frequenzdetektionsbetriebsart in eine Phasendetektionsbetriebsart, wenn die Frequenz des Rückkopplungstaktsignals einen vorbestimmten Wert erreicht, und die Berechnung eines Phasenfehlers zwischen dem Rückkopplungstaktsignal und dem Referenztaktsignal in der Phasendetektionsbetriebsart und die Einstellung der Schwingfrequenz des DCO als Reaktion darauf.
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