DE69820000T2 - PLL mit verbessertem Verhältnis zwischen Einrastzeit und Stromverbrauch - Google Patents

PLL mit verbessertem Verhältnis zwischen Einrastzeit und Stromverbrauch Download PDF

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Sanyo Electric Co Ltd
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

  • Hintergrund der Erfindung
  • Die vorliegende Erfindung betrifft einen Phasenregelkreis, der eine schnelle Regelungsaufnahme mit einem niedrigen Stromverbrauch kombiniert.
  • Phasenregelkreise (PLLs) werden in breitem Umfang als Frequenzsynthesizer in Rundfunkempfängern und drahtlosen Telefongeräten verwendet. Ein herkömmlicher PLL hat einen Referenzoszillator, einen spannungsgesteuerten Oszillator, einen programmierbaren Frequenzteiler, einen Phasendetektor und ein Tiefpaßfilter. Es sind verschiedene Bauarten von Phasendetektoren bekannt, einschließlich Phasendetektoren, die Ladungspumpen verwenden.
  • Eine wünschenswerte Fähigkeit bei einem PLL ist die Fähigkeit, schnell mit neuen Frequenzen zu synchronisieren. In gewissen Bauarten von drahtlosen Telefongeräten, muß beispielsweise der PLL schnell zwischen der Frequenz eines Verkehrskanals und der Frequenz eines Steuerkanals umschalten. Ein schnelles Frequenzschalten ist auch bei Rundfunkempfängern nützlich, um schnell auf die Eingabe über Kanalwählknöpfe zu antworten.
  • In einem herkömmlichen PLL ist jedoch die Regelungsaufnahmezeit oder Regelungszeit durch Parameter wie beispielsweise den Regelungskreisverstärkungsfaktor, die Zeitkonstante des Tiefpaßfilters und die Referenzfrequenz, die normalerweise gleich oder kleiner als der Kanalabstand ist, bestimmt. Wenn Parameter, welche die optimale Leistung in dem synchronisierten Zustand geben, gewählt sind, besteht die Tendenz, dass die Regelungszeit unerwünscht lang ist. In PLLs mit Ladungspumpenphasendetektoren ist ein besonderes Problem, dass der Phasendetektor nur intermittierend Fehlersignale erzeugt.
  • Die Regelungszeit kann verkürzt werden, indem die Referenzfrequenz auf einen Wert erhöht wird, der den Kanalabstand übersteigt, aber es wird dann eine komplexe Kompensationsschaltung notwendig, um Kanäle mit Frequenzen empfangen zu können, die nicht ganzzahlige Vielfache der Referenzfrequenz sind.
  • Die ungeprüfte japanische Patentveröffentlichung Nr. 69794/1994 offenbart einen PLL, der die Aufnahme der Phasensynchronisation beschleunigt, indem er ein Rücksetzsignal erzeugt, wenn die gewünschte Frequenz erreicht ist, aber dieses Rücksetzsignal verkürzt nicht die Zeit, die erforderlich ist, um die gewünschte Frequenz zu erreichen.
  • Der Erfinder dieser Erfindung hat einen PLL mit Mehrfach-Rückkopplungsschleifen vorgeschlagen, die den ganzen Synchronisiervorgang verkürzen, indem der Schaltkreisverstärkungsfaktor erhöht wird, aber diese Mehrfach-Rückkopplungsschleifen erhöhen auch den Stromverlust des PLL.
  • Ein großer Teil des Stromes, der in einem PLL verloren geht, geht durch den programmierbaren Frequenzteiler verloren, der eine komplexe Innenstruktur hat und mit der gleichen hohen Frequenz wie der spannungsgesteuerte Oszillator arbeitet. Ein komplementärer Metalloxid-Halbleiter-(CMOS)-Schaltkreis wird im allgemeinen bei einem programmierbaren Frequenzteiler verwendet; durch das schnelle Laden und Entladen einer großen Anzahl von kapazitiven Lasten in den CMOS-Schaltkreisen wird Strom verschwendet.
  • Ein bekanntes Verfahren zum Verringern des Stromverlusts ist die Signale, welche am Referenzoszillator ausgegeben werden, vorab zu teilen, und an dem programmierbaren Frequenzteiler anzulegen, aber dieses Verfahren verursacht eine entsprechende Verlängerung der Regelungszeit.
  • Im allgemeinen gibt es in einem PLL einen Kompromiß zwischen dem Stromverbrauch und der Regelungszeit, wobei eine dieser zwei Eigenschaften nur auf Kosten der anderen Eigenschaften verbessert wird.
  • Ein PLL-Frequenzsynthesizer gemäß dem Oberbegriff des Patentanspruches 1 ist aus der US-A-5254959 bekannt. Dieser Frequenzsynthesizer verwendet einen fraktionellen Frequenzteiler mit einem Frequenzteilungsverhältnis, das zwischen N und N + 1 variiert. Der Ausgang des Frequenzteilers wird nach Passieren von Verzögerungselementen mit unterschiedlichen Verzögerungszeiten am Phasendiskriminator eingegeben.
  • Zusammenfassung der Erfindung
  • Demgemäß ist eine Aufgabe der vorliegenden Erfindung, die Regelungszeit eines PLL zu verringern, ohne dass der Stromverlust erhöht wird.
  • Eine weitere Aufgabe der Erfindung ist es, den Stromverlust eines PLL zu verringern, ohne dass die Regelungszeit erhöht verlängert wird.
  • Diese Aufgaben werden durch die Merkmale des Hauptanspruches gelöst.
  • Vorteilhafte Ausführungsformen sind in den Unteransprüchen angegeben.
  • Kurze Beschreibung der Figuren
  • In den anhängenden Figuren zeigt:
  • 1 ein Blockschaltbild zur Veranschaulichung eines Frequenzsynthesizers;
  • 2 ein Blockschaltbild zur Veranschaulichung einer Ausführungsform der Erfindung;
  • 3A ein Blockschaltbild des programmierbaren Frequenzteilers gemäß 2;
  • 3B ein Blockschaltbild des Impulsverteilers aus 3A;
  • 4 ein Signalformdiagramm zur Veranschaulichung der Funktionsweise des programmierbaren Frequenzteilers gemäß 3A;
  • 5 ein weiteres Signalformdiagramm zur Veranschaulichung der Funktionsweise des programmierbaren Frequenzteilers gemäß 3A;
  • 6A ein Signalformdiagramm zur Veranschaulichung der Funktionsweise der Ausführungsform;
  • 6B ein weiteres Signalformdiagramm zur Veranschaulichung der Funktionsweise der Ausführungsform;
  • 7 ein Blockschaltbild zur Veranschaulichung einer Variation des programmierbaren Frequenzteilers gemäß 2;
  • 8 ein Signalformdiagramm zur Veranschaulichung der Funktionsweise des programmierbaren Frequenzteilers gemäß 7; und
  • 9 ein weiteres Signalformdiagramm zur Veranschaulichung der Funktionsweise des programmierbaren Frequenzteilers gemäß 7.
  • Detaillierte Beschreibung der Erfindung
  • Ausführungsformen der Erfindung werden anhand der begleitenden Figuren beschrieben.
  • Bezugnehmend auf 1 hat ein PLL einen Referenzsignalgenerator 2, in welchem ein Referenzteiler (REF DN) 4 die Ausgangsfrequenz eines Referenzoszillators (REF OSC) 6 in einem feststehenden Verhältnis teilt, um ein Referenzsignal fr zu erzeugen, das eine konstante Frequenz hat. Ein spannungsgesteuerter Oszillator (VCO) 8 erzeugt, gesteuert durch die Steuerspannung Cv ein Ausgangssignal fo mit einer variablen Frequenz. Dieses Ausgangssignal fo, das das Ausgangssignal des PLL ist, wird auch einem programmierbaren Frequenzteiler 10 zugeführt.
  • Der programmierbare Frequenzteiler 10 ist in zwei Modi zu betreiben, die durch ein Modussteuersignal Cm gewählt werden. In dem ersten Modus (Cm hoch) arbeitet der programmierbare Frequenzteiler 10 als ein freilaufender Zähler, Zählzyklen von fo und erzeugt einen Zählwert (n). Im zweiten Modus (Cm niedrig) teilt der programmierbare Frequenzteiler 10 die Frequenz von fo durch eine programmierbare Größe N (beispielsweise eine ganze Zahl wie Einhundert) um ein Rückkopplungssignal Fv zu erzeugen, das einem Phasendetektor (PD12) zugeführt wird.
  • Der Phasendetektor 12 vergleicht das Referenzsignal fr und das Rückkopplungssignal fv und erzeugt zwei Fehlersignale, Pu1 (Hochpumpen) und Pd1 (Abwärtspumpen), wobei beide niedrig aktiv sind. Pu1 wird aktiviert, wenn das Rückkopplungssignal Fv gegenüber dem Referenzsignal fr bezüglich der Phase oder der Frequenz nacheilt, geht von der Anstiegsflanke von fr bis zur Anstiegsflanke von fv beispielsweise auf niedrig. Pd1 wird aktiviert, wenn das Rückkopplungssignal fv gegenüber dem Referenzsignal fr bezüglich der Frequenz oder Phase voreilt, geht von der Anstiegsflanke von fv bis zur Anstiegsflanke von fr beispielsweise auf niedrig. Nur eines der zwei Fehlersignale Pu1 und Pd1 ist zu einem Zeitpunkt aktiv. Wenn fr und fv bezüglich der Frequenz und der Phase synchronsiert sind, bleiben sowohl Pu1 als auch Pd1 beide in inaktiv (hoch).
  • Die Fehlersignale Pu1 und Pd1 werden einer Wählsteuerschaltung 14 zugeführt, die ein ähnliches Paar Signale Pu2 und Pd2 von einer Steuerungseinheit wie beispielsweise einer Mikrosteuerungseinheit (MCU) 15 erhält. Die Wählsteuerschaltung 14 empfängt auch das Modussteuersignal Cm, wählt Pu1 und Pd1 wenn Cm niedrig ist, wählt Pu2 und Pd2 , wenn Cm hoch ist, und leitet das gewählte Paar der Signale als Steuersignale Pu3 und Pd3 zu einer Ladungspumpe 16.
  • Die Ladungspumpe 16 erzeugt ein Fehlerstromsignal Ce, das positiv ist, wenn Pu aktiv ist, negativ ist, wenn Pd aktiv ist, und in dem Hochimpedanzzustand ist, wenn Pu und Pd beide inaktiv sind. Das Fehlerstromsignal Ce lädt und entlädt einen Kondensator (nicht sichtbar), in einem Tiefpaßfilter (TPF) 18, hebt und senkt so die Ausgangsspan nung des Tiefpaßfilters 18. Diese Ausgangsspannung ist die Steuerspannung Cv, die den VCO 8 zugeführt wird.
  • Das Modussteuersignal Cm wird durch eine Frequenzdetektorschaltung 20 erzeugt, die einen ersten Haltekreis 22, einen zweiten Haltekreis 24, eine Frequenzschätzfunktion 26 und einen Komparator 28 aufweist. Der erste Haltekreis 22 hält den Zählwert (n), der von dem programmierbaren Frequenzteiler 10 an den Anstiegsflanken des Referenzsignals fr ausgegeben wird. Der zweite Haltekreis 24 hält die Inhalte des ersten Haltekreises 22 an den Anstiegsflanken des Referenzsignals fr. Die Frequenzschätzfunktion 26 nimmt die Differenz zwischen den Inhalten (n1) des ersten Haltekreises 22 und den Inhalten (n2) des zweiten Haltekreises 23, bestimmt dadurch die Anzahl der Zyklen n3 des Ausgangssignalf fo in einem Zyklus des Referenzsignals fr. Gemäß den Einstellungen, die von der MCU 15 durchgeführt worden sind, arbeitend, vergleicht der Komparator 28 n3 mit dem programmierbaren Frequenzteilungsverhältnis N und erzeugt das Modussteuersignal Cm. Das Modussteuersignal Cm wird dem programmierbaren Frequenzteiler 10 und der Wählsteuerschaltung 14 wie vorstehend angegeben, zugeführt, und als ein Rücksetzsignal dem Referenzteiler 4 zugeführt.
  • Das Frequenzteilungsverhältnis N wird durch die MCU 15 in Antwort auf beispielsweise eine manuelle Eingabe über die Frequenzwählknöpfe (nicht sichtbar) an einem Rundfunkempfänger oder durch Befehle, die von einer Basisstation in einem drahtlosen Kommunikationssystem übertragen werden, programmiert.
  • Als nächstes wird die Funktionsweise der ersten Ausführungsform beschrieben. Die Symbole fr, fo und fv, die die Referenz-Ausgangs- und Rückkopplungssignale bezeichnen, werden gelegentlich auch zur Bezeichnung der Frequenzen dieser Signale verwendet.
  • Wenn das Modussteuersignal Cm niedrig ist und der PLL in dem synchronisierten Zustand ist, ist die Ausgangsfrequenz das N-fache der Referenzfrequenz. Wenn beispielsweise N gleich 100 (N = 100) und die Referenzfrequenz 10 kHz (fr = 10 kHz) ist, dann ist die Ausgangsfrequenz ein Megahertz (fo = 1 MHz) und die Rückkopplungsfrequenz fv ist 10 kHz, was mit der Referenzfrequenz fr übereinstimmt.
  • Die Fehlersignale Pu1 und Pd1, die durch den Phasendetektor 12 erzeugt worden sind, über die Selektorsteuerschaltung 14 der Ladungspumpe 16 zugeführt worden sind, haben die Funktion, das Rückkopplungssignal fv bezüglich der Frequenz und der Phase mit dem Referenzsignal fr synchronisiert zu halten. Wenn beispielsweise das Rückkopplungssignal fv damit beginnt, gegenüber dem Referenzsignal fr zurückzubleiben, dann gehen die Hochpumpfehlersignale Pu1 und Pu3 für einen Teil jedes Zyklus des Referenzsignals fr auf niedrig, wodurch bewirkt wird, dass die Ladungspumpe 16 Ladung dem Tiefpaßfilter 18 zuführt, wodurch die Steuerspannung Cv angehoben wird, wodurch die Ausgangsfrequenz fo steigt und das Rückkopplungssignal fv sich zurück in die Synchronisation mit dem Referenzsignal fr bewegt.
  • Wenn die gewünschte Ausgangsfrequenz auf beispielsweise zwei Megahertz (2 MHz) geändert worden ist, berechnet die MCU 15, dass das Frequenzteilungsverhältnis N von 100 auf 200 (N = 200) erhöht werden muß und setzt diesen Wert von N im programmierbaren Frequenzteiler 10. Da N erhöht worden ist, aktiviert die MCU 15 das Pu2-Signal (Pu2 geht auf niedrig) deaktiviert Pd2 (Pd2 geht auf hoch) und setzt den Komparator 28, damit dieser ein hohes Modussteuersignal Cm so lange ausgibt, als n3 weniger als N ist.
  • Cm geht sofort hoch, was bewirkt, dass die Wählsteuerschaltung 14 Pu2 und Pd2 wählt, um als die Steuersignale Pu3 und Pd3 ausgegeben zu werden. Pu2 und damit Pu3 sind fortlaufend aktiv, so dass die Ladungspumpe 16 das Tiefpaßfilter 18 fortlaufend mit Ladung speist und die Ausgangsfrequenz anfängt, schnell zu steigen.
  • Da zusätzlich Cm hoch ist, beginnt der programmierbare Frequenzteiler 10 als ein freilaufender Zähler zu arbeiten. Im Anschluß an den nächsten vollständigen Zyklus des Referenzsignals fr bildet die Frequenzschätzfunktion 26 die Differenz zwischen dem Zählwert (n1) am Ende des Zyklus, der in dem ersten Haltekreis 22 gehalten worden ist, und dem Zählwert (n2) am Anfang des Zyklus, der in dem zweiten Haltekreis 24 gehalten worden ist, und erhält einen Wert von beispielsweise 150 (n3 = 150). Obwohl der programmierbare Frequenzteiler 10 nicht als Frequenzteiler arbeitet, ist n3 ungeachtet dessen ein Frequenzteilungsverhältnis, das einen Schätzwert der Frequenz des Ausgangssignals fo geteilt durch die Frequenz des Referenzsignals fr ergibt. Der Komparator 28 vergleicht dieses gemessene Frequenzteilungsverhältnis (n3) mit dem gewünschten Frequenzteilungsverhältnis (N). Da n3 immer noch geringer als N ist, bleibt das Modussteuersignal Cm hoch und die Wählsteuerschaltung 14 fährt fort, das Steuersignal Po3 in dem fortgesetzt aktiven Zustand zu halten.
  • Am Ende des nächsten Zyklus des Referenzsignals fr bildet die Frequenzschätzfunktion 26 wiederum die Differenz zwischen den Zählwerten n1 und n2 und erhält nun beispielsweise ein Frequenzteilungsverhältnis n3 von Zweihundert. Durch den Vergleich von n3 mit N findet der Komparator 28 heraus, dass n3 nicht mehr kleiner als N ist und treibt das Modussteuersignal Cm auf den niedrigen Pegel. Die Fehlersignale Po1 und Pd1 die durch den Phasendetektor 12 ausgegeben worden sind, beginnen nun die VCO-Frequenz über die Wählsteuerschaltung 14 zu steuern, wobei die Signale Po2 und Pd2 von der MCO 15 ignoriert werden. Zu diesem Zeitpunkt ist die Ausgangsfrequenz fo nahe an der gewünschten Frequenz (2 MHz).
  • Der Übergang des Modussignals Cm von hoch nach niedrig bewirkt, dass der programmierbare Frequenzteiler 10 seine Arbeit als freilaufender Zähler stoppt und einen neuen Zählzyklus beginnt, der genau N-Zählpunkte dauert. Am Ende dieser N-Zählpunkte und am Ende aller nachfolgenden N-Zählpunkte wird der Rückkopplungsimpuls fv ausgegeben, so dass der programmierbare Frequenzteiler 10 als ein 1/N-Frequenzteiler (N = 200) arbeitet.
  • Der Übergang von hoch nach niedrig von Cm setzt auch den Referenzteiler 4 zurück, so dass der Referenzteiler 4 zum gleichen Zeitpunkt wie der programmierbare Frequenzteiler 10 einen neuen Zählzyklus beginnt. Das Referenzsignal fr und das Rückkopplungssignal fv sind daher sowohl bezüglich Phase als auch Frequenz nahe beieinander.
  • Aus diesem Zustand wird ein synchronisierter Zustand unter Steuerung der Fehlersignale Pu1 und Pd1 schnell erreicht.
  • Wenn als nächstes eine niedrigere gewünschte Ausgangsfrequenz als 1,1 MHz gewählt ist, berechnet die MCU 15, dass das Frequenzteilungsverhältnis von 200 auf 110 (N = 110) gesenkt werden muß und setzt diesen Wert von N in dem programmierbaren Frequenzteiler 10. Da der Wert N erhöht worden ist, deaktiviert die MCU 15 das Hochpumpsignal Pu1, aktiviert das Abwärtspumpsignal Pd2 und setzt den Komparator 28 so, dass er das Modussteuersignal Cm so lange hochhält, als das gemessene Frequenzteilungsverhältnis (n3) den neuen Wert von N überschreitet.
  • Cm geht sofort hoch, was bewirkt, dass der programmierbare Frequenzteiler 10 damit beginnt, als ein freilaufender Zähler zu arbeiten und bewirkt, dass die Wählsteuerschaltung 14 Pu2 und Pd2 wählt. Die Wählsteuerschaltung 14 deaktiviert daher Pu3 und aktiviert Pd3. Die Ladungspumpe 16 zieht fortlaufend Ladung vom Tiefpaßfilter 18 ab und die Ausgangsfrequenz fo beginnt schnell zu fallen.
  • Gefolgt auf den nächsten vollständigen Zyklus des Referenzsignal fr ermittelt die Frequenzschätzfunktion 26 die Differenz zwischen den gehaltenen Zählwerten (n1 und n2) und erhält ein Frequenzteilungsverhältnis von beispielsweise 150 (n3 = 150). Der Komparator 28 vergleicht diesen Wert (n3) mit dem gewünschten Wert (N). Da n3 immer noch N überschreitet bleibt das Modussteuersignal Cm hoch und die Wählsteuerschaltung 14 hält weiterhin Pd3 in dem fortgesetzt aktiven Zustand.
  • Am Ende des nächsten Zyklus des Referenzsignals fr bildet die Frequenzschätzfunktion 26 wiederum die Differenz zwischen den Zählwerten n1 und n2, erzielt nun beispielsweise ein Frequenzteilungsverhältnis n3 von 100. Da dieser Wert n3 N nicht überschreitet, treibt der Komparator 28 das Modussteuersignal Cm auf den niedrigen Pegel, wodurch zugelassen wird, dass die Fehlersignale Pu1 und Pd1, die vom Phasendetektor 12 ausgegeben worden sind, die Frequenz des VCO 8 steuern. An diesem Punkt ist die Ausgangsfrequenz fo geringer als und dennoch nahe an der gewünschten Frequenz (1,1 MHz). Der Übergang des Modussignals Cm von hoch nach niedrig setzt den programmierbaren Frequenzteiler 10 und den Referenzteiler 4 zurück, so dass beide beginnen, in Phase zu zählen, wobei der programmierbare Frequenzteiler 10 nun als ein 1/110-Frequenzteiler arbeitet. Ausgehend von diesem Zustand wird unter Steuerung der Fehlersignale Pu1 und Pd1 ein synchronisierter Zustand schnell erreicht.
  • Indem während der früheren Stufen der Regelungsaufnahme ein fortlaufendes Hochpump- oder Abwärtspump-Signal zugeführt wird, ermöglicht die erste Ausführungsform, dass die Ausgangsfrequenz fo sich schnell der gewünschten Frequenz annähert.
  • Durch gleichzeitiges Rücksetzen des Referenzteilers 4 und des programmierbaren Frequenzteilers 10 ermöglicht die erste Ausführungsform auch, dass die Endstufen der Regelungsaufnahme schnell beendet werden.
  • Durch die Verwendung desselben programmierbaren Frequenzteilers sowohl für das Messen als auch das Teilen der Frequenz des VCO-Ausgangssignals werden bei der ersten Ausführungsform die Hardware-Kosten verringert und es wird ein unnötiger Stromverbrauch vermieden.
  • Bei einer Variation der ersten Ausführungsform werden die Signale Pu2 und Pd2 von externen Quellen zugeführt und unter Steuerung der MCU 15 ein- und ausgeschaltet, anstatt dass sie durch die MCU 15 selbst zugeführt werden.
  • Bei einer weiteren Variation sind die Wählsteuerschaltung 14, die Frequenzdetektorschaltung 20 oder beide, die Wählsteuerschaltung 14 und die Frequenzdetektorschaltung 20 in der MCU 15 integriert.
  • Bei einer weiteren Variation mißt die Frequenzdetektorschaltung das Frequenzteilungsverhältnis des Ausgangssignals auf der Basis von mehr als zwei Zählwerten. In einer weiteren Variation wird in dem ersten Modus der programmierbare Frequenzteiler 10 am Anfang jedes Zyklus des Referenzsignals fr rückgesetzt.
  • Als nächstes wird eine zweite Ausführungsform beschrieben.
  • Bezugnehmend auf 2 ist die Ausführungsform gemäß der Erfindung ein PLL-Frequenzsynthesizer mit einem VCO 8, der eine Steuerspannung Cv von einem Tiefpaßfilter 18 gesteuert wird. Das VCO-Ausgangssignal fo tritt in eine Frequenzteilereinheit 30 ein, die aufweist einen Frequenzteiler 32, der die VCO-Ausgangsfrequenz durch zwei teilt und einen programmierbaren Frequenzteiler 34, der sowohl auf ganzzahlige Werte (N) als auch Werte aus ganzer Zahl plus Einhalb (N + 1/2) programmierbar ist. Äquivalent teilt der programmierbare Frequenzteiler 34 die VCO-Ausgangsfrequenz durch N/2, wobei N eine positive ganze Zahl ist, geradzahlige Werte von N ein ganzzahliges Frequenzteilungsverhältnis ergeben und ungeradzahlige Werte von N ein halbiertes ganzzahliges Verhältnis ergeben. Die äquivalente Notierung (N/2) wird im Folgenden und in den Figuren verwendet. Die Frequenzteilereinheit 30 als Ganzes teilt dann die VCO-Ausgangsfrequenz durch N und verteilt die resultierenden Impulse auf 4 Rückkopplungssignale fv1, fv2 , fv3 und fv4, die durch die entsprechenden Gatterschaltungen 36, 38, 40, 42 an die entsprechenden Phasendetektoren 44, 46, 58, 50 geleitet werden.
  • Die zweite Ausführungsform hat auch einen Referenzsignalgenerator 51 mit einem Referenzoszillator 6 und Verzögerungsschaltungen 52, 54, 56. Die Verzögerungsschaltungen haben Verzögerungszeiten gleich einem Viertel eines Zyklus des Referenzsignals fr, das vom Referenzoszillator 6 ausgegeben worden ist. Dieses Signal wird als erstes Referenzsignal fr1 dem ersten Phasendetektor 44 zugeführt, in der Verzögerungsschaltung 52 verzögert und als ein zweites Referenzsignal fr2 dem zweiten Phasendetektor 46 zugeführt, in der Verzögerungsschaltung 54 weiter verzögert und als ein drittes Referenzsignal fr3 dem dritten Phasendetektor 48 zugeführt, und in der Verzögerungsschaltung 56 noch weiter verzögert und als ein viertes Referenzsignal fr4 dem vierten Phasendetektor 50 zugeführt.
  • Jeder der vier Phasendetektoren 44, 46, 48, 50 ist äquivalent der Kombination aus Phasendetektor 12 und Ladungspumpe 16 gemäß der ersten Ausführungsform. Der erste Phasendetektor 44 vergleicht fv1 mit fr1 und erzeugt ein erstes Fehlersignal Ce1, der zweite Phasendetektor 46 vergleicht fv2 mit fr2 und erzeugt ein zweites Fehlersignal Ce2, der dritte Phasendetektor 48 vergleicht fv3 mit fr3 und erzeugt ein drittes Fehlersignal Ce3 und der vierte Phasendetektor 50 vergleich fv4 mit fr4 und erzeugt ein viertes Fehlersignal Ce4. Das Tiefpaßfilter 18 empfängt die Summe Ce aller vier Fehlersignale.
  • Der programmierbare Frequenzteiler 34, die Gatterschaltungen 36, 38, 40, 42, die Phasendetektoren 44, 46, 48, 50 und die Verzögerungsschaltungen 52, 54, 56 werden durch eine Steuereinheit, wie beispielsweise eine Mikrosteuereinheit (nicht sichtbar) gesteuert.
  • Bezugnehmend auf 3A hat der programmierbare Frequenzteiler 34 ein Addierwerk 58, einen wiederaufladbaren Abwärtszähler 60, einen Übereinstimmungsdetektor 62, D-Flip-Flops 64, 66, 68 und einen Inverter 70, einen Wähler 72 mit drei NAND-Gattern 74, 76 und 78 und einen Impulsverteiler 80. Die Bezugsziffern A1 bis A10 bezeichnen Eingangs- und Ausgangssignale dieser Schaltelemente, A1 ist das vorab geteilte Signal, das von dem Frequenzteiler 32 ausgegeben worden ist.
  • Das Addierwerk 58 addiert einen Ein-Bit-Eingang, der an dem Eingangsanschluß A empfangen worden ist, zu den Bits (D1 bis D4), die den ganzzahligen Teil des Frequenzteilungsverhältnisses N repräsentieren, die an den Eingangsanschlüssen B empfangen worden sind.
  • Der Abwärtszähler 60 hat einen Taktgeber CLK, eine Last und Eingangsanschlüsse für die Daten (D1 bis D4) und Ausgangsanschlüsse für die Zählwerte (Q1 bis Q4). Der Takteingangsanschluß empfängt das vorgeteilte Signal A1. Die Dateneingangsanschlüsse empfangen die Summe, welche von dem Addierwerk 58 ausgegeben worden ist, das wiederaufgeladen wird, während das Lasteingangssignal hoch ist.
  • Der Übereinstimmungsdetektor 62 hat Logikschaltungen (nicht sichtbar), die bestimmen, ob der Zählwert, welcher von dem Abwärtszähler 60 ausgegeben worden ist, gleich 2 ist.
  • Die Flip-Flops 64, 66, 68 haben Daten-(D)-Eingangsanschlüsse, Takt-(CLK)-Eingangsanschlüsse und Komplementär-(Q und Q)-Ausgangsanschlüsse. Der D-Eingang wird an den Anstiegsflanken des Takteingangs gehalten und wird das Q-Ausgangssignal. Das Flip-Flop 64 hat auch einen vorab eingestellten Eingangsanschluß, der den Bruchteil (Bit D0) des Frequenzteilungsverhältnisses empfängt. Wenn der vorab eingestellte Eingang aktiv ist (D0 = 1) wird der Q-Ausgang des Flip-Flop 64 (A3) hochgehalten und der Q-Ausgang (A4) wird niedrig gehalten.
  • Der Wähler 72 wählt den Q-Ausgang des Flip-Flops 66 (A5) oder des Flip-Flops 68 (A7) als das interne Rückkopplungssignal (A10). Die Wahl erfolgt gemäß den Signalen A3 und A4 vom Flip-Flop 64.
  • Für den Impulsverteiler 80 sind verschiedene interne Strukturen möglich. 3B zeigt ein Beispiel mit einem 2-Bit-Aufwärtszähler 81 und einer Verzögerungsschaltung 82, die beide das interne Rückkopplungssignal A10 empfangen und einem Vierleitungsdekoder 83, der den Zählwert (m), welcher vom Aufwärtszähler 81 ausgegeben worden ist, und das verzögerte interne Rückkopplungssignal (A10'), das von der Verzögerungsschaltung 82 ausgegeben worden ist, dekodiert, um die vier Rückkopplungssignale fv1, fv2, fv3, fv4 zu erzeugen. Die Verzögerungsschaltung 82 hat eine feststehende Ausbreitungsverzögerung gleich oder größer als die Ausbreitungsverzögerung des Aufwärtszählers 81. Der Dekoder 83 treibt fv1 hoch, wenn A10' hoch ist und m gleich '01' ist, treibt fv2 hoch, wenn A10' hoch ist und m gleich '10' ist, treibt fv3 hoch, wenn A10' hoch ist und m gleich '11' ist und treibt fv4 hoch, wenn A10' hoch ist und m gleich '00' ist.
  • Als nächstes wird die Funktionsweise der zweiten Ausführungsform beschrieben.
  • Wenn die gewünschte Ausgangsfrequenz geändert wird, setzt die Steuereinheit ein neues Frequenzteilungsverhältnis N/2 im programierbaren Frequenzteiler 34. Um ein Frequenzteilungsverhältnis N/2 von beispielsweise 11/2 zu erhalten, setzt die Steuerein heit die Bits D0 bis D4 in der 3 auf den binären Wert '01010' (der Nullwert des Bits D0 bezeichnet einen Bruchwert von 1/2).
  • 4 veranschaulicht die darauffolgende Funktionsweise des programmierbaren Frequenzteilers 34, indem sie die Signalformen der Signale A1 bis A10 und fv1 bis fv4 und den Zählwert (n) im Abwärtszähler 60 zeigt. Jedesmal wenn n Zwei erreicht, geht das Detektorausgangssignal A2 hoch, kippen die Flip-Flop-Ausgangssignale A3 und A4; dann geht das Flip-Flop-Ausgangssignal A5 hoch, lädt den Wert Fünf, wenn A3 hoch ist oder Sechs, wenn A3 niedrig ist, in den Abwärtszähler 60. Während einer Verzögerung (nicht sichtbar) vom Anstieg von A1 bis zu den Anstiegs- und abfallenden Flanken von A5 erscheint der geladene Wert in dem Abwärtszähler 60 für beinahe zwei komplette A1-Zyklen. Der Zählwert (n) folgt somit einem Wiederholungsmuster mit einer Länge von elf A1-Zyklen (n = 5, 5, 4, 3, 2, 6, 6, 5, 4, 3, 2, ...).
  • Das invertierte Signal A6 wird gegenüber A1 um einen halben Zyklus verzögert, so dass das Ausgangssignal A7 des Flip-Flops 68 gegenüber A5 um einen halben einen A1-Zyklus verzögert ist. Infolge der Funktion der NAND-Gatter 74 und 76 erscheinen niedrige Impulse im Signal A6, wenn A3 und A5 beide hoch sind, und im Signal A9, wenn A4 und A7 beide hoch sind. Diese niedrigen Impulse werden durch NAND-Gatter 78 als hohe Impulse in dem internen Rückkopplungssignal A10 kombiniert, das in regelmäßigen Intervallen gleich Fünf und Einhalb auf (11/2) A1-Zyklen hoch geht. Die A10-Impulse werden durch den Impulsverteiler 80 mit einer leichten Ausbreitungsverzögerung zyklisch auf die Rückkopplungssignale fv1, fv2, fv3, fv4 verteilt.
  • 5 veranschaulicht die Funktionsweise des programmierbaren Frequenzteilers 34, wenn die eingegebenen Datenbits (D0 bis D4) '11010' sind, was einem Frequenzteilungsverhältnis von 10/2 entspricht. Da D0 gleich '1' ist (was einen Bruchwert von 0 bezeichnet), wird A3 hoch gehalten, A4 wird niedrig gehalten, der Abwärtszähler 60 wird immer mit dem Wert (Fünf) der Bits D1 bis D4 geladen und das Signal A5 wird immer als dasjenige gewählt, welches als das interne Rückkopplungssignal A10 ausgegeben wird, welches in regelmäßigen Intervallen von 5 (10/2) A1-Zyklen hoch geht. Die A10-Impulse werden wie in 4 auf die Rückkopplungssignale fv1, fv2, fv3, fv4 verteilt.
  • Das vorab geteilte Signal A1 hat eine Frequenz von fo/2. Das interne Rückkopplungssignal A10 hat eine Frequenz fo/N (fo/2) geteilt durch N/2. Die Frequenz jedes der Rückkopplungssignale fv1, fv2, fv3 und fv4 ist fo/(4N).
  • 6A veranschaulicht die Funktionsweise des Synthesizers, wenn die gewünschte Ausgangsfrequenz fo erhöht wird. Die Steuereinheit setzt ein neues Frequenzteilungsverhältnis (N/2), aktiviert die Verzögerungsschaltungen 52, 54, 56, so dass alle vier Referenzsignale erzeugt werden, schließt die Gatterschaltungen 36, 38, 40, 42 und deaktiviert die Phasendetektoren 44, 46, 48, 50, so dass die Fehlersignale alle in dem hohen Impedanzzustand sind. Zum Zeitpunkt T1 lädt synchron mit der Anstiegsflanke des ersten Referenzsignals fr1 die Steuereinheit dem programmierbaren Frequenzteiler 34 erneut, öffnet die erste Gatterschaltung 36 und aktiviert den ersten Phasendetektor 44. Der Abwärtszähler 60 in dem programmierbaren Frequenzteiler 34 beginnt zu diesem Zeitpunkt das Abwärtszählen.
  • Zum Zeitpunkt T2, öffnet synchron mit der folgenden Anstiegsflanke des zweiten Referenzsignals fr2 die Steuereinheit die zweite Gateschaltung 38 und aktiviert den zweiten Phasendetektor 46. Zum Zeitpunkt T3 öffnet synchron mit der folgenden Anstiegsflanke des dritten Referenzsignals fr3 die Steuereinheit die dritte Gatterschaltung 40 und aktiviert den dritten Phasendetektor 48. Zum Zeitpunkt T4 öffnet synchron mit der folgenden Anstiegsflanke des vierten Referenzsignals fr4 die Steuereinheit die vierte Gatterschaltung 42 und aktiviert den vierten Phasendetektor 50.
  • Das Intervall (Tref) vom Zeitpunkt T1 bis zum Zeitpunkt T5 entspricht einem Zyklus des Referenzsignals fr, welches vom Referenzoszillator 6 ausgegeben worden ist. Die Referenzsignale fr1, fr2 , fr3 und fr4 sind zueinander um ein Viertel des Zyklus (Tref/4) versetzt, d. h. um die Phasenwinkel π/2. Während jedes fr-Zyklus treten vier Anstiegsflanken der verschiedenen Referenzsignale auf.
  • Zum Zeitpunkt T5 detektiert der erste Phasendetektor 44, dass das erste Rückkopplungssignal fv1 gegenüber dem ersten Referenzsignal fr1 nachläuft und beginnt ein positives Fehlersignal Ce1 auszugeben. Zum Zeitpunkt T6 detektiert der zweite Phasendetektor 46, dass das zweite Rückkopplungssignal fv2 gegenüber dem zweiten Referenzsignal fr3 fr2 nacheilt und beginnt ein positives Fehlersignal Ce2 auszugeben. Zum Zeitpunkt T7 detektiert der dritte Phasendetektor 48, dass das dritte Rückkopplungssignal fv3 gegenüber dem dritten Referenzsignal fr3 nacheilt und beginnt ein positives Fehlersignal Ce3 auszugeben. Zum Zeitpunkt T8 detektiert der vierte Phasendetektor 50, dass das vierte Rückkopplungssignal fv4 gegenüber dem vierten Referenzsignal fr4 nacheilt und beginnt ein positives Fehlersignal Ce4 auszugeben.
  • In Abhängigkeit von den zeitlichen Beziehungen zwischen den Anstiegsflanken der Referenzsignale und der Rückkopplungssignale werden diese positiven Fehlersignale danach kontinuierlich intermittierend ausgegeben. Zusammen vergleichen die vier Phasendetektoren die Rückkopplungssignale und die Referenzsignale viermal während jedes Zyklus des Referenzsignals fr, welches vom Referenzoszillator 6 ausgegeben worden ist, unterschiedliche Phasendetektoren machen Vergleiche zu unterschiedlichen Zeitpunkten. Während der frühen Stufen der Synchronisationseinstellung ist das kombinierte Fehlersignal Ce fortlaufend positiv und groß, führt zu einem schnellen Ansteigen der Ausgangsfrequenz fo.
  • Die Phasendetektoren 44, 46, 48 und 50 erzeugen auch Signale (nicht sichtbar), die anzeigen, wenn der synchronisierte Zustand erreicht ist. Wenn die Synchronisation erreicht ist, schließt die Steuereinheit die Gatterschaltungen 36, 38 und 40, deaktiviert die Phasendetektoren 46, 48, 50 und deaktiviert die Verzögerungsschaltungen 52, 54, 56. Die zweiten, dritten und vierten Fehlersignale Ce2, Ce3 und Ce4 werden in dem hohen Impedanzzustand gehalten. Der synchronisierte Zustand wird dann unter Steuerung des ersten Fehlersignals Ce1, welches durch den ersten Phasendetektor 44 erzeugt worden ist, aufrechterhalten, der damit fortfährt, das erste Rückkopplungssignal fv1 mit dem ersten Referenzsignal fr1 zu vergleichen.
  • 6B veranschaulicht die Funktionsweise, wenn das Frequenzteilungsverhältnis gesenkt wird. Beginnend mit den Anfangsimpulsen der vier Rückkopplungssignale fv1, fv2, fv3 und fv4 werden negative Fehlersignale Ce1, Ce2, Ce3 und Ce4 erzeugt. Das kombinierte Fehlersignal Ce hat einen großen negativen Wert, der bewirkt, dass die ausgegebene Frequenz fo schnell gesenkt wird, bis der synchronisierte Zustand erreicht ist.
  • Im synchronisierten Zustand ist die Rückkopplungsfrequenz fo/(4 N) gleich der Referenzfrequenz fr und die Ausgangsfrequenz fo ist gleich 4 N × fr.
  • Durch die Verwendung von vier Referenzsignalen, vier Rückkopplungssignalen und vier Fehlersignalen kann die zweite Ausführungsform die Synchronisierzeit des PLL stark verringern.
  • Durch die Erzielung von allen vier Rückkopplungssignalen vom gleichen programmierbaren Frequenzteiler 34 wird bei der zweiten Ausführungsform verglichen mit einem PLL, der vier programmierbare Frequenzteiler verwendet, das notwendige Ausmaß an Hardware verringert.
  • Durch Staffelung des Öffnens der Gatterschaltungen 36, 38, 40 und 42 wird bei der zweiten Ausführungsform ermöglicht, dass die vier Phasendetektoren 44, 46, 48 und 50 in ähnlichen Phasenbeziehungen zu ihren jeweiligen Referenzsignalen fr1, fr2 , fr3 und fr4 beginnen zu arbeiten, so dass alle Phasendetektoren positive Fehlersignale oder alle negative Fehlersignale erzeugen.
  • Durch Vorabteilung des VCO-Ausgangssignals fo vor dem Eingeben in dem programmierbaren Frequenzteiler 34 wird bei der zweiten Ausführungsform der Stromverbrauch des programmierbaren Frequenzteilers 34 verringert. Insbesondere wird der Stromverbrauch des Abwärtszählers 60 verringert.
  • Ähnlich setzt die Ausführungsform den VCO in die Lage, eine Frequenz auszugeben, die das zweifache der maximalen Betriebsfrequenz des programmierbaren Frequenzteilers 34 ist.
  • Durch Verwenden eines programmierbaren Frequenzteilers 34 mit der Möglichkeit, die Frequenz durch halbierte ganzzahlige Verhältnisse (N/2) zu teilen, erhöht die zweite Ausführungsform die Anzahl der Ausgangsfrequenzen, welche erzeugt werden können.
  • In der vorstehend beschriebenen Ausführungsform sind die zur Verfügung stehenden Ausgangsfrequenzen ganzzahlige Vielfache des Vierfachen der Referenzfrequenz (4 N × fr). Die zweite Ausführungsform kann jedoch wie folgt modifiziert werden, um beliebige ganzzahlige Vielfache der Referenzfrequenz zu erhalten.
  • Wenn das Datenbit D0 geeignet manipuliert wird, kann der programmierbare Frequenzteiler 34 in die Lage versetzt werden, zwischen der in der 4 gezeigten Funktionsweise und der in der 5 gezeigten Funktionsweise abwechselnd zu arbeiten. Wenn beispielsweise das Bit D0 so manipuliert wird, dass der Abwärtszähler 60 in einem von allen acht Zählzyklen mit einem Wert von 6 wieder geladen wird und in den anderen sieben Zählzyklen mit einem Wert von 5 geladen wird, wird ein Gesamtzählzyklus mit einer Länge von Einundvierzig A1-Perioden oder Zweiundachzig fo-Perioden erhalten. Während dieses Gesamtzyklus erscheinen in jedem der vier Rückkopplungssignale zwei Impulse, die jedem Rückkopplungssignal eine Frequenz von fo/41 verleihen. Die Rückkopplungsfrequenzen von fo/42 bis fo/47 können durch Wiederaufladen des Abwärtszählers 60 mit einem Wert von sechs in zwei bis sieben von jeweils acht Zählzyklen erzielt werden. Die Rückkopplungsfrequenzen fo/M, wobei M irgendeine positive ganze Zahl ist, sind auf ähnliche Art und Weise erzielbar.
  • Die notwendigen Manipulationen können durch die Steuereinheit durchgeführt werden, aber werden vorzugsweise in dem programmierbaren Frequenzteiler 34 selbst durch eine zusätzliche Schaltung durchgeführt, die beispielsweise das Bit D0 und den Ausgang (m) des Zweibit-Aufwärtszählers 81 in der 3B verwendet, um den A-Eingang am Addierwerk 58 und die Eingänge am Wähler 72 zu manipulieren, die das Flip-Flop 64 aus 3A ersetzen. Die erforderlichen Schaltungsmodifikationen können auf verschiedene Arten und Weisen durchgeführt werden, eine detaillierte Beschreibung derselben wird weggelassen.
  • 7 zeigt eine Variation des programmierbaren Frequenzteilers 34, bei der die Bits D1 bis D4 direkt dem Abwärtszähler 60 zugeführt werden. Der Übereinstimmungsdetektor 62, die Flip-Flops 66 und 68, der Inverter 70, der Wähler 72 und der Impulsverteiler 80 sind den in der 3A gezeigten entsprechenden Elementen identisch und sind auf die gleiche An und Weise miteinander verbunden. Zusätzliche Flip-Flops 84 und 86 und ein zusätzlicher Wähler 88 sind ebenfalls vorgesehen. Der Q-Ausgangsanschluß des Flip-Flops 66 ist an den D-Eingangsanschluß des Flip-Flops 84 angeschlossen, dessen Ausgang an den Takteingangsanschluß des Flip-Flops 86 gekoppelt ist. Das Bit D0 wird an dem Vorabeinstelleingangsanschluß des Flip-Flops 86 angelegt. Der Q-Ausgang des Flip-Flops 86 ist an den D-Eingang des Flip-Flops 86 gekoppelt, was bewirkt, dass das Flip-Flop 86 als ein Kipp-Flip-Flop arbeitet.
  • Der Wähler 88 wählt den Q-Ausgang (A11) des Flip-Flops 66 oder den Q-Ausgang (A12) des Flip-Flops 84 gemäß dem Q-Ausgang (A13) und dem Q-Ausgang des Flip-Flops 86. Das gewählte Signal A14 wird der Lastsignaleingang am Abwärtszähler 60. Das Wiederaufladen erfolgt während A14 niedrig ist. Der Wähler 72 verwendet die Ausgänge des Flip-Flops 86, um den Q-Ausgang (A5) des Flip-Flops 66 oder den Q-Ausgang (A7) des Flip-Flops 68 als das mittlere Rückkopplungssignal A10 zu wählen.
  • Diese Variation arbeitet wie in der 8 dargestellt, die den Fall zeigt, bei dem das Bit D0 niedrig ist und 9 zeigt den Fall, bei dem das Bit D0 hoch ist. Eine detaillierte Beschreibung der Funktionsweisen wird weggelassen, da diese ähnlich wie die in den 4 und 5 gezeigten Funktionsweisen sind. Wie die Schaltung gemäß 3A erzeugt die Schaltung gemäß 7 ein internes Rückkopplungssignal A10 mit einer Frequenz von fo/N und die Rückkopplungssignale fv1, fv2, fv3 und fv4 mit den Frequenzen fo/(4 N). Diese Schaltung kann auch so modifiziert werden, dass sie Rückkopp lungssignale fv1, fv2, fv3 und fv4 mit Frequenzen fo/M erzeugt, wobei M eine beliebige ganze Zahl ist, und zwar durch eine geeignete Steuerung der Eingänge der Wähler 72 und 88.
  • Nebenbei gesagt erzeugt die Ausbreitungsverzögerung des Inverters 70 in den Schaltungen der beiden 3A und 7 in dem internen Rückkopplungssignal A10 ein leichtes Zittern, wenn das Bit D0 niedrig ist. Die Analyse des Erfinders hat jedoch gezeigt, dass, wenn die Ausbreitungsverzögerung des Inverters 70 nicht Einhundert Nanosekunden (100 ns) übersteigt, das Zittern vernachlässigbar ist.
  • In einer weiteren Variation der Ausführungsform ist der Frequenzteiler 32 weggelassen worden, wodurch es möglich wird, die Referenzfrequenz zu verdoppeln, um die Synchronisierzeit zu verkürzen.
  • Bei den vorstehend beschriebenen Ausführungsformen wird die Synchronisierzeit reduziert, ohne dass der Stromverbrauch im synchronisierten Zustand erhöht wird, oder der Stromverbrauch wird reduziert, ohne dass die Synchronisierzeit verlängert wird.
  • Mehrere Variationen dieser Ausführungsformen sind angegeben worden, aber für den Fachmann ist klar zu ersehen, dass weitere Variationen innerhalb des Umfangs der Erfindung wie beansprucht denkbar sind.

Claims (9)

  1. PLL-Frequenzsynthesizer, der ein Ausgangssignal erzeugt, welches mit einem Referenzsignal phasensynchronisiert ist, mit: einem Frequenzteiler (34), der ein Rückkopplungssignal durch Teilen des Ausgangssignals in einem Frequenzteilungsverhältnis N und/oder N + ½ erzeugt; einem ersten Phasendetektor (44), der die Phase des Rückkopplungssignals und die Phase des Referenzsignals zu einem ersten Zeitpunkt vergleicht und ein erstes Fehlersignal erzeugt; einem zweiten Phasendetektor (46), der die Phase des Rückkopplungssignals und die Phase des Referenzsignals zu einem zweiten Zeitpunkt vergleicht und ein zweites Fehlersignal erzeugt; und einem spannungsgesteuerten Oszillator (8), der das Ausgangssignal gemäß dem ersten Fehlersignal und dem zweiten Fehlersignal erzeugt, dadurch gekennzeichnet, dass der spannungsgesteuerte Oszillator (8) das Ausgangssignal in Übereinstimmung sowohl mit dem ersten Fehlersignal als auch dem zweiten Fehlersignal solange erzeugt, bis das Ausgangssignal eine gewünschte Frequenz erreicht, dann das Ausgangssignal gemäß dem ersten Fehlersignal erzeugt.
  2. PLL-Frequenzsynthesizer nach Anspruch 1, wobei N eine beliebige ganze Zahl ist.
  3. PLL-Frequenzsynthesizer nach Anspruch 1, wobei der Frequenzteiler (34) programmierbar ist.
  4. PLL-Frequenzsynthesizer nach Anspruch 1, wobei: das Referenzsignal Zyklen hat; der erste Phasendetektor (44) das Rückkopplungssignal mit dem Referenzsignal zu dem ersten Zeitpunkt in jedem der Zyklen des Referenzsignals vergleicht; und der zweite Phasendetektor (46) das Rückkopplungssignal mit dem Referenzsignal an dem zweiten Zeitpunkt jedes dieser Zyklen des Referenzsignals vergleicht.
  5. PLL-Frequenzsynthesizer nach Anspruch 1, wobei das Rückkopplungssignal Impulse hat, und der Frequenzteiler (34) einen Impulsverteiler (80) hat, der die unterschiedlichen Impulse des Rückkopplungssignals auf den ersten Phasendetektor (44) und den zweiten Phasendetektor (46) verteilt.
  6. PLL-Frequenzsynthesizer nach Anspruch 1, weiterhin mit einem Vorteiler (32) der zwischen den spannungsgesteuerten Oszillator (8) und den Frequenzteiler (34) gekoppelt ist, und der das Ausgangssignal in einem feststehenden Frequenzteilungsverhältnis teilt.
  7. PLL-Frequenzsynthesizer nach Anspruch 6, wobei das feststehende Frequenzteilungsverhältnis gleich zwei ist.
  8. PIL-Frequenzsynthesizer nach Anspruch 1, weiterhin mit: einer ersten Gate-Schaltung (36) die zwischen den Frequenzteiler (34) und den ersten Phasendetektor (44) gekoppelt ist, welche die Zufuhr des Rückkopplungssignals zu dem ersten Phasendetektor synchron mit dem ersten Zeitpunkt in einem ersten Zyklus des Referenzsignals initiiert; und einer zweiten Gate-Schaltung (38), die zwischen den Frequenzteiler (34) und den zweiten Phasendetektor (46) gekoppelt ist, welche die Zufuhr des Rückkopplungssignals zu dem zweiten Phasendetektor synchron mit dem zweiten Zeitpunkt in dem ersten Zyklus des Referenzsignals initiiert.
  9. PLL-Frequenzsynthesizer nach Anspruch 8, wobei die zweite Gate-Schaltung (38) das Zuführen des Rückkopplungssignals zum zweiten Phasendetektor (46) stoppt, wenn das Rückkopplungssignal mit dem Referenzsignal in Frequenz und Phase synchronisiert ist.
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