DE10010947A1 - Takt- und Datenregenerator für unterschiedliche Datenraten - Google Patents

Takt- und Datenregenerator für unterschiedliche Datenraten

Info

Publication number
DE10010947A1
DE10010947A1 DE10010947A DE10010947A DE10010947A1 DE 10010947 A1 DE10010947 A1 DE 10010947A1 DE 10010947 A DE10010947 A DE 10010947A DE 10010947 A DE10010947 A DE 10010947A DE 10010947 A1 DE10010947 A1 DE 10010947A1
Authority
DE
Germany
Prior art keywords
clock
signal
data
frequency
frequency divider
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE10010947A
Other languages
English (en)
Inventor
Bernd Stilling
Joerg Sommer
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Priority to DE10010947A priority Critical patent/DE10010947A1/de
Priority to PCT/DE2001/000847 priority patent/WO2001067611A1/de
Priority to US09/979,609 priority patent/US20030020548A1/en
Priority to AU46368/01A priority patent/AU4636801A/en
Publication of DE10010947A1 publication Critical patent/DE10010947A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/113—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using frequency discriminator
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0262—Arrangements for detecting the data rate of an incoming signal

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Power Engineering (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

Der Takt- und Datenregenerator besteht aus einem Regelkreis, zu dessen Steuerung ein Phasendiskriminator (PD) und zwei Frequenzdiskriminatoren (FD1, FD2) verwendet werden. Der erste Frequenzdiskriminator (FD1) vergrößert in bekannter Weise den Fangbereich des Regelkreises. Der zweite Frequenzdiskriminator (FD2) ermittelt das Verhältnis der Bitraten des sebst erzeugten Taktsignals (TS) und des Datensignals (DSF). Er stellt entsprechend den Schleifen-Frequenzteiler (6) ein und liefert eine Regelspannung zum Einstellen des Oszillators (5) bis der erste Frequenzdiskriminator (FD1) diese Funktion übernehmen kann.

Description

Die Erfindung betrifft einen Takt- und Datenregenerator für unterschiedliche Datenraten mit einer Phasen- und Frequenz­ regeleinrichtung nach dem Oberbegriff des Patentanspruchs 1.
Phasenregelkreise, kurz als PLL bezeichnet, werden verwendet, um aus einem empfangenen binären Signal das Taktsignal wie­ derzugewinnen und mit Hilfe dieses Taktsignals ein regene­ riertes Datensignal zu erhalten.
Bei einer Taktregenerationseinrichtung wählt man eine kleine Bandbreite der Regelschleife, damit die Frequenz und Phase auch im Falle einer langen Folge von Nullen oder Einsen kon­ stant bleibt. Ein stabiler Phasenregelkreis weist jedoch ei­ nen sehr engen Fangbereich auf. Das bedeutet, daß die Takt­ rückgewinnung nur in einem sehr schmalen Frequenzbereich - also im wesentlichen nur für eine ganz bestimmte Bitrate - arbeitet.
In "Frequency Detectors for PLL Acquisition in Timing and Carrier Recovery" von David G. Messerschmitt, IEEE Transac­ tion Communication, Vol. COM-27, pp. 1288-1295, September 1979 ist ein Phasenregelkreis (PLL) beschrieben, der einen Phasen- und einen Frequenzdiskriminator aufweist. Mit Hilfe des Frequenzdiskriminators erfolgt zunächst eine grobe Ein­ stellung der Oszillatorfrequenz, die Phase zwischen dem er­ zeugten Taktsignal und dem Datensignal wird dann über den Phasenregelkreis konstant gehalten. In der Praxis weisen diese Phasenregelkreise einen Fangbereich von ca. +/-30% der Datensignalfrequenz (Bitrate) auf.
Soll die Taktregeneration für unterschiedliche Datenraten verwendet werden, so reicht der Fangbereich der PLL häufig nicht aus.
Aus der Offenlegungsschrift DE 197 04 299 A1 ist eine Vor­ richtung zur Gewinnung eines Taktsignals aus einem Datensi­ gnal mit einer Bitratenerkennungseinrichtung für das empfan­ genen Datensignals bekannt. Der Bitratenerkennungseinrichtung werden verschiedene Referenzsignale zugeführt, die einen Ver­ gleich der Flankendichten des empfangenen Datensignals und der Referenzsignale ermöglichen. Das Ergebnis dieses Ver­ gleichs wird dazu benutzt, einen Frequenzteiler im Rückkopp­ lungsweg so einzustellen, daß die Phasenregelung erfolgreich wirksam wird. Diese Vorrichtung ist besonders für wenige emp­ fangsseitig bekannte Bitraten geeignet.
Aufgabe der Erfindung ist es, einen Takt- und Datenregenera­ tor anzugeben, der lückenlos bei unterschiedliche Bitraten des Datensignals zuverlässig arbeitet. Dieser soll so weiter­ gebildet werden, daß auch unterschiedlich codierte Datensi­ gnale verarbeitet werden können.
Diese Aufgabe wird durch einen Takt- und Datenregenerator nach Anspruch 1 gelöst.
Vorteilhafte Weiterbildungen der Erfindung sind in den Un­ teransprüchen gegeben.
Ein besonderer Vorteil liegt in der universellen Einsetzbar­ keit und des Regenerators durch seinen großen Arbeitsbereich. Ein Referenztakt ist im allgemeinen nicht erforderlich, kann jedoch verwendet werden, um eine Voreinstellung des Frequenz­ teilers zu ermöglichen.
Der wesentliche Vorteil wird durch einen weiteren Frequenz­ diskriminator erzielt, der einen in der Rückkopplungsschleife des Regelkreises angeordneten Frequenzteiler einstellt und eine aus der Oszillatorfrequenz gewonnene Vergleichsfrequenz soweit verstellt, daß sie in den Fangbereich des ersten Fre­ quenzdiskriminators gelangt.
Bei einer einfacheren Ausführung wird der Frequenzteiler schrittweise verstellt, während bei schneller arbeitenden Ausführungen aufgrund der Meßergebnisse des weiteren Fre­ quenzdiskriminators der Teiler direkt voreingestellt werden kann. Beide Frequenzdiskriminatoren können selbstverständlich schaltungsmäßig zusammengefaßt werden.
Die Erfindung wird anhand von Ausführungsbeispielen näher er­ läutert.
Fig. 1 zeigt den erfindungsgemäßen Takt- und Datenregenera­ tors,
Fig. 2 zeigt eine Variante des Takt- und Datenregenerators,
Fig. 3 zeigt ein Ausführungsbeispiel des zweiten Frequenz­ diskriminators und
Fig. 4 zeigt Steuerkennlinien der Diskriminatoren.
Fig. 5 zeigt ein Ausführungsbeispiel des ersten Frequenzdis­ kriminators,
Fig. 6 zeigt ein Zeitdiagramm und
Fig. 7 zeigt die logische Struktur einer Auswertelogik.
Fig. 1 zeigt das Prinzipschaltbild des erfindungsgemäßen Re­ generators, der eine Frequenzregelung und eine Phasenregelung aufweist. Der Phasenregelkreis (PLL) wird aus einem Phasen­ diskriminator PD, einem Schleifenfilter (Loop-Filter), einem steuerbaren Oszillator 5 und einem Frequenzteiler 6 gebildet, der ein Taktsignal TS erzeugt, das auf einen zweiten Eingang des Phasendiskriminators PD rückgekoppelt ist. Als Referenz­ signal wird das Datensignal DSF verwendet. Dies kann das am Signaleingang 1 empfangene Datensignal DS oder ein aus diesem Signal in einer Signalaufbereitung 9 abgeleitetes Datensignal DSF sein. Die Signalaufbereitung setzt jede Flanke des Daten­ signals beispielsweise in eine positive Flanke um. Dies kann dann zweckmäßig sein, wenn das empfangene Datensignal ein NRZ-Signal (non return to zero) ist und nicht die gewünschte Grundwelle aufweist.
Die Frequenzregelung erfolgt jeweils mit Hilfe eines ersten Frequenzdiskriminators FD1 und eines zweiten Frequenzdiskri­ minators FD2, denen das am Ausgang des Frequenzteilers abge­ gebenen Taktsignals TS ebenfalls zugeführt wird. Das empfan­ gene Datensignal wird außerdem einem Entscheider 7 zugeführt, der es mit dem Taktsignal abtastet und als regeneriertes Da­ tensignal DSR am Datenausgang 10 abgibt. Das Taktsignal steht an einem Taktsignalausgang 8 zur Verfügung.
Außerdem ist eine Steuerung 11 vorgesehen, die eine Neusyn­ chronisierung steuert. Über sie wird der Frequenzteiler 6 so umgeschaltet, daß die Sollfrequenz des Taktsignals durch den Ziehbereich des steuerbaren Oszillators erreicht werden kann
Die Funktion des Takt- und Datenregenerators soll jedoch zu­ nächst anhand einer in Fig. 2 dargestellten Variante erläu­ tert werden. Diese weist einen dritten Frequenzdisikriminator FD3 auf, dem ein externes Referenzsignal KF zugeführt wird. Der Frequenzdiskriminator FD3 zählt separat die Anzahl der Flanken des Datensignals DS und die des Referenzsignals KF innerhalb eines vorgegebenen Zeitraumes. Zweckmäßig ist es, wenn vorher die Oszillatorfrequenz etwa in die Mitte des Ziehbereichs gestellt worden ist. Die Steuerung ermittelt aus den Flankendichten die Bitrate des Datensignals und stellt zunächst bei dem Frequenzteiler 6 ein Teilverhältnis ein, bei dem der zweite Frequenzdiskriminator FD2 die Sollfrequenz des Oszillators zumindest grob einstellen kann. Der zweite Fre­ quenzdiskriminator FD2 liefert, da nach der Frequenzteiler­ einstellung in der Regel noch größere Frequenzunterschiede zwischen Referenzsignal und Taktsignal bestehen, ein Regel­ signal RF2 an das Schleifenfilter 4, das für eine weitere An­ gleichung sorgt. Dieser Frequenzdiskriminator hat den Vorteil eines sehr großen Arbeitsbereiches; er kann aber bei einem unbekannten Übertragungscodes und damit bei unbekannter Auf­ trittswahrscheinlichkeit für eine Datenflanke eine unzurei­ chende Genauigkeit aufweisen. Da er sein Regelsignal auf dieselbe Weise ermittelt wie der dritte Frequenzdiskriminator FD3 die Bitrate des Datensignals, kann er auch dessen Aufgabe mit übernehmen.
Die Frequenzdiskriminatoren FD3, FD2 sorgen dafür, daß der Takt- und Datenregenerator bei den unterschiedlichsten Bitra­ ten des Datensignals zuverlässig arbeiten kann.
Die Funktion des zweiten bzw. dritten Frequenzdiskriminators soll nun genauer erläutert werden. In Fig. 3 ist das Block­ schaltbild dargestellt. Es enthält einen ersten Zähler 13, dessen Takteingang die Datensignalflanken (jeweils ein Impuls je positiver und negativer Flanke eines NRZ-Signals) zuge­ führt werden und einen zweiten Zähler 14, der jeweils bei ei­ ner positiven Flanke des Taktsignals TS zählt (diesen Zählern können auch weitere Zähler vorgeschaltet sein, so daß nur jede n-te Flanke gezählt wird). Am Ende einer Zählperiode werden die Ergebnisse in einem Subtrahierer 16 voneinander subtrahiert um ein vom Frequenzunterschied ΔB abhängiges Re­ gelkriterium zu erhalten. Anschließend werden die Zähler durch einen Setzimpuls SET zurückgestellt. Ein Multiplizierer 15 (der einem der Zähler nachgeschaltet ist, kann als Kor­ rekturglied das Zählergebnis des Signalflankenzählers gering­ fügig korrigieren. Bei stochastischen NRZ-Daten beträgt die Auftrittswahrscheinlichkeit für eine Datenflanke 0,5 je Bit. Durch Differenzbildung der Zählwerte der Datenflanken und der positiven Taktflanken kann vom zweiten Frequenzdiskriminator ein Regelkriterium RF2 = 2ZD - ZTS gewonnen werden.
Ebenfalls unter der Voraussetzung, daß die Auftrittswahr­ scheinlichkeit einer Datenflanke 0,5 beträgt, ergibt sich die Bitrate Bs = 2Zn/T, wobei T die Meßzeit ist.
Der Meßfehler ist hierbei von der Anzahl der gemessenen Bits, bzw. der Meßzeit abhängig. Außerdem ist die Auftrittswahr­ scheinlichkeit für eine Datenflanke nur bei stochastischen NRZ-codierten Daten exakt 0,5. Bei den üblichen Übertragungscodes liegt der Erwartungswert für das Auftreten eines Schrittumschlags jedoch zwischen 0,5 und 0,625 beim CMI-Code je Bit, so daß es einen vom Code abhängigen systematischen Meßfehler SF geben kann. In Fig. 4, oben sind Kennlinien für verschiedene Codes eingezeichnet. Bei der durchgezogenen Kennlinie ist der systematische Meßfehler SF des Regelsignals eingezeichnet. Geht man von einem mittleren Erwartungswert von 0,5625 aus, dann liegt der Fehler etwas über 10%. Es ver­ bleibt bei der Frequenzregelung durch den zweiten Frequenz­ diskriminator also genügend Sicherheit, um den Fangbereich von +/-30% der Datenrate des ersten Frequenzdiskriminators zu erreichen. Entsprechendes gilt für die Teilereinstellung durch den dritten Frequenzdiskriminator.
Von der Steuerung 11 kann das Zählergebnis aufgrund einer ge­ speicherten Tabelle 18 zur Einstellung des Frequenzteilers der Regelschleife verwendet werden.
Für den zweiten und dritten Frequenzdiskriminator sind natür­ lich auch andere Ausführungsformen, auch analoge möglich.
Der Ziehbereich des Oszillators und die Einstellstufen des Frequenzteilers müssen aufeinander abgestimmt sein. Die Os­ zillatorfrequenz muß sich stets soweit verändern lassen, daß der zweite Frequenzdiskriminator FD2 zur groben Frequenzrege­ lung ausreicht, bis anschließend der erste Frequenzdiskrimi­ nator FD1 die Frequenz-Feineinstellung übernehmen kann. Ist der Oszillator über beispielsweise eine Oktave durchstimmbar, so kann ein in binären Stufenumschaltbarer Frequenzteiler eingesetzt werden. Es ist eine Frage der Ausführungsform und Dimensionierung, ob die Ausgangssignale der Frequenzdiskrimi­ natoren abgeschaltet werden.
Nach der Frequenz-Grobeinstellung durch das Frequenz-Regel­ signal RF2 liefert der erste Frequenzdiskriminator FD1 ein Regelsignal RF1 für eine weitere Annäherung der Frequenzen von Datensignal und Taktsignal bis der Fangbereich des Phasendiskriminators PD erreicht ist. Der erste Frequenzdiskri­ minator FD1 führt hierzu einen Vergleich zwischen Referenzsi­ gnal (Datensignal) und dem vom Oszillator abgeleiteten Ver­ gleichssignal, dem Taktsignal TS, durch und gibt üblicher­ weise eine dem Frequenzunterschied ΔB proportionale Fre­ quenz-Regelspannung RF1 ab.
Ein geeigneter Frequenzdiskriminator ist aus "A Phase-Locked Loop With Digital Frequency Comparator for Timing Signal Re­ covery", National Telecommunication Conf. Rec., paper 14.4, 1979, pages 237-241, J. A. Afonso, A. J. Ouiterio, and D. S. Arantes bekannt und in Fig. 2 dieser Literaturstelle darge­ stellt, der zwei Eingangs-D-Kippstufen enthält, deren Daten- Eingängen ein Taktsignal bzw. ein um 90° verschobenes Taktsi­ gnal zugeführt ist. Durch die Taktsignale wird eine Periode des Taktsignals in vier Zeitbereiche unterteilt. Den Taktein­ gängen beider Eingangs-D-Kippstufen wird das Datensignal zu­ geführt (oder von diesem abgeleiteten Taktimpulse DSI). Den Eingangs-D-Kippstufen sind jeweils weitere vom Datensignal getriggerte Kippstufen nachgeschaltet, um einen Vergleich mit den vorherigen Abtastwerten zu ermöglichen und dies in einer Auswertelogik zu bewerten. Durch die Taktsignale werden Zeit­ bereiche definiert. Durchlaufen die Datenflanken verschiedene Zeitbereiche, dann ist ein Frequenzunterschied zwischen dem Taktsignal und dem Datensignal vorhanden. Die Zeitbereiche können natürlich auch durch einen Frequenzteiler definiert werden.
Eine geeignete Schaltungsanordnung für den ersten Frequenz­ diskriminators FD1, die mit dem Taktsignal synchrone Aus­ gangsimpulse liefert, ist in Fig. 5 dargestellt und wird nachfolgend beschrieben. Dieser verwendet ebenfalls zwei Ein­ gangs-Kippstufen 21 und 22, deren Dateneingängen ebenfalls um 90° gegeneinander verschobene Taktsignale TS und TS1 zuge­ führt werden und die ebenfalls von den Flanken DSI eines Da­ tensignals DS getriggert werden. Der ersten Eingangs-Kipp­ stufe 21 sind weitere Kippstufen 23 und 25 und der zweiten Eingangs-Kippstufe 22 sind weitere Kippstufen 24 und 26 nach­ geschaltet, die von dem Taktsignal TS getaktet werden (prin­ zipiell ist auch ein Takten mit dem verzögerten Taktsignal möglich).
Das Zeitdiagramm Fig. 6 zeigt im oberen Teil den Verlauf der Taktsignale TS und TS1 und der Ausgangsspannungen der Ein­ gangs-Kippstufen 21 und 22 für den Fall, daß die Frequenz des Taktsignals kleiner als die Frequenz des Datensignals ist (fTS < fDS); im mittleren Teil, daß die Frequenz des Taktsi­ gnals größer als die Frequenz des Datensignals (fTS < fDS) ist, und im unteren Teil, daß die Frequenzen übereinstimmen und die Phasenregelschleife eingerastet ist (Die Flanken des Datensignals fallen mit denen des Taktsignals TS zusammen, so daß diese Abtastwerte unsicher sind und nicht ausgewertet werden sollten). Die Abtastwerte der Taktsignale, die jeweils angeben in welchen Zeitbereich eine Flanke des Datensignals fällt, werden synchron in die der Kippstufen 23, 25 und 24, 26 übernommen, deren Ausgangssignale an Q3-Q6 dann in der Auswertelogik ausgewertet werden.
Zu ergänzen ist noch, daß in der Schaltungsanordnung in an sich bekannter Weise Laufzeitglieder T1 und T2 vorgesehen sein können, die die Grenzfrequenz der Schaltung erhöhen. Die Auswerteschaltung muß dann entsprechen angepaßt. Durch Ver­ längerung der Schieberegister 211, 23, 25 und 22, 24, 26 kann der erfaßbare Frequenzbereich vergrößert werden.
Up-Impulse Pu werden abgegeben, wenn die Taktfrequenz fTS kleiner als die Datenrate ist und daher vergrößert werden soll (u - up) und die Down-Impulse Pd (d - down) werden dann abgegeben, wenn die Taktfrequenz größer als die Datenrate ist und verkleinert werden soll.
Vereinfacht kann die Funktion der Schaltung so erklärt wer­ den: bei Synchronismus zwischen Taktsignal TS und Datensignal DS ändern sich die abgetasteten logischen Zustände der Taktsignale nicht. Ist die Frequenz des Taktsignals im Vergleich zu der Datenrate zu gering, dann werden, wenn beispielsweise die bereits abgetasteten logischen Zustände der Taktsignale TS und TS1 1 und 0 waren, d. h. die Datenflanke in den so markierten Zeitbereich fiel, die Ausgangssignale an Q5 und Q6 nach zwei Impulsen des Taktsignals TS ebenfalls 1 und 0 sein. Bei einer entsprechend großen Phasenabweichung ϕ = Δf t zwi­ schen Taktsignal und Datensignal, wird die Flanke des Daten­ signals in einen anderen Zeitbereich fallen und die nächsten veränderten logischen Zustände und damit an Q3 und Q4 die lo­ gischen Ausgangssignale werden 0 und 0 sein usw. Oder anders ausgedrückt, die Flanke des Datensignals fällt in den benach­ barten Zeitbereich, der durch die Taktsignale definiert ist. Ist dagegen die Frequenz des Taktsignals höher als die des Datenrate, dann werden - wenn die bereits abgetasteten Zu­ stände beider Taktsignale 1 und 0 waren, die nächsten abgeta­ steten veränderten logischen Zustände 0 und 0 sein. Je größer die Frequenzabweichungen sind, desto häufiger treten die Kor­ rekturimpulse auf, die als digitale oder analoge Signale als Regelkriterium dienen.
Prinzipiell ist die Auswertung der Übergänge zwischen allen benachbarten logischen Zuständen der Abtastsignale, die be­ nachbarten Zeitbereichen entsprechen, möglich. Man kann sich jedoch auch auf den Übergang zwischen zwei im eingerasteten Zustand der Regelschleife besonders unkritische Zeitbereiche bzw. Abtastwerte, hier 0, 0 und 1, 0 (in der Entscheidungsta­ belle 1 fett gedruckt) beschränken. Gemäß der Entscheidungs­ tabelle 1 werden nur die besonders kritischen Übergänge nicht ausgewertet.
Entscheidungstabelle 1
Eine andere zweckmäßige Auswertung ist in einer 2. Entschei­ dungstabelle angegeben, die mit der Übernahme der abgetaste­ ten Taktsignalzustände durch das Abtastsignal zusammenhän­ gende Probleme berücksichtigt.
2. Entscheidungstabelle
Die zugehörige Auswertelogik ist in Fig. 7 dargestellt.
Die Auswertelogik kann auch vereinfacht werden, indem auf die Kippstufen 24 und 26 verzichtet wird, hierbei können aller­ dings verkürzte Ausgangsimpulse entstehen.
2. Ausführungsbeispiel
Eine Periodendauer kann natürlich auch in beispielsweise 6 oder mehr Zeitbereiche unterteilt werden, die erfordert je­ doch mehr als zwei parallele Verarbeitungszweige und einen entsprechend vergrößerten Aufwand bei der Auswertung.
Ist die Schleife phasenstarr eingerastet, so ist es zweck­ mäßig, die Frequenzdiskriminatoren (in Fig. 1 und 2 über eine Schalteinrichtung 12) abzuschalten, da sonst der Phasen­ jitter, der sich ebenfalls als Frequenzänderung bemerkbar macht, über das Schleifenfilter zusätzliche Steuersignale an den Oszillator liefern würde. Statt einer Abschaltung der Re­ gelsignale kann auch eine geeignete Ausführung der Frequenz­ diskriminatoren für den gleichen Effekt sorgen.
Um eine optimales Regelverhalten zu erreichen ist es bei der Ausführung der PLL zweckmäßig, daß das Schleifenfilter einen Proportionalpfad P für den Phasendiskriminator und mindestens einen Integralpfad I für die Frequenzdiskriminatoren auf­ weist, deren Ausgangssignale durch einen Addierer 17 zusam­ mengefaßt werden. Um die bei der Datenübertragung erforderli­ chen Stabilitätsbedingungen zu erfüllen, können die Filterpa­ rameter in Abhängigkeit von der Datenrate umgeschaltet wer­ den.
Die Steuerung 11 kann mit einem Gedächtnis M1, M2 ausgestat­ tet sein, die die Einstellung der PLL bei Ausfall des Datensignals konstant hält, so daß eine Neusynchronisierung sehr rasch erfolgt.
Anhand von Fig. 4 wird die Wirkungsweise des Regelung noch­ mals anhand der Regelsignale verdeutlicht. Bei großen Abwei­ chungen der Bitrate regelt zuerst das Frequenz-Regelsignal RF2 = ZD - ZTS des zweiten Frequenzdiskriminators FD2 - als Funktion der Differenz ΔB der Bitraten zwischen Daten- und Taktsignal - die Frequenz des Oszillators nach, bis der Fang­ bereich des ersten Frequenzdiskriminator FD1 erreicht wird. Die Amplitude wird hier zu Null, bzw. das Frequenz-Regelsi­ gnal RF2 wird abgeschaltet. Dann sorgt das Frequenz-Regelsi­ gnal RF1 des ersten Frequenzdiskriminator FD1 für eine genaue Anpassung der Frequenzen, bis die Phasenregelung durch das Phasen-Regelsignal RP des Phasendiskriminators PD erfolgt.
Bei den vorangegangenen Betrachtungen wurde von einer objek­ tiven Messung der Bitrate mit Hilfe eines konstanten Refe­ renzsignals ausgegangen. Dies ist jedoch nicht erforderlich. Vielmehr ist es entsprechend Fig. 1 auch möglich, den einen Ausgangstakt des Frequenzteilers 6, hier das Taktsignal, TS als Referenzsignal zu verwenden. Der zweite Frequenzdiskrimi­ nator FD2 vergleicht dann das Taktsignal mit dem Digitalsi­ gnal DSF und gibt wieder das Regelsignal an die Steuerung 11 weiter. Diese kennt die jetzige Teilereinstellung und dieje­ nige, die die Funktion der Regelschleife bei der Bitrate des anliegenden Datensignals ermöglicht. Sie kann daher ebenfalls den Frequenzteiler direkt einstellen.
Die Frequenzteiler-Einstellung kann auch sukzessive erfolgen. Hierzu wird das vom zweiten Frequenzdiskriminator ermittelte Regelsignal überprüft. In Abhängigkeit von einem positiven oder negativen Ergebnis, das über einen Schwellwert hinaus geht, wird die Einstellung des Frequenzteilers 6 schrittweise verändert. Als gleichwertige Meßgröße kann natürlich auch das Steuersignal des Oszillators 5 herangezogen werden. Dies kann auch bei den zunächst beschriebenen Ausführungsformen verwendet werden, um im Regelgrenzbereich den Frequenzteilers 6 zu verstellen, so daß die Arbeitsfrequenz des Oszillators weit von der Grenze entfernt liegt, beispielsweise etwa in die Mitte des Ziehbereichs verlegt wird. Ein solcher Grenzfall kann vorliegen, wenn aufgrund des systematischen Fehlers das Teilungsverhältnis des Frequenzteilers ungünstig eingestellt wurde.

Claims (23)

1. Takt- und Datenregenerator für unterschiedliche Datenraten mit einem Phasendiskriminator (PD) und einem ersten Frequenz­ diskriminator (FD1), denen ein Datensignal (DSF) als Refe­ renzsignal zugeführt wird, einem Schleifenfilter (4), über das ein Oszillator (5) angesteuert wird, und einem Frequenz­ teiler (6) im Rückkopplungsweg, dessen Ausgangssignal als Vergleichssignal (TS) dem Phasendiskriminator (PD) und dem ersten Frequenzdiskriminator (FD1) zugeführt wird,
dadurch gekennzeichnet,
daß mindestens ein zweiter Frequenzdiskriminator (FD2) vorge­ sehen ist, der die Bitrate des Datensignals (DSF) mit der Frequenz des vom Frequenzteilers (6) abgegebenen Taktssignals (TS) vergleicht und
daß das Vergleichsergebnis das Teilungsverhältnis des Fre­ quenzteilers (5) bestimmt und ein Regelsignal (RF2) liefert, das gefiltert den Oszillator (5) steuert.
2. Takt- und Datenregenerator nach Anspruch 1, dadurch gekennzeichnet, daß aufgrund des Vergleichsergebnisses des zweiten Frequenz­ diskriminators (FD2) das Teilungsverhältnis des Frequenztei­ lers (6) gegebenenfalls verringert oder vergrößert wird.
3. Takt- und Datenregenerator nach Anspruch 1, dadurch gekennzeichnet, daß aufgrund des Vergleichsergebnisses des zweiten Frequenz­ diskriminators (FD2) das Teilungsverhältnis des Frequenztei­ lers (6) eingestellt wird.
4. Takt- und Datenregenerator nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß eine Steuerung (11) vorgesehen ist, die das Vergleichs­ ergebnis des zweiten Frequenzdiskriminators (FD2) in ein Steuersignal (STT) umsetzt, das das Teilungsverhältnis des Frequenzteilers (5) bestimmt und außerdem das Vergleichser­ gebnis in ein zweites Regelsignal (RF2) umsetzt, das gefil­ tert den Oszillator (5) steuert.
5. Takt- und Datenregenerator mit einem Phasendiskriminator (PD) und einem ersten Frequenzdiskriminator (FD1), denen ein Datensignal (DSF) als Referenzsignal zugeführt wird, einem Schleifenfilter (4), über das ein Oszillator (5) angesteuert wird, und einem Frequenzteiler (6) im Rückkopplungsweg, des­ sen Ausgangssignal als Vergleichssignal (TS) dem Phasendis­ kriminator (PD) und dem ersten Frequenzdiskriminator (FD1) zugeführt wird,
dadurch gekennzeichnet,
daß ein zweiter Frequenzdiskriminator (FD2) vorgesehen ist, der die Bitrate des Datensignals (DSF) mit der des Ausgangs­ signals (TS) des Frequenzteilers (6) vergleicht, wobei das Vergleichsergebnis in ein zweites Regelsignal (RF2) umgesetzt wird, das gefiltert den Oszillator (5) steuert, und
daß ein dritter Frequenzdiskriminator (FD3) vorgesehen ist, dem zum Ermitteln der Bitrate des Datensignals (DSF) ein kon­ stantes Referenzsignal (KF) zugeführt wird und dessen Aus­ gangssignal in ein Steuersignal (STT) umgesetzt wird, das das Teilungsverhältnis des Frequenzteilers (5) festlegt.
6. Takt- und Datenregenerator nach Anspruch 5,
dadurch gekennzeichnet,
daß eine Steuerung (11) vorgesehen ist, die das Vergleichs­ ergebnis des dritten Frequenzdiskriminators (FD3) in ein Steuersignal (STT) umsetzt, das das Teilungsverhältnis des Frequenzteilers (5) festlegt,
und außerdem das Vergleichsergebnis des zweiten Frequenzdis­ kriminators (FD2) in ein zweites Regelsignal (RF2) umsetzt, das gefiltert den Oszillator (5) steuert.
7. Takt- und Datenregenerator nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß dem zweiten Frequenzdiskriminator (FD2) zur Ermittlung der Werte zur Einstellung des Frequenzteilers (6) zeitweilig das Referenzsignal (KF) zugeführt wird.
8. Takt- und Datenregenerator nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der zweite Frequenzdiskriminator (FD2) und der dritte Frequenzdiskriminator (FD3) die Schrittumschläge des Daten­ signals (DSF) bewerten im Vergleich mit den Schrittumschlägen des Taktsignals (TS), des Referenzsignals (KF) oder der Zeit bewerten, um hieraus das Regelsignal (RF2) bzw. das Einstell­ signal (STT) zu ermitteln.
9. Takt- und Datenregenerator nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Frequenzdiskriminator (FD2, FD3) ein Korrekturglied (15) aufweist, durch das die gemessene Datenrate des Daten­ signals (DS) korrigiert wird.
10. Takt- und Datenregenerator nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Frequenzdiskriminatoren (FD1, FD2) im Bereich der Sollage kein Regelsignal (RF2, RF3) abgeben oder daß ihre Re­ gelsignale abgeschaltet werden.
11. Takt- und Datenregenerator nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß Mittel zum Einstellen des Oszillators (6) auf eine mitt­ lere Frequenz innerhalb seines Ziehbereichs bei einer Neusyn­ chronisierung vorgesehen wird.
12. Takt- und Datenregenerator nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß ein Schleifenfilter (4) für alle Diskriminatoren vorgese­ hen ist und als Integrator oder als Filter mit Integralanteil ausgebildet ist.
13. Takt- und Datenregenerator nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet,
daß ein binär verstellbarer Frequenzteiler vorgesehen ist, und
daß der ein Oszillator (5) mit einem Ziehbereich von minde­ stens einer Oktave vorgesehen ist.
14. Takt- und Datenregenerator nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß Mittel zur Speicherung der Einstellwerte des Frequenztei­ lers und/oder der Oszillators (6) vorgesehen sind, die bei ei­ ner Neusynchronisierung als Startwerte verwendet werden.
15. Takt- und Datenregenerator nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Schleifenfilter (5) einen Proportionalitätspfad (P) aufweist, dem das Regelsignal (RP) des Phasendiskriminators (PD) zugeführt wird, und mindestens einen Integralpfad (I) aufweist, dem das Regelsignal (RF1, RF2) eines der Frequenz­ kriminatoren (FD1, FD2) zugeführt wird.
16. Takt- und Datenregenerator nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Filterparameter des Schleifenfilter (5) in Abhängig­ keit von der Datenrate eingestellt werden.
17. Takt- und Datenregenerator nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß Mittel vorgesehen sind, durch die eine Einstellung des Frequenzteilers (6) korrigiert wird, wenn der Ziehbereich des Oszillators einen Grenzwert erreicht.
18. Takt- und Datenregenerator nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß eine Signalaufbereitung (9) vorgesehen ist, die das emp­ fangene Datensignal (DS) in ein aus diesem abgeleitetes Da­ tensignal (DSF) umsetzt, das die Grundfrequenz der Datenrate aufweist.
19. Takt- und Datenregenerator nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der erste Frequenzdiskriminator (FD1) zwei Eingangs-Kipp­ stufen (20, 21) aufweist, die von den Flanken des Datensi­ gnals (DS) oder hiervon abgeleiteten Impulsen (DSI) getaktet werden, daß den Dateneingängen unterschiedliche Signale (TS, TS1) mit einer Periode des Taktsignals (TS) zugeführt werden zur Markierung von vier zumindest annähernd gleichen periodi­ schen Zeitbereichen, daß bei Auftreten einer Flanke der aktu­ elle Zeitbereich abgespeichert wird, daß mindestens zwei wei­ tere Kippstufen (23, 25) in Reihe mit der ersten Eingangs- Kippstufe (20) geschaltet ist, die vom Taktsignal (TS) getriggert werden, und daß an die Ausgänge der Kippstufen (22, 23, 24) eine Auswertelogik (AL) angeschaltet ist, die erste Impulse (Pu) bei zu kleiner Frequenz (fTS) des Taktsi­ gnals (TS) und zweite Impulse (Pd) bei zu großer Frequenz des Taktsignal abgibt.
20. Takt- und Datenregenerator nach Anspruch 19, dadurch gekennzeichnet, daß dem Dateneingang (D) der ersten Eingangs-Kippstufe (21) das Taktsignal (TS) mit 1 : 1 Tastverhältnis und dem Datenein­ gang (D) der zweiten Eingangs-Kippstufe (22) ein um 90° ge­ genüber dem ersten Taktsignal (TS) phasenverschobenes zweites Taktsignal (TS1) zugeführt wird, so daß eine Taktssignalperi­ ode in vier zumindest annähernd gleiche Zeitbereiche unter­ teilt wird.
21. Takt- und Datenregenerator nach Anspruch 19 oder 20, dadurch gekennzeichnet, daß jeder Eingangskippstufe (20, 21) jeweils zwei weitere Kippstufen (23, 25; 24, 26) nachgeschaltet sind, die von dem Taktsignal (TS) getaktet werden und deren Ausgänge (Q3-Q6) mit der Auswertelogik (AL) verbunden sind.
22. Takt- und Datenregenerator nach Anspruch 21, dadurch gekennzeichnet, daß zur Erzeugung von ersten Impulsen (Pu) und zweiten Impul­ sen (Pd) jeweils nur der Übergänge zwischen zwei unkritischen Zeitbereichen ausgewertet werden, die Abtastwertpaaren (Q5 = 0, Q6 = 0 und Q5 = 1, Q6 = 0) entsprechen und die bei einer eingerasteten Phasenregelschleife beidseits des idealen Abtstzeitpunktes liegen.
23. Takt- und Datenregenerator nach Anspruch 20 oder 21 bis 21, dadurch gekennzeichnet, daß zur Erzeugung von ersten Impulsen (Pu) und zweiten Impul­ sen (Pd) jeweils drei benachbarte Übergänge zwischen den Zeitbereichen ausgewertet werden.
DE10010947A 2000-03-06 2000-03-06 Takt- und Datenregenerator für unterschiedliche Datenraten Withdrawn DE10010947A1 (de)

Priority Applications (4)

Application Number Priority Date Filing Date Title
DE10010947A DE10010947A1 (de) 2000-03-06 2000-03-06 Takt- und Datenregenerator für unterschiedliche Datenraten
PCT/DE2001/000847 WO2001067611A1 (de) 2000-03-06 2001-03-06 Takt- und datenregenerator für unterschiedliche datenraten
US09/979,609 US20030020548A1 (en) 2000-03-06 2001-03-06 Clock and data regenerator different data rates
AU46368/01A AU4636801A (en) 2000-03-06 2001-03-06 Clock and data regenerator for different data rates

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10010947A DE10010947A1 (de) 2000-03-06 2000-03-06 Takt- und Datenregenerator für unterschiedliche Datenraten

Publications (1)

Publication Number Publication Date
DE10010947A1 true DE10010947A1 (de) 2001-09-27

Family

ID=7633750

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10010947A Withdrawn DE10010947A1 (de) 2000-03-06 2000-03-06 Takt- und Datenregenerator für unterschiedliche Datenraten

Country Status (4)

Country Link
US (1) US20030020548A1 (de)
AU (1) AU4636801A (de)
DE (1) DE10010947A1 (de)
WO (1) WO2001067611A1 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2256932A1 (de) * 2009-05-29 2010-12-01 Honeywell International Inc. Schaltung zur Ausrichtung einer Uhr zu parallelen Daten

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220019983A1 (en) * 2020-07-15 2022-01-20 Jeffrey Hassell Systems and Methods for Determining Manufacturing Line Changes Over Requirements in the Food Industry
CN113612474B (zh) * 2021-07-23 2023-12-29 厦门芯士力微电子有限公司 一种抗抖动的高速鉴频器电路

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19952197A1 (de) * 1999-10-29 2001-05-10 Siemens Ag Takt- und Datenregenerator für unterschiedliche Datenraten

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FI107093B (fi) * 1997-09-24 2001-05-31 Nokia Networks Oy Integroidun oskillaattorin automaattinen virittäminen
DE19704299C2 (de) * 1997-02-06 1999-04-01 Deutsche Telekom Ag Vorrichtung zur Gewinnung eines Taktsignals aus einem Datensignal und Bitratenerkennungseinrichtung zur Ermittlung einer Bitrate
US6100767A (en) * 1997-09-29 2000-08-08 Sanyo Electric Co., Ltd. Phase-locked loop with improved trade-off between lock-up time and power dissipation

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19952197A1 (de) * 1999-10-29 2001-05-10 Siemens Ag Takt- und Datenregenerator für unterschiedliche Datenraten

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
"Frequency Detectors for PLL Aquisition in Timing and Carrier Recovery", David G. Messerschmitt, IEEE Transaction Communication, Vol. COM-27, pp 1288-1295, Sept. 1979 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2256932A1 (de) * 2009-05-29 2010-12-01 Honeywell International Inc. Schaltung zur Ausrichtung einer Uhr zu parallelen Daten
US8355478B1 (en) 2009-05-29 2013-01-15 Honeywell International Inc. Circuit for aligning clock to parallel data

Also Published As

Publication number Publication date
AU4636801A (en) 2001-09-17
US20030020548A1 (en) 2003-01-30
WO2001067611A1 (de) 2001-09-13

Similar Documents

Publication Publication Date Title
DE3728022C2 (de)
DE2702959C3 (de) Schaltungsanordnung zum Herstellen des Gleichlaufs zwischen einer örtlich erzeugten Impulsfolge und einer ankommenden Datenfolge
DE2645638C2 (de) Phasendetektor in einer phasenstarren Schleife
DE4018898C2 (de)
DE2355533A1 (de) Empfaenger fuer synchrone datensignale mit einem uebertragungsgeschwindigkeitsaenderungsdetektor
DE2848881C2 (de)
DE60203928T2 (de) Frequenzdetektor für taktjitter in einem taktrückgewinnungssystem
DE2135890B2 (de) Synchronisierungsvorrichtung zur Hochprazisionswiedergabe der Phase eines Taktsignals
DE19952197C2 (de) Takt- und Datenregenerator für unterschiedliche Datenraten
DE2720401C3 (de) Datenempfänger mit einem Synchronisierfolge-Detektionskreis
DE2445256B2 (de) Empfaenger zum empfang mit hilfe von frequenzumtastmodulation uebertragener impulssignale
EP0006988B1 (de) Anordnung zur Taktsignalrückgewinnung bei der digitalen Signalübertragung
DE10010947A1 (de) Takt- und Datenregenerator für unterschiedliche Datenraten
DE69918250T2 (de) Vorrichtung zur Wiedergewinnung und Identifizierung eines Taktsignals
EP0738057A2 (de) Verfahren und Anordnung zur Bitsynchronisation
DE2024818C3 (de) Dekodierschaltiingsanordniuig für ein Signalübertragungssystem mit Informationsübertragung mittels eines quadraturmodulierten Trägers, insbesondere für Färbfernsehsignale
DE102005018950B4 (de) Vorrichtung und Verfahren zur Phasensynchronisation mit Hilfe eines Mikrocontrollers
DE2853058A1 (de) Einrichtung zur taktrueckgewinnung in einer empfangsstation eines digitalen datenuebertragungssystems
DE2241345A1 (de) Regenerator zur erzeugung einer an einer ankommenden impulsreihe zu stabilisierenden impulsreihe
DE10215087B4 (de) Verfahren und Vorrichtung zur Phasendetektion
DE3314973C1 (de) Schaltungsanordnung zur Erzeugung einer stabilen festen Frequenz
DE4207492A1 (de) Phasenregelkreis zur regenerierung eines taktsignals
DE19740255C2 (de) Abtastschaltung für Digitalsignale mit hohen Datenraten
EP1159807A1 (de) Gewinnung von taktsignalen zur abtastung von datensignalen unterschiedlicher datenraten mit hilfe eines phasenregelkreises
EP0202597B1 (de) Schaltungsanordnung zur Rückgewinnung des Taktes eines isochronen Binärsignales

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8139 Disposal/non-payment of the annual fee