DE4018898C2 - - Google Patents

Description

Die Erfindung betrifft eine digitale Regeneratorschaltung mit automatischer Phasenregelung unter Verwendung logischer Gatter und Flip-Flop-Schaltungen.

Eine derartige digitale Regeneratorschaltung ist aus der DE 36 39 886 A1 bekannt. Bei dieser bekannten Schaltung wird zur Signalsynchronisierung mit einer PLL-Schaltung und gegebenenfalls mit Laufzeitgliedern gearbeitet.

Speziell betrifft die Erfindung eine digitale Regeneratorschaltung mit automatischer Phasenregelung zur Verhinderung von Synchronisationsfehlern bei der automatischen Synchronisierung von Eingangsdaten mit Hilfe eines Regenerations-Taktsignals, wobei die Eingangsdaten auf die Mittelposition des Eingangsdaten-Augenmusters synchronisiert werden, wobei dieses sog. Augenmuster auf dem Bildschirm eines Oszilloskops erhalten wird, wenn die detektierte Spannungs-Wellenform in einem Datenmodem dargestellt wird. Dieses Muster bietet eine bequeme Darstellung der Übersprech-Verzerrung, welche durch ein Schließen des Zentrums des "Auges" angezeigt wird.

Zur Verarbeitung von Daten, die in irgendwelchen Kommunikations- und oder digitalen Datenverarbeitungs­ systemen von außen eintreffen, muß ganz allgemein als erstes eine Synchronisierung durchgeführt werden, in deren Verlauf die Daten ohne Synchronisationsfehler bezüglich eines Bezugstaktes synchronisiert werden. Der Bezugstakt kann dabei aus den von außen eintreffenden Daten erzeugt oder in dem System selbst erzeugt werden, wobei zu beachten ist, daß die Phasenbeziehung zwischen dem Regenerations-Taktsignal und den ankommenden Daten aufgrund verschiedener Faktoren, wie z. B. der Schaltkreisausbildung, der Temperatur, Alterungsprozessen usw., keineswegs konstant ist, sondern sich ändert.

Da digitale Regenatorschaltungen mit automatischer Phasen­ regelung in allen Kommunikationssystemen und/oder digitalen Verarbeitungssystemen verwendet werden, ist das Gebiet der konventionellen Technik, welches in Betracht gezogen werden kann, sehr breit. Nachstehend sollen jedoch zwei wesentliche Aspekte diskutiert werden.

Zunächst soll der Fall betrachtet werden, daß Daten unter Verwendung eines Taktsignals synchronisiert werden sollen, welches aus den ankommenden Daten in einem digitalen Daten­ übertragungsregenerator gewonnen wird.

Die empfangenen Daten sind gewöhnlich in irgendeiner Weise verzerrt, beispielsweise durch Signaldämpfung auf den Übertra­ gungskanälen, durch Rauschen auf den Übertragungskanälen oder in den Empfängern und durch Zeicheninterferenz aufgrund unzu­ reichender Übertragungsbandbreite usw. Folglich müssen mit Hilfe des aus den Daten zurückgewonnenen Taktes klare Signale regeneriert und synchronisiert werden.

Zur Rückgewinnung eines Taktsignals aus den ankommenden Daten wird üblicherweise ein Abstimmkreis, ein SAW-Filter oder eine PLL-Taktrückgewinnungsschaltung verwendet, wobei all diese Schaltungen zu den sich selbst synchronisierenden Taktextrak­ tionsschaltungen gehören. Bei Verwendung eines Abstimmkreises oder eines SAW-Filters verändert sich die Phasendifferenz zwischen dem extrahierten Taktsignal und den Eingangsdaten sehr stark in Abhängigkeit von der praktischen Schaltungsreali­ sierung, von Temperaturschwankungen und von einer Alterung des Filters usw., so daß die Phase des Regenerations-Taktsignals auf den Mittelpunkt des oben erwähnten Eingangsdaten- Augenmusters eingestellt werden muß, wobei eine Verzögerungs­ schaltung verwendet wird, welche das Eingangssignal um einen festen Betrag verzögert. Es ist jedoch sehr problematisch, daß die gegenseitige Phasenverschiebung in jedem einzelnen Regenerations- und Synchronisationskreis gemessen und eingestellt werden muß. Außerdem ist in dem betrachteten Fall eine feste Signalverzögerung vorgesehen, so daß das Regenerations-Taktsignal nicht auf zeitlich veränderliche Größen, wie die Temperatur, Alterungserscheinungen und Schwankungen der zugeführten Energie anspricht.

Eine Schaltung, bei der die Synchronisation in Abhängigkeit von der erfaßten Phasendifferenz zwischen dem Regenerations-Takt­ signal und den Eingangsdaten erfolgt und bei dem dann die Phase des Taktsignals automatisch auf den Mittelpunkt des Eingangsda­ ten-Augenmusters verschoben wird, ist demgegenüber zu bevorzugen. (Im vorliegenden Fall bedeutet die Phase der Eingangsdaten den Moment einer Änderung des Datensignals bezüglich der Phase des Taktsignals, wobei die Phase des Taktsignals anhand einer Zeitmarke desselben festgestellt wird.)

Beispiele für derartige Systeme finden sich in dem Aufsatz "Automatic Timing Alignment for Regenerative Repeater", veröffentlicht in Electronics Letters, Vol. 21, Nr. 24, 21. November 1985, S. 1122, 1123 in dem Aufsatz "An Undersea Fiber-Optic Regenerator Using an Integrated Substrate Package and Flip-Chip SAW Mounting", erschienen in IEEE Journal On Selected Areas In Communications, Vol. SAC-2, Nr. 6, November 1984, S. 966-972 und in dem Aufsatz "Novel Regenerator Having Simple Clock Extraction and Automatic Phase-Controlled Retiming Circuit", erschienen in Electronics Letters, Vol. 25, Nr. 1, 5. Januar 1989, S. 83-84.

Eine sog. Gilbert-Zelle oder Varacter-Diode usw., wie sie derzeit verwendet wird, ist jedoch ein Bauteil für einen analog arbeitenden Phasenschieber, welcher den Nachteil aufweist, daß die Phasenverschiebung von Schwankungen der Speisespannung abhängig ist.

Außerdem ist es nicht einfach, die Phasenschieber-Regelsignale zu verarbeiten. Weiterhin sind die bekannten Systeme, wenn sie mit Niederfrequenz arbeiten, sehr umfangreich.

Eine Regeneratorschaltung, bei der die Taktregenerierung mittels einer PLL-Schaltung erfolgt, kann so ausgebildet werden, daß die Zeitmarke des Taktsignals automatisch eine Synchronisierung hinsichtlich des Mittelpunktes des Eingangsdaten-Augenmusters durchführt. Ein Beispiel für ein solches System findet sich in dem Aufsatz "Self-Correcting Clock Recovery Circuit with Improved Jitter Performance", erschienen in Electronics Letter, Vol. 23, Nr. 3, S. 109-110. Bei diesem bekannten System führt jedoch die Verwendung eines analogen Schleifenfilters und eines spannungs­ gesteuerten Oszillators zu dem Nachteil, daß diese Schaltungen größere Abmessungen haben und komplizierter sind als die Schaltungen in Systemen mit einem SAW-Filter usw.

Was den zweiten Aspekt anbelangt, so bestehen sog. SONET-Netz­ werke (synchronous optical network), nämlich Schalt- und Abonnentensysteme, aus vielen Signalverarbeitungseinheiten, wobei die Datenübertragung zwischen jeder einzelnen Einheit erforderlich ist. Da der Referenztakt von einer zentralen Station zur Erzeugung des Referenztaktes geliefert wird, ist es dabei nicht nötig, die Taktsignale in jeder der Signalverar­ beitungseinheiten in Abhängigkeit von den Eingangsdaten zu erzeugen. Es ist jedoch erforderlich, in Abhängigkeit von den gelieferten Taktsignalen eine Synchronisierung auf den Mittelpunkt des Eingangsdaten-Augenmusters durchzuführen.

Da die Taktsignale und die Eingangsdaten zu jeder Einheit über unabhängige Pfade übertragen werden, ist es schwierig, die gegenseitige Phasenbeziehung zwischen den Taktsignalen und den Daten in jeder Verarbeitungseinheit vorherzusagen.

Im Fall einer Synchronisierung durch Verschieben der Phase des Taktsignals unter Verwendung von Einrichtungen mit fester Signalverzögerung ergeben sich Probleme nicht nur hinsichtlich der Einstellung und Messung der Phasendifferenz zwischen den Daten und den Taktsignalen in jeder der Signalverarbeitungseinheiten, sondern die Synchronisation kann auch im Hinblick auf die Temperatur, Schwankungen der Speisespannung und Alterungserscheinungen ungenau sein.

Die oben angesprochenen Probleme ergeben sich auch im Fall des Anlegens der Datensignale und der Taktsignale an Meßeinrich­ tungen für das Bitfehlerverhältnis (BER), wie sie regelmäßig zum Prüfen der Leistung von Kommunikationssystemen verwendet werden.

Eine weitere konventionelle, digitale Regeneratorschaltung, die in dem Aufsatz "Switching of 140 Mb/s Signal in Broadband Communication System", veröffentlicht in Electrical Communication, Vol. 58, Nr. 4, S. 450-452 beschrieben ist, weist insofern Nachteile auf, als bei ihr eine Synchronisierung auf das Zentrum des Eingangsdaten-Augenmusters nicht möglich ist. Dies gilt auch für eine digitale Synchronisier- bzw. Regenerator­ schaltung, welche eine digitale PLL-Schaltung umfaßt. Bei dieser Schaltung ergeben sich Probleme hinsichtlich der Arbeitsgeschwindigkeit, da ein Oszillator höherer Frequenz erforderlich ist.

Ausgehend vom Stand der Technik und der vorstehend aufgezeigten Problematik liegt der Erfindung die Aufgabe zugrunde, eine digitale Regenerator- und Synchronisierschaltung mit auto­ matischer Phasenregelung anzugeben, mit deren Hilfe es möglich ist, die Phasenlage der Daten genau mit der Phasenlage der Regenerations-Taktsignale zu synchronisieren, speziell in der Weise, daß eine Synchronisation bezüglich des Zentrums des Eingangsdaten-Augenmusters erfolgt, und zwar derart, daß der Einfluß von Interferenzen zwischen den Signalen zu einem Minimum wird und daß die Toleranz gegenüber Rauschsignalen zu einem Maximum wird.

Die gestellte Aufgabe wird durch eine Schaltung mit den Merkmalen des Patentanspruchs 1 gelöst.

Die Erfindung basiert auf dem Grundgedanken, daß die Phasen­ differenz zwischen einem Regenerations-Taktsignal und den Daten erfaßt wird und daß Änderungen der Phasenlage unter Anpassung der Signalaufbereitung verfolgt werden, wodurch die Synchroni­ sationsprobleme in all den Fällen gelöst werden können, in denen die Phasendifferenz zwischen Takt und Daten ungewiß ist und sich zeitabhängig ändert, wie dies bei digitalen Über­ tragungs- und/oder digitalen Signalverarbeitungssystemen der Fall ist.

Weitere Einzelheiten und Vorteile der Erfindung werden nachstehend anhand von Zeichnungen noch näher erläutert. Es zeigen:

Fig. 1 ein schematisches Blockschaltbild einer erfin­ dungsgemäßen digitalen Synchronisations- und Regenerationsschaltung mit automatischer Phasenregelung;

Fig. 2 ein Schaltbild einer bevorzugten Ausführungsform einer Phasendetektor/Regenerator-Schaltung;

Fig. 3 ein Diagramm des zeitlichen Verlaufs der Signale an verschiedenen Punkten der Schaltung gemäß Fig. 2, für den Fall, daß die Phase der Eingangs­ daten zwischen den positiven Flanken eines Regenerations-Taktsignals und eines invertierten Regenerations-Taktsignals liegt;

Fig. 4 ein Diagramm des zeitlichen Verlaufs der Signale an verschiedenen Punkten der Schaltung gemäß Fig. 2, für den Fall, daß die Phase der Eingangs­ daten zwischen den positiven Flanken eines invertierten Regenerations-Taktsignals und eines Regenerations-Taktsignals liegt;

Fig. 5 ein Schaltbild einer bevorzugten Ausführungsform eines Schleifenprozessors der Schaltung gemäß Fig. 1;

Fig. 6 ein Schaltbild einer bevorzugten Ausführungsform eines Phasenschiebers der Schaltung gemäß Fig. 1; und

Fig. 7 ein Schaltbild einer stabilisierten, digitalen Regeneratorschaltung mit automatischer Phasenregelung gemäß der Erfindung.

Im einzelnen zeigt Fig. 1 eine digitale Schaltungsanordnung zur automatischen Taktregeneration in Form einer digitalen Schal­ tung mit Gegenkopplung, welche eine Phasendetektor/Taktre­ generator-Schaltung U1, einen Schleifenprozessor U2 und einen Phasenschieber U3 umfaßt.

Die Schaltung U1 erfaßt die Phasendifferenz zwischen einem Ein­ gangstaktsignal INCK und den verzögerten Eingangsdaten DINDT und legt an den Schleifenprozessor U2 Phasen-Zustandssignale U-CK und D-CK an, welche dem Voreilen bzw. Nacheilen der Phase der Daten bezüglich einer Zeitmarke des Taktsignals, nämlich der positiven Flanke des Regenerations-Taktsignals, entsprechen.

Diese Zustandssignale werden an den Schleifenprozessor U2 ange­ legt, wobei die Impulsbreite der Zustandssignale nicht kleiner ist als diejenige der Regenerations-Taktsignale, so daß die Schaltung mit der maximal möglichen Geschwindigkeit betrieben werden kann. Ferner synchronisiert die Schaltung U1 die verzö­ gerten Eingangsdaten DINDT, deren Phase in geeigneter Weise durch den Phasenschieber geregelt wird.

Der Schleifenprozessor U2 erzeugt als Eingangssignal für den Phasenschieber U3 das betreffende Regelsignal PSC, welches aus den Zustandssignalen U-CK und D-CK abgeleitet wird. In Ab­ hängigkeit von dem Regelsignal PSC regelt der Phasenschieber U3 die Phase der ankommenden Daten INDT und erzeugt am Eingang der Schaltung U1 das verzögerte bzw. phasenverschobene Eingangs­ datensignal DINDT.

Fig. 2 zeigt ein Ausführungsbeispiel zur Erläuterung des Auf­ baus der Phasendetektor/Taktregenerator-Schaltung U1, der die Signale DINDT und INCK als Eingangssignale zugeführt werden, die ausgangsseitig die Signale U-CK und D-CK erzeugt und die ausgangsseitig außerdem die synchronisierten Ausgangsdaten­ signale RTDT sowie das Regenerations-Taktsignal RTCK er­ zeugt.

Gemäß Fig. 2 wird das Signal DINDT dem Eingang eines logischen Gatters OR1 zugeführt, welches zwei Ausgänge aufweist, über welche Ausgangssignale ID den Dateneingängen zweier D-Flip-Flops FF1 und FF2 zugeführt werden, sowie jeweils einem Eingang zweier Exklusiv-Oder-Gatter EXOR1 und EXOR2. Ein Da­ tenausgang Q-1 des ersten D-Flip-Flops FF1 ist mit dem verblei­ benden zweiten Eingang des Exklusiv-Oder-Gatters EXOR1 verbun­ den, während der Datenausgang Q-2 des D-Flip-Flops FF2 mit dem verbleibenden Eingang des anderen Exklusiv-Oder-Gatters EXOR2 verbunden ist. Das Signal vom Datenausgang Q-2 des D-Flip- Flops FF2 ist außerdem das synchronisierte Datenausgangssignal RTDT.

Ein Takteingangssignal INCK wird an ein logisches Gatter OR2 angelegt und bildet gleichzeitig das Regenerations-Taktsignal RTCK.

Ein invertierender Ausgang RTCK-F des logischen Gatters OR2 ist mit dem Takteingang des D-Flip-Flops FF1 verbunden, während ein nicht invertierender Ausgang RTCK-T des logischen Gatters OR2 mit dem Takteingang des D-Flip-Flops FF2 verbunden ist.

Ein positiver Ausgang S-2 des Exklusiv-Oder-Gatters EXOR1 ist mit dem invertierten bzw. negierten Ausgang S-3 des zweiten Ex­ klusiv-Oder-Gatters EXOR2 verbunden, und die beiden Signale bilden das "Aufwärts-Zustandssignal" U-CK. Beim Ausführungsbei­ spiel liegt eine Oder-Verknüpfung der Signale S-1 und S-4 vor. Wenn eine derartige Oder-Verknüpfung nicht möglich ist, kann statt dessen ein logisches Summiergatter verwendet werden. In entsprechender Weise werden das positive Signal S-2 und das ne­ gierte Signal S-3 der beiden Exklusiv-Oder-Gatter EXOR1 und EXOR2 zu dem "Abwärts"-Zustandssignal D-CK zusammengefaßt.

Fig. 3 zeigt den zeitlichen Verlauf der verschiedenen vorste­ hend angesprochenen Signale für den Fall, daß ein Signalwechsel der ankommenden Daten ID zwischen einer positiven Flanke des Regenerations-Taktsignals RTCK-T und einer positiven Flanke des invertierten, regenerierten Taktsignals RTCK-F liegt.

In diesem Fall wird bei jedem Signalwechsel des Eingangssignals ID das Signal S-2 während des Zeitintervalls zwischen der be­ treffenden Flanke der Eingangsdaten und der positiven Flanke des invertierten Regenerations-Taktsignals RTCK-F zu "eins" und bleibt in der übrigen Zeit auf dem Pegel "Null".

Das Signal S-1 ist gegenüber dem Signal S-2 invertiert.

Bei jedem Signalwechsel der Eingangsdaten ID wird ferner das Signal S-4 für das Zeitintervall zwischen dem Signalwechsel und der positiven Flanke des regenerierten Taktsignals RTCK-T zu "eins" und bleibt in der übrigen Zeit auf "Null".

Das Signal S-3 ist gegenüber dem Signal S-4 invertiert.

Das Zustandssignal U-CK, welches durch Oder-Verknüpfung der Signale S-1 und S-2 erhalten wird, bleibt folglich ständig auf dem Pegel "eins", während das Zustandssignal D-CK, welches durch eine Oder-Verknüpfung der Signale S-1 und S-3 erhalten wird, für die Dauer einer halben Periode zu "Null" wird, wenn ein Signalwechsel der Eingangsdaten ID auftritt, wodurch es möglich wird, die Phasenlage der Eingangsdaten gegenüber der Zeitmarke des Regenerations-Taktsignals RTCK-T zu erkennen.

Für den Fall, daß die Phase der Eingangsdaten zwischen der po­ sitiven Flanke des invertierten Regenerations-Taktsignals RTCK-F und der Vorderflanke des Regenerations-Taktsignals RTCK-T liegt, wird in entsprechender Weise vorgegangen, wobei in diesem Fall nur das "Aufwärts"-Zustandssignal U-CK erhalten wird, wie dies in Fig. 4 gezeigt ist.

Bei konstanten Betriebsbedingungen befindet sich die Zeitmarke bzw. die positive Flanke des Regenerations-Taktsignals RTCK-T stets im Mittelpunkt der ankommenden Daten, so daß in korrekter Weise regenerierte Daten erzeugt werden.

Der Schleifenprozessor U2 dient der Unterdrückung der Möglich­ keit von Fehlfunktionen aufgrund unerwünschter Signale, wie Rauschen und Interferenzen zwischen den Datensignalen, von de­ nen die ankommenden Daten betroffen sind. Ein Beispiel eines bevorzugten Schleifenprozessors U2 wird nachstehend erläutert.

Gemäß Fig. 5 werden die als Eingangssignale des Schleifenpro­ zessors U2 dienenden Zustandssignale U-CK und D-CK jeweils mit dem Takteingang eines durch N teilenden Zählers U4 bzw. U5 ver­ bunden.

Ein Ausgang QU des einen Zählers U4 ist mit dem einen Eingang eines Oder-Gatters OR3 verbunden, während der entsprechende Ausgang Q-D des Zählers U5 mit dem zweiten Eingang dieses Oder-Gatters OR3 verbunden ist. Der Ausgang QU des Zählers U4 ist ferner mit dem Rückstelleingang R eines Flip-Flops FF3 ver­ bunden, mit dessen Setzeingang S der Ausgang QD des Zählers U5 verbunden ist. Der Ausgang RST-1 des Oder-Gatters OR3 ist mit den Rückstelleingängen R beider Zähler U4, U5 und außerdem mit einer Verzögerungsschaltung U7 verbunden, die durch eine Gruppe von Gattern gebildet wird. Ein Ausgangssignal der Verzögerungs­ schaltung U7 wird dem Takteingang eines Vorwärts/Rückwärts-Zäh­ lers U6 zugeführt. Ausgangssignale DCON und UCON von den Aus­ gängen Q bzw. Q quer des Flip-Flops F3 werden den Zählrich­ tungs-Steuereingängen des Vorwärts/Rückwärts-Zählers U6 zuge­ führt.

Der Zählerstand des Zählers U6 wird als Signal PSC über mehrere Leitungen parallel an die Steuereingänge des Phasenschiebers U3 übertragen. Der Schleifenprozessor U2 mit dem in Fig. 6 gezeig­ ten Aufbau arbeitet für den Fall, daß das "Aufwärts"-Zustands­ signal U-CK vorliegt, wie folgt:

Während einer Anfangsphase bleibt der durch N teilende Zähler U5 ständig im zurückgesetzten Zustand, das heißt auf dem Zäh­ lerstand 0. Der durch N teilende Zähler U4 zählt jedoch die Im­ pulse des "Aufwärts"-Zustandssignals U-CK. Während das Aus­ gangssignal QU des Zählers U4 in dem Moment zu "eins" wird, in dem die Anzahl der Taktimpulse den Wert N überschreitet. Beide Zähler U4, U5 werden daraufhin über das Oder-Gatter OR3 durch das Signal RST-1 zurückgesetzt.

Wenn das Ausgangssignal QU nach der durch den Zähler U4 und das Oder-Gatter OR3 bestimmten Laufzeit wieder auf den Pegel "0" zurückfällt, werden dann Taktimpulse für den Vorwärts/Rück­ wärts-Zähler U6 erzeugt.

Die Verzögerungsschaltung U7 hat die Aufgabe, die Taktimpulse ausreichend lange zu verzögern, damit die Ausgangssignale DCON und UCON des Flip-Flops FF3 auf den Vorwärts/Rückwärts-Zähler U6 einwirken können, ehe die Taktimpulse an dem Zähler U6 ein­ treffen.

Der Schleifenprozessor U2 arbeitet für den Fall des Vorliegens des "Abwärts"-Zustandssignals D-CK in entsprechender Weise. Ein Rückstellsignal RST-2 am Rückstelleingang R des Zählers U6, welcher von 0 bis 2M zählen kann, bewirkt, daß der Vorwärts/ Rückwärts-Zähler U6 bei dem Zählerstand N neu zu zählen be­ ginnt, wenn er den Zählerstand 0 oder 2M erreicht hat. Auf die­ se Weise wird verhindert, daß aufgrund einer plötzlichen Ände­ rung des Zählerstandes von 0 auf 2M oder umgekehrt ein Daten­ verlust eintritt.

Der Phasenschieber U3 kann auf verschiedene Arten realisiert werden. Ein bevorzugtes Ausführungsbeispiel wird nachstehend anhand von Fig. 6 erläutert.

Gemäß Fig. 6 besteht der Phasenschieber U3 aus einer Verzöge­ rungsschaltung U9 und einem Multiplexer U8, wobei die Verzöge­ rungsschaltung U9 aus 2M-Gattern besteht, die jeweils eine Laufzeit haben bzw. eine Phasenverschiebung bewirken und wobei der Multiplexer U8 jeweils eines der 2M auf diese Weise erzeug­ ten Eingangssignale an seinen einzigen Ausgang legt.

Für die Einheit der Phasenverzögerung D und den halben maxima­ len Zählerstand M des Vorwärts/Rückwärts-Zählers U6 sollte folgende Bedingung gelten: D × M T, wobei T ein Zeitinter­ vall, nämlich die Periodendauer bzw. der Kehrwert der Arbeits­ frequenz, ist.

Aus der vorstehenden Erläuterung wird deutlich, daß die erfin­ dungsgemäße digitale automatische Regeneratorschaltung das charakteristische Merkmal aufweist, daß die Zeitmarke bzw. die positive Flanke des Regenerations-Taktsignals in der Mitte der Impulse der Eingangsdaten liegt.

Wenn die erfindungsgemäße Schaltungsanordnung bei Beginn des Betriebes derart arbeitet, daß die Zeitmarke des Taktsignals gerade mit einem Signalwechsel der ankommenden Daten zusammen­ fällt, ist sie dennoch in der Lage, diesen Betriebszustand zu verlassen und in einen stetigen Zustand zur Datensynchroni­ sierung zu gelangen. Die Zeitmarke des invertierten Regene­ rations-Taktsignals befindet sich gewissermaßen an einer Signalflanke.

Genauer gesagt befindet sich die Zeitmarke des invertierten Regenerations-Taktsignals bezüglich der Flanke eines Signal­ wechsels der Daten innerhalb der Setz- und Haltezeit des D-Flip-Flops, welches als Synchronisiereinrichtung verwendet wird.

Für den Fall, daß die erfindungsgemäße Schaltungsanordnung für eine Datenübertragungsrate von 155 Mb/s ausgelegt ist, wobei mit einer logischen ECL-Schaltung gearbeitet wird, beträgt die Summe der Setz- und Haltezeit etwa 0,5 ns. Wenn man annimmt, daß ein Gatter mit einer Verzögerungszeit von 1 ns als Element der Verzögerungsschaltung U9 verwendet wird, schwankt die Zeit­ marke des regenerierten Taktsignals mit einer Abweichung von etwa plus/minus 0,5 ns bezüglich der Mitte der Datenimpulse.

Eine Schaltung zum Verhindern dieser Schwankung und zum Errei­ chen eines stetigen Zustands, in dem die Zeitmarke des Taktsig­ nals konstant in der Signalmitte bleibt, ist in Fig. 7 gezeigt.

Gemäß Fig. 7 wird das Ausgangssignal DINDT des Phasenschiebers U3 an die Schaltung U1 angelegt, nachdem es eine Verzögerungs­ schaltung U12 aus einer Gruppe von Gattern passiert hat. Außer­ dem werden die synchronisierten Ausgangsdaten der Schaltung U1 mit den zwei Ausgängen von zwei D-Flip-Flops FF4 und FF5 ver­ glichen, von denen das eine direkt mit dem Ausgangssignal DINDT des Phasenschiebers U3 beaufschlagt wird, während das andere dieses Ausgangssignal über eine Verzögerungsschaltung U13 er­ hält, welches dieselbe Signalverzögerung verursacht, wie die Verzögerungsschaltung U12. Die synchronisierten Daten RTDT und das Ausgangssignal eines weiteren D-Flip-Flops FF6 sind über eine Oder-Verknüpfung derart miteinander verknüpft, daß das Ausgangssignal nur dann zu 0 wird, wenn Signalwechsel auftreten.

Wenn derselbe Wert kontinuierlich mehr als K-mal an jedem der Ausgänge der Exklusiv-Oder-Gatter EXOR3, EXOR4 auftritt, wer­ den die Ausgangssignale zweier durch K teilender Zähler U10 und U11 zu "1". Diese Signale werden an die Eingänge eines Oder- Gatters OR3 und von dort als Signal OPN an einen Eingang des Schleifenprozessors U2 angelegt. Dies führt zur Unterdrückung von Schwankungen der Phasenlage des Phasenregelsignals PSC. Außerdem sperren diese Ausgangssignale der durch K teilenden Zähler U10, U11 diese Zähler gegen ein Weiterzählen, bis ein Rückstellsignal an deren Eingang R angelegt wird.

Abweichend von dem ersten Ausführungsbeispiel besteht die digi­ tale automatische Regeneratorschaltung gemäß Fig. 7 aus den Verzögerungsschaltungen U12, U13, den D-Flip-Flops FF4, FF5, FF6, den Exklusiv-Oder-Gattern EXOR3, EXOR4, den Oder-Gattern OR4, OR5, OR6, den durch K teilenden Zählern U10, U11 und dem Oder-Gatter OR7, die gemeinsam die Schaltung U1 bilden. Der Phasenschieber U3 und der Schleifenprozessor U3 haben den oben beschriebenen Aufbau.

Die nach den vorstehend erläuterten Prinzipien aufgebaute er­ findungsgemäße Schaltungsanordnung besitzt die folgenden Vor­ teile:

• 1. Die Schaltungsanordnung löst vollständig das Problem, wel­ ches sich bisher aufgrund der Tatsache ergab, daß es unge­ wiß war, welche Phasendifferenz zwischen dem Takt und den Eingangsdaten vorhanden war.
• 2. Da das Synchronisieren stets bezüglich der Mitte der Ein­ gangsdaten erfolgt, um dynamische Phasenänderungen der Ein­ gangsdaten aufgrund von Temperatur- und Alterungseffekten und externer Faktoren auszugleichen, ergeben sich keine Synchronisationsfehler.
• 3. Da die Arbeitsgeschwindigkeit der Schaltung nur von der Aufbauzeit und der Haltezeit der D-Flip-Flops abhängig ist, die zur Synchronisation verwendet werden, ist es möglich, die erfindungsgemäße Schaltungsanordnung als sehr schnelle Synchronsier- bzw. Regeneratorschaltung einzusetzen.
• 4. Da für den Aufbau der Schaltungsanordnung lediglich digi­ tale Schaltungen verwendet werden, kann diese mittels klei­ ner handelsüblicher oder kundenspezifischer Halbleiter­ schaltungen aufgebaut werden.
• 5. Die Reproduzierbarkeit der Ergebnisse und die Zuverlässig­ keit der erfindungsgemäßen Schaltungsanordnung sind auch bei einer Massenproduktion hervorragend.
• 6. Da die erfindungsgemäße Schaltungsanordnung gegenüber Pha­ senabweichungen eine sehr große Toleranz aufweist, kann sie bevorzugt in einer Datenaufbereitungsschaltung einge­ setzt werden, wobei maximale Streckenlängen zwischen den einzelnen Regenerationszyklen ermöglicht werden.
• 7. In Kombination mit einer konventionellen Taktregenera­ tionsschaltung können die Eingangsschwankungstoleranz und die Schwankungsübertragungsfunktion unabhängig geregelt werden.

Claims (3)

1. Digitale Regeneratorschaltung mit automatischer Phasenregelung, unter Verwendung logischer Gatter und Flip-Flop-Schaltungen, gekennzeichnet durch folgende Merkmale:
es ist ein erstes logisches Gatter (OR1) vorgesehen, um Eingangsdatensignale (DINDT) mit geregelter Phasenlage zu empfangen und um ein erstes und ein zweites Datensignal zu erzeugen;
es ist ein zweites logisches Gatter (OR2) vorgesehen, um eingangsseitig ein Taktsignal zu empfangen und um ausgangs­ seitig ein erstes Taktsignal und ein dem gegenüber inver­ tiertes zweites Taktsignal zu erzeugen;
es ist ein erstes D-Flip-Flop (FF1) vorgesehen, um synchro­ nisierte Datensignale entsprechend dem invertierten zweiten Taktsignal zu erzeugen, welches einen Dateneingangsschluß zum Empfangen des ersten Datensignals von dem ersten logischen Gatter (OR1) und einen Taktanschluß zum Empfangen des invertierten zweiten Taktsignals von dem zweiten logischen Gatter (OR2) aufweist;
es ist ein zweites D-Flip-Flop (FF2) vorgesehen, um ein synchronisiertes Datensignal gemäß dem ersten Taktsignal zu erzeugen, welches einen Dateneingangsanschluß zum Empfangen eines zweiten Datensignals von dem ersten logischen Gatter (OR1) aufweist sowie einen Taktanschluß zum Empfangen des ersten Taktsignals von dem zweiten logischen Gatter (OR2);
es ist ein erstes logisches Exklusiv-Oder-Gatter (EXOR1) zum Erzeugen eines ersten Ausgangssignals (S-2) und eines invertierten zweiten Ausgangssignals (S-1) durch exklusive Oder-Verknüpfung des synchronisierten Datensignals des ersten D-Flip-Flops (FF1) und des ersten Datensignals des ersten Gatters (OR1) vorgesehen;
es ist ein zweites Exklusiv-Oder-Gatter (EXOR2) zum Erzeugen eines dritten Ausgangssignals (S-4) und eines invertierten vierten Ausgangssignals (S-3) durch Exklusiv- Oder-Verknüpfung des synchronisierten Datensignals des zweiten D-Flip-Flops (FF2) und des zweiten Datensignals des ersten logischen Gatters (OR1) vorgesehen;
es sind erste logische Summiereinrichtungen vorgesehen, um ein erstes Phasenzustandssignal (U-CK) durch elektrische Verknüpfung des zweiten Ausgangssignals des ersten logischen Exklusiv-Oder-Gatters (EXOR1) und des dritten Ausgangssignals des zweiten logischen Exklusiv-Oder-Gatters (EXOR2) zu erzeugen;
es sind zweite logische Summiereinrichtungen vorgesehen, um ein zweites Phasenzustandssignal (D-CK) durch elektrische Verknüpfung des ersten Ausgangssignals des ersten Exklu­ siv-Oder-Gatters (EXOR1) und des vierten Ausgangssignals des zweiten Exklusiv-Oder-Gatters (EXOR2) zu erzeugen;
es ist ein Schleifenprozessor (U2) vorgesehen, der ein Regelsignal (PSC) bitparallel auf mehreren Leitungen erzeugt, derart, daß die Phasendifferenz zwischen den phasengeregelten Eingangsdaten (DINDT) und einem Ein­ gangstakt (INCK) die richtige Phasenbeziehung aufweist, wobei der Schleifenprozessor (U2) folgende Elemente umfaßt:
einen ersten und einen zweiten, durch N teilenden Zähler (U4, U5) mit jeweils einem Takteingang,
ein SR-Flip-Flop (FF3),
einen Vorwärts/Rückwärts-Zähler (U6),
eine aus Gattern aufgebaute Verzögerungsschaltung (U7) und
ein drittes logisches Gatter (OR3), wobei ein erstes und ein zweites Zustandssignal (U-CK, D-CK) jeweils an den Takteingang des ersten bzw. des zweiten durch N teilenden Zählers (U4, U5) angelegt werden,
und wobei ein Ausgangssignal (QU) des einen durch N teilenden Zählers (U4) an einen ersten Eingangsanschluß des dritten logischen Gatters (OR3) und an einen Rückstelleingang des SR-Flip-Flops (FF3) angelegt wird,
und wobei ein Ausgangssignal (RST-1) des dritten logischen Gatters (OR3) an die Rückstelleingänge der durch N teilenden Zähler (U4, U5) und die Verzögerungsschaltung (U7) angelegt wird,
und wobei ein Ausgangssignal der Verzögerungsschaltung (U7) an einen Takteingang des Vorwärts/Rückwärts-Zählers (U6) angelegt wird
und wobei Ausgangssignale (DCON, UCON) des SR-Flip-Flops (FF3) an Richtungssteuereingänge des Vorwärts/Rückwärts- Zählers (U6) angelegt werden,
und wobei der Vorwärts/Rückwärts-Zähler (U6) das Regelsignal (PSC) an den Phasenschieber (U3) liefert,
und wobei der Vorwärts/Rückwärts-Zähler (U6) derart ausgebildet ist, daß sein Zählerstand auf M gesetzt wird, wenn er einen seiner beiden extremen Zählerstände 0 bzw. 2M erreicht; und
es ist ein Phasenschieber (U3) vorgesehen, welcher die Phase der Eingangsdaten in Abhängigkeit vom Regelsignal (PSC) des Schleifenprozessors (U2) regelt und ein phasengeregeltes Eingangsdatensignal (DINDT) für das erste logische Gatter (OR1) liefert,
wobei der Eingangstakt (INCK) ein Regenerations-Taktsignal (RTCK) ist
und wobei das Ausgangssignal des zweiten D-Flip-Flops (FF2) ein synchronisiertes Datensignal (RTDT) ist.

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß sie ferner eine erste aus Gattern aufgebaute Verzögerungsschaltung (U12) aufweist, welche zwischen den Ausgangsanschluß des Phasenschiebers (U3) und den Eingangsanschluß des ersten logischen Gatters (UR1) eingefügt ist.

3. Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß sie eine Stabilisierungsschaltung umfaßt, welche ihrerseits folgende Elemente umfaßt:
eine zweite aus Gattern aufgebaute Verzögerungsschaltung (U13), die mit der ersten Verzögerungsschaltung (U12) verbunden ist;
ein drittes, ein viertes und ein fünftes D-Flip-Flop (FF4, FF5, FF6), wobei jedes dieser D-Flip-Flops einen D-Anschluß zum Empfangen des Ausgangssignals (DINDT) des Phasen­ schiebers (U3) des Ausgangssignals der Verzögerungs­ schaltung (U13) bzw. eines synchronisierten Datensignals (RTDT) aufweist;
wobei das dritte, vierte und fünfte D-Flip-Flop (FF4, FF5, FF6) jeweils einen Takteingang zum Empfangen des Regenera­ tions-Taktsignals (RTCK) aufweisen;
ein drittes, ein viertes und ein fünftes Exklusiv-Oder- Gatter (EXOR3, EXOR4, EXOR5), wobei jedes der Exklusiv- Oder-Gatter einen ersten und einen zweiten Eingangsanschluß aufweist, wobei jeder der ersten Eingangsanschlüsse zum Empfangen des Ausgangssignals eines der D-Flip-Flops (FF4, FF5, FF6) vorgesehen ist, sowie jeweils einen zweiten Eingangsanschluß zum Empfangen des Regenerations-Taktsignals (RTDT);
ein viertes, ein fünftes und ein sechstes logisches Gatter (OR4, OR5, OR6), wobei jedes dieser logischen Gatter einen ersten und einen zweiten Eingangsanschluß aufweist, wobei der erste Eingangsanschluß des Regenerations-Taktsignals (RTCK) empfängt und wobei der zweite Eingangsanschluß dem Empfangen der invertierten Ausgangssignale der Exklusiv- Oder-Gatter (EXOR3, EXOR4, EXOR5) dient,
einen ersten und einen zweiten, durch K teilenden Zähler (U10, U11), wobei jeder dieser Zähler einen Rückstellein­ gang (R) aufweist, um die invertierten Ausgangssignale der logischen Gatter (OR4 bzw. OR5) zu empfangen, und wobei jeder dieser Zähler einen Takteingang zum Empfangen des invertierten Ausgangssignals des Oder-Gatters (OR6) aufweist, und wobei jeder der Zähler einen Ausgangsanschluß aufweist, wobei jeder Ausgangsanschluß mit den betreffenden Takt-Eingangsanschlüssen des ersten und des zweiten, durch K teilenden Zählers verbunden ist; und
ein logisches Gatter (OR7), welches mit dem Ausgangs­ anschluß des ersten und des zweiten, durch K teilenden Zählers (U10, U11) verbunden ist, wobei ein Ausgangssignal dieses logischen Gatters (OR7) an einen Eingangsanschluß des logischen Gatters (OR3) des Schleifenprozessors (U2) angelegt wird.