JPS62217724A - 位相同期回路 - Google Patents
位相同期回路Info
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- JPS62217724A JPS62217724A JP61061126A JP6112686A JPS62217724A JP S62217724 A JPS62217724 A JP S62217724A JP 61061126 A JP61061126 A JP 61061126A JP 6112686 A JP6112686 A JP 6112686A JP S62217724 A JPS62217724 A JP S62217724A
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- pulse
- circuit
- signal
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- digital input
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- 230000003111 delayed effect Effects 0.000 claims abstract description 5
- 230000001360 synchronised effect Effects 0.000 claims description 38
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- 238000010586 diagram Methods 0.000 description 6
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- 239000013642 negative control Substances 0.000 description 1
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Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
この発明は、例えばディジタル符号伝送方式に使用され
る位相同期回路に係わり、高精度なタイミング抽出を可
能とした位相同期回路に関する。
る位相同期回路に係わり、高精度なタイミング抽出を可
能とした位相同期回路に関する。
(従来の技術)
ディジタル符号伝送システムにおける受信装置では、受
信されたバイポーラパルス信号を、フィルタ、Jl−イ
コライザ、全波整流回路を経て2値化した後、位相同期
回路に入力してタイミング抽出が行なわれる。
信されたバイポーラパルス信号を、フィルタ、Jl−イ
コライザ、全波整流回路を経て2値化した後、位相同期
回路に入力してタイミング抽出が行なわれる。
タイミング抽出には周知の位相同期回路が使用されるが
、従来の位相同期回路は、ディジタル入力信号の立上が
りエツジに同期出力が追従するようにフィードバック制
御をかけるものであった。
、従来の位相同期回路は、ディジタル入力信号の立上が
りエツジに同期出力が追従するようにフィードバック制
御をかけるものであった。
しかしながら、この方式は、伝送路での信号劣化があま
りない場合には問題ないが、通常の有線通信のように伝
送路での帯域制限により、受信信号が劣化する場合には
次のような問題を生じる。
りない場合には問題ないが、通常の有線通信のように伝
送路での帯域制限により、受信信号が劣化する場合には
次のような問題を生じる。
すなわち、受信信号は伝送路で帯域制限を受けて歪むた
め、全波整流された後の波形は、第6図中S’+ に示
すように、振幅レベルの変動が生じている。この受信信
号Siは一定のレベルV refで2値化されるので、
振幅の大きざによって2値化波形の立上がりの位相がず
れてしまう。この結果、実際には同期がとれているにも
拘らず、位相差が生じているようにループが動作をして
しまい、タイミング抽出の精度が低下するという問題が
あった。このような問題が生じると、バイポーラパルス
信号の識別品質の低下につながってしまう。
め、全波整流された後の波形は、第6図中S’+ に示
すように、振幅レベルの変動が生じている。この受信信
号Siは一定のレベルV refで2値化されるので、
振幅の大きざによって2値化波形の立上がりの位相がず
れてしまう。この結果、実際には同期がとれているにも
拘らず、位相差が生じているようにループが動作をして
しまい、タイミング抽出の精度が低下するという問題が
あった。このような問題が生じると、バイポーラパルス
信号の識別品質の低下につながってしまう。
(発明が解決しようとする問題点)
上述したように、従来の位相同期回路は、受信信号の振
幅変動によって正確なタイミング抽出が困難になるとい
う問題があった。
幅変動によって正確なタイミング抽出が困難になるとい
う問題があった。
したがって、本発明は上記の問題を解決し、受信信号に
振幅変動が有る場合でも正確なタイミング抽出が可能な
位相同期回路を提供することを目的とする。
振幅変動が有る場合でも正確なタイミング抽出が可能な
位相同期回路を提供することを目的とする。
[発明の構成]
(問題点を解決するための手段)
第1因に示すように、基準発振器3からの基準クロック
CKを分周器4で所定段分周して得た同期出力信号と、
ディジタル入力信号とを位相差検出回路1に導入し、こ
の位相差検出回路1でディジタル入力信号に対する同期
出力信号の位相の進み・遅れを検出する。基準発振器3
と分周器4との間にはパルス付加除去回路2が設けられ
、位相が進みである場合には基準クロックCKからパル
スを除去し、遅れである場合にはパルスを付加すること
に°より、ディジタル入力信号と同期出力信号との位相
同期がとられる。本発明の特徴とする点は、このような
位相同期回路において、位相差検出回路1が、ディジタ
ル入力信号のエツジ間中央位置と、同期出力信号のエツ
ジ位置との位相差を検出する点である。
CKを分周器4で所定段分周して得た同期出力信号と、
ディジタル入力信号とを位相差検出回路1に導入し、こ
の位相差検出回路1でディジタル入力信号に対する同期
出力信号の位相の進み・遅れを検出する。基準発振器3
と分周器4との間にはパルス付加除去回路2が設けられ
、位相が進みである場合には基準クロックCKからパル
スを除去し、遅れである場合にはパルスを付加すること
に°より、ディジタル入力信号と同期出力信号との位相
同期がとられる。本発明の特徴とする点は、このような
位相同期回路において、位相差検出回路1が、ディジタ
ル入力信号のエツジ間中央位置と、同期出力信号のエツ
ジ位置との位相差を検出する点である。
(作用)
受信信号を所定のレベルで2値化してディジタル入力信
号を得た場合、受信信号の振幅が変動していると、ディ
ジタル入力信号の立上がりエツジおよび立下がりエツジ
の位相が変動する。この時、立上がりエツジと立下がり
エツジとでは逆方向に同じ程度に位相が変動するので、
両エツジの中央位置の位相については、受信信号の振幅
値に拘らず一定となる。位相差検出回路1では、ディジ
タル入力信号のエツジ間中央位置を基準として同期出力
信号との位相比較を行なっているので、受信信号の振幅
変動による誤差が排除される。これにより得られた検出
結果に基づき、分周器4に入力される基準クロックCK
のパルス数を制御すると、受信信号の振幅値に拘らず同
期出力信号はディジタル入力信号に正確に追従すること
になる。
号を得た場合、受信信号の振幅が変動していると、ディ
ジタル入力信号の立上がりエツジおよび立下がりエツジ
の位相が変動する。この時、立上がりエツジと立下がり
エツジとでは逆方向に同じ程度に位相が変動するので、
両エツジの中央位置の位相については、受信信号の振幅
値に拘らず一定となる。位相差検出回路1では、ディジ
タル入力信号のエツジ間中央位置を基準として同期出力
信号との位相比較を行なっているので、受信信号の振幅
変動による誤差が排除される。これにより得られた検出
結果に基づき、分周器4に入力される基準クロックCK
のパルス数を制御すると、受信信号の振幅値に拘らず同
期出力信号はディジタル入力信号に正確に追従すること
になる。
(実施例)
以下、図面に基づいて本発明の実施例について説明する
。
。
第1図は一実施例に係る位相同期回路の構成を示す図で
ある。この位相同期回路は、ディジタル入力信号と同期
出力信号とを位相差検出回路1に導入して、両者の位相
差の検出結果を得、これをパルス付加除去回路2に与え
て、基準発振器3から分周器4に出力される基準クロッ
クGKにパルスを付加したり、またM準りロックCKか
らパルスを除去することにより、分周器5からの出力を
ディジタル入力信号に同期させる構成となっている。
ある。この位相同期回路は、ディジタル入力信号と同期
出力信号とを位相差検出回路1に導入して、両者の位相
差の検出結果を得、これをパルス付加除去回路2に与え
て、基準発振器3から分周器4に出力される基準クロッ
クGKにパルスを付加したり、またM準りロックCKか
らパルスを除去することにより、分周器5からの出力を
ディジタル入力信号に同期させる構成となっている。
位相差検出信号1は、次のように構成されている。すな
わち、ディジタル入力信号と同期出力信号とは、排他的
論理和(EX−OR)ゲート11に入力されている。E
X−OR回路の出力は、第1のアンドゲート12に入力
されるとともに、インバータ13を介して第2のアンド
ゲート14に入力されている。また、これら2つのアン
トゲ−1−12,14には、前述したディジタル入力信
号と基準クロックGKとがそれぞれ入力されている。
わち、ディジタル入力信号と同期出力信号とは、排他的
論理和(EX−OR)ゲート11に入力されている。E
X−OR回路の出力は、第1のアンドゲート12に入力
されるとともに、インバータ13を介して第2のアンド
ゲート14に入力されている。また、これら2つのアン
トゲ−1−12,14には、前述したディジタル入力信
号と基準クロックGKとがそれぞれ入力されている。
つまり、第1のアンドゲート12は、ディジタル入力信
号の立上がりから同期出力信号の立上がりまでの期間だ
け基準クロックCKを通過させて第1のパルス列を出力
する別能を有し、第2のアンドグー1−14は、同期出
力信号の立上がりからディジタル入力信号の立下がりま
での期間だけ基準クロックCKを通過させて第2のパル
ス列を出力する□能を有する。第1のアンドゲート12
からの第1のパルス列は第1の双方向カウンタ15のア
ップカウント入力(up)に導入されている。
号の立上がりから同期出力信号の立上がりまでの期間だ
け基準クロックCKを通過させて第1のパルス列を出力
する別能を有し、第2のアンドグー1−14は、同期出
力信号の立上がりからディジタル入力信号の立下がりま
での期間だけ基準クロックCKを通過させて第2のパル
ス列を出力する□能を有する。第1のアンドゲート12
からの第1のパルス列は第1の双方向カウンタ15のア
ップカウント入力(up)に導入されている。
また、第2のアンドゲート14からの第2のパルス列は
双方向カウンタ15のダウンカウント入力(dOWn)
に導入されている。また、この双方向カウンタ15のリ
セット入力(R)には前述したディジタル入力信号をイ
ンバータ16によって反転した信号が与えられている。
双方向カウンタ15のダウンカウント入力(dOWn)
に導入されている。また、この双方向カウンタ15のリ
セット入力(R)には前述したディジタル入力信号をイ
ンバータ16によって反転した信号が与えられている。
この双方向カウンタ15は、リセット入力によって所定
のl!Nlを初期設定するとともに、このリセットの直
前まで保持していたカウント値QがN1よりも大きい時
にはリセット時に第1の出力端子01に1パルスを出力
し、またカウント値QがN1よりも小さい時には第2の
出力端子02にリセット時に1パルスを出力する機能を
有している。この第1の双方向カウンタ15の第1の出
力端子01がらの出力は、第2の双方向カウンタ17の
up大入力与えられていている。また、第1の双方向カ
ウンタ15の第2の出力端子02からの信号は、第2の
双方向カウンタ17のdown入力に与えられている。
のl!Nlを初期設定するとともに、このリセットの直
前まで保持していたカウント値QがN1よりも大きい時
にはリセット時に第1の出力端子01に1パルスを出力
し、またカウント値QがN1よりも小さい時には第2の
出力端子02にリセット時に1パルスを出力する機能を
有している。この第1の双方向カウンタ15の第1の出
力端子01がらの出力は、第2の双方向カウンタ17の
up大入力与えられていている。また、第1の双方向カ
ウンタ15の第2の出力端子02からの信号は、第2の
双方向カウンタ17のdown入力に与えられている。
双方向カウンタ17のR端子には、双方向カウンタ17
の第1の出力端子o1からの信号と第2の出力端子02
からの信号とをオアゲート18を介して与えている。こ
の第2の双方向カウンタ17は、リセット入力によって
所定の値N2を初期設定するとともに、Qが2N1に達
した時には第1の出力端子01に1パルスを出力し、ま
たカウント1ilIQがOになった時には第2の出力端
子o2に1パルスを出力する機能を有している。
の第1の出力端子o1からの信号と第2の出力端子02
からの信号とをオアゲート18を介して与えている。こ
の第2の双方向カウンタ17は、リセット入力によって
所定の値N2を初期設定するとともに、Qが2N1に達
した時には第1の出力端子01に1パルスを出力し、ま
たカウント1ilIQがOになった時には第2の出力端
子o2に1パルスを出力する機能を有している。
そして、第1の端子o1から出力されるパルスはパルス
付加除去回路2の付加制御入力に与えられ、第2の出力
端子02から出力されるパルスはパルス付加除去回路2
の除去制御入力に与えられている。
付加除去回路2の付加制御入力に与えられ、第2の出力
端子02から出力されるパルスはパルス付加除去回路2
の除去制御入力に与えられている。
次に、以上のように構成された位相同期回路の動作を第
2図〜第4図に基づき説明する。
2図〜第4図に基づき説明する。
図示しないフィルタ、J1フィコライザ、全波整流回路
を介して1qられた受信信号3iは、第2図に示すよう
に伝送路の帯域制限を受けて振幅変動を伴っている。こ
れを図示しない2値化回路で所定のしきい値V ref
で2値化するとディジタル入力信号が得られる。いま、
第2図に示すように、ディジタル入力信号の立上がりエ
ツジと立下がりエツジの中央位置に対し同期出力信号の
立上がりエツジの位相が遅れている場合には、第1のア
ンドゲート12からの第1のパルス列の長さが第2のア
ンドゲート14からの第2のパルス列の長さよりも良く
なるため、第1の双方向カウンタ15の第1の出力から
は、リセッ1一時ごとに1パルスが出力される。このパ
ルスがN2個だけ第2の双方向カウンタ17のup大入
力入力されると、双方向カウンタ17のカウント値が2
N2に達するので、第1の出力端子01からパルス付加
除去回路2ヘパルス付加指令信号が出力される。パルス
付加指令信号が出力されると、パルス付加除去回路2は
基準クロックCKに1パルス追加するので、分周器4か
らの同期出力信号の位相は進む。この結果、同期出力信
号はディジタル入力信号の前縁部と後縁部との中央位置
に追従する。
を介して1qられた受信信号3iは、第2図に示すよう
に伝送路の帯域制限を受けて振幅変動を伴っている。こ
れを図示しない2値化回路で所定のしきい値V ref
で2値化するとディジタル入力信号が得られる。いま、
第2図に示すように、ディジタル入力信号の立上がりエ
ツジと立下がりエツジの中央位置に対し同期出力信号の
立上がりエツジの位相が遅れている場合には、第1のア
ンドゲート12からの第1のパルス列の長さが第2のア
ンドゲート14からの第2のパルス列の長さよりも良く
なるため、第1の双方向カウンタ15の第1の出力から
は、リセッ1一時ごとに1パルスが出力される。このパ
ルスがN2個だけ第2の双方向カウンタ17のup大入
力入力されると、双方向カウンタ17のカウント値が2
N2に達するので、第1の出力端子01からパルス付加
除去回路2ヘパルス付加指令信号が出力される。パルス
付加指令信号が出力されると、パルス付加除去回路2は
基準クロックCKに1パルス追加するので、分周器4か
らの同期出力信号の位相は進む。この結果、同期出力信
号はディジタル入力信号の前縁部と後縁部との中央位置
に追従する。
一方、第3図に示すように、ディジタル入力信号の立上
がりエツジと立下がりエツジの中央位置に対し同期出力
信号の立上がりエツジの位相が進んでいる場合には、第
1のアンドゲート12からの第1のパルス列の長さが第
2のアンドゲート14からの第2のパルス列の長さより
も短くなるため、第1の双方向カウンタ15の第2の出
力端子02からは、リセット時ごとに1パルス出力され
る。このパルスがN2個だけ第2の双方向カウンタ1.
7のdown入力に入力されると、双方向カウンタ17
のカウント値が0になるので、12の出力端子02から
パルス付加除去回路2ヘパルス除去指令信号が出力され
る。パルス除去指令信号が出力されると、パルス付加除
去回路2は基準クロックGKから1パルス除去するので
、分周器4からの同期出力信号の位相は遅れる。この結
果、同期出力信号はディジタル入力信号の前縁部と後縁
部との中央位置に追従する。
がりエツジと立下がりエツジの中央位置に対し同期出力
信号の立上がりエツジの位相が進んでいる場合には、第
1のアンドゲート12からの第1のパルス列の長さが第
2のアンドゲート14からの第2のパルス列の長さより
も短くなるため、第1の双方向カウンタ15の第2の出
力端子02からは、リセット時ごとに1パルス出力され
る。このパルスがN2個だけ第2の双方向カウンタ1.
7のdown入力に入力されると、双方向カウンタ17
のカウント値が0になるので、12の出力端子02から
パルス付加除去回路2ヘパルス除去指令信号が出力され
る。パルス除去指令信号が出力されると、パルス付加除
去回路2は基準クロックGKから1パルス除去するので
、分周器4からの同期出力信号の位相は遅れる。この結
果、同期出力信号はディジタル入力信号の前縁部と後縁
部との中央位置に追従する。
更に同期確立状態においては、第4図に示すように、受
信信号S1の振幅変動に拘らず、第1のパルス列と第2
のパルス列とが略同数となり、第1の双方向カウンタ1
5の第1、第2の出力端子Of 、02からパルスが出
力されないが、もしくは両端子01.02に均等にパル
スが出力されるので、安定したタイミング抽出が可能と
なる。
信信号S1の振幅変動に拘らず、第1のパルス列と第2
のパルス列とが略同数となり、第1の双方向カウンタ1
5の第1、第2の出力端子Of 、02からパルスが出
力されないが、もしくは両端子01.02に均等にパル
スが出力されるので、安定したタイミング抽出が可能と
なる。
なお、本発明は上述した実施例に限定されるものではな
い。例えば、位相差検出回路1を第5図に示すように構
成しても良い。この回路は、ディジタル入力信号を立上
がり検出器21と、立下がり検出器22とに導入して、
立上がり検出結果と同期出力との位相差を立上がり位相
差検出器23で検出するとともに、立下がり検出結果と
同期出力との位相差を立下がり位相差検出器24で検出
する。そして、雨検出器23.24の検出結果を比較器
25で比較して、ディジタル入力信号のパルス中央位置
に対し同期出力信号の立上がり位相が進んでいる場合に
は、負制御パルスがランダムウオークフィルタ26に与
えられ、遅れている場合には正制御パルスがランダムウ
オークフィルタ26に与えられる。ランダムウオークフ
ィルタ26は、前述したような2N段の双方向カウンタ
で構成すればよく、例えばリセット時にカウント値をN
にセットして、正制御パルスによりカウントアツプ、負
制御パルスによりカウントダウンするとともに、そのカ
ウント値が2Nに達した場合にパルス付加指令を、また
カウント値がOになったらパルス除去指令をそれぞれパ
ルス付加除去回路2に与えるもので良い。
い。例えば、位相差検出回路1を第5図に示すように構
成しても良い。この回路は、ディジタル入力信号を立上
がり検出器21と、立下がり検出器22とに導入して、
立上がり検出結果と同期出力との位相差を立上がり位相
差検出器23で検出するとともに、立下がり検出結果と
同期出力との位相差を立下がり位相差検出器24で検出
する。そして、雨検出器23.24の検出結果を比較器
25で比較して、ディジタル入力信号のパルス中央位置
に対し同期出力信号の立上がり位相が進んでいる場合に
は、負制御パルスがランダムウオークフィルタ26に与
えられ、遅れている場合には正制御パルスがランダムウ
オークフィルタ26に与えられる。ランダムウオークフ
ィルタ26は、前述したような2N段の双方向カウンタ
で構成すればよく、例えばリセット時にカウント値をN
にセットして、正制御パルスによりカウントアツプ、負
制御パルスによりカウントダウンするとともに、そのカ
ウント値が2Nに達した場合にパルス付加指令を、また
カウント値がOになったらパルス除去指令をそれぞれパ
ルス付加除去回路2に与えるもので良い。
また、本発明は、特に入力信号のパルス立上がりと立下
がりとの間の中央位置に同期出力の立上がり位置が追従
するものに限定されることはなく、例えばディジタル入
力信号の立下がりから立上がりまでの中央位置に同期出
力の立上がり位置あるいは立下がり位置が同期する構成
でも同様の効果を得ることができる。
がりとの間の中央位置に同期出力の立上がり位置が追従
するものに限定されることはなく、例えばディジタル入
力信号の立下がりから立上がりまでの中央位置に同期出
力の立上がり位置あるいは立下がり位置が同期する構成
でも同様の効果を得ることができる。
[発明の効果]
以上のように、本発明によれば、受信信号の振幅変動に
拘らず、ディジタル入力信号の高精度なタイミング抽出
が可能な位相同期回路を提供することができる。
拘らず、ディジタル入力信号の高精度なタイミング抽出
が可能な位相同期回路を提供することができる。
第1図は本発明の一実施例に係る位相同期回路のブロッ
ク図、第2図〜第4図は同位相同期回路の動作を説明す
るための波形図、第5図は本発明の他の実施例に係る位
相同期回路の構成を示すブロック図、第6図は従来の位
相同期回路の問題点を説明するための波形図である。 1・・・位相差検出回路、2・・・パルス付加除去回路
、3・・・基準発振器、4・・・分周器。
ク図、第2図〜第4図は同位相同期回路の動作を説明す
るための波形図、第5図は本発明の他の実施例に係る位
相同期回路の構成を示すブロック図、第6図は従来の位
相同期回路の問題点を説明するための波形図である。 1・・・位相差検出回路、2・・・パルス付加除去回路
、3・・・基準発振器、4・・・分周器。
Claims (3)
- (1)基準発振器と、この基準発振器から出力される基
準クロックを分周して同期出力信号を得る分周器と、こ
の分周器からの同期出力信号とディジタル入力信号とを
入力し前記ディジタル入力信号に対する前記同期出力信
号の位相の進み・遅れを検出する位相差検出回路と、こ
の位相差検出回路の検出結果が進みである場合には前記
基準クロックからパルスを除去し、前記検出結果が遅れ
である場合には前記基準クロックにパルスを付加するパ
ルス付加除去回路とを具備した位相同期回路において、
前記位相差検出回路は、前記ディジタル入力信号のエッ
ジ間中央位置と前記同期出力信号のエッジ位置との位相
差を検出するものであることを特徴とする位相同期回路
。 - (2)前記位相差検出回路は、前記ディジタル入力信号
の立上がりから前記同期出力信号の立上がりまでの時間
と、前記同期出力信号の立上がりから前記ディジタル入
力信号の立下がりまでの時間とを比較するものであるこ
とを特徴とする特許請求の範囲第1項記載の位相同期回
路。 - (3)前記位相差検出回路は、前記ディジタル入力信号
と前記同期出力信号との排他的論理和出力と、前記ディ
ジタル入力信号との論理積出力で前記基準クロックをゲ
ートして第1のパルス列を得るとともに、前記排他的論
理和出力の反転出力と、前記ディジタル入力信号との論
理積出力で前記基準クロックをゲートして第2のパルス
列を得る回路と、この回路で得られた前記第1のパルス
列でカウントアップし、前記第2のパルス列でカウント
ダウンして、カウント値が第1の値に達したら前記パル
ス付加除去回路にパルス付加指令を送出し、同第2の値
に達したら前記パルス付加除去回路にパルス除去指令を
出力する回路とを具備したことを特徴とする特許請求の
範囲第2項記載の位相同期回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61061126A JPS62217724A (ja) | 1986-03-19 | 1986-03-19 | 位相同期回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61061126A JPS62217724A (ja) | 1986-03-19 | 1986-03-19 | 位相同期回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62217724A true JPS62217724A (ja) | 1987-09-25 |
Family
ID=13162075
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61061126A Pending JPS62217724A (ja) | 1986-03-19 | 1986-03-19 | 位相同期回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62217724A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01123544A (ja) * | 1987-10-19 | 1989-05-16 | Internatl Business Mach Corp <Ibm> | クロツク信号抽出回路 |
JPH0382222A (ja) * | 1989-06-13 | 1991-04-08 | Electron & Telecommun Res Inst | ディジタル自動位相制御リタイミング回路 |
-
1986
- 1986-03-19 JP JP61061126A patent/JPS62217724A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01123544A (ja) * | 1987-10-19 | 1989-05-16 | Internatl Business Mach Corp <Ibm> | クロツク信号抽出回路 |
JPH0382222A (ja) * | 1989-06-13 | 1991-04-08 | Electron & Telecommun Res Inst | ディジタル自動位相制御リタイミング回路 |
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