JPS62217724A - 位相同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、例えばディジタル符号伝送方式に使用され
る位相同期回路に係わり、高精度なタイミング抽出を可
能とした位相同期回路に関する。

（従来の技術） ディジタル符号伝送システムにおける受信装置では、受
信されたバイポーラパルス信号を、フィルタ、Ｊｌ−イ
コライザ、全波整流回路を経て２値化した後、位相同期
回路に入力してタイミング抽出が行なわれる。

タイミング抽出には周知の位相同期回路が使用されるが
、従来の位相同期回路は、ディジタル入力信号の立上が
りエツジに同期出力が追従するようにフィードバック制
御をかけるものであった。

しかしながら、この方式は、伝送路での信号劣化があま
りない場合には問題ないが、通常の有線通信のように伝
送路での帯域制限により、受信信号が劣化する場合には
次のような問題を生じる。

すなわち、受信信号は伝送路で帯域制限を受けて歪むた
め、全波整流された後の波形は、第６図中Ｓ’＋　に示
すように、振幅レベルの変動が生じている。この受信信
号Ｓｉは一定のレベルＶ　ｒｅｆで２値化されるので、
振幅の大きざによって２値化波形の立上がりの位相がず
れてしまう。この結果、実際には同期がとれているにも
拘らず、位相差が生じているようにループが動作をして
しまい、タイミング抽出の精度が低下するという問題が
あった。このような問題が生じると、バイポーラパルス
信号の識別品質の低下につながってしまう。

（発明が解決しようとする問題点） 上述したように、従来の位相同期回路は、受信信号の振
幅変動によって正確なタイミング抽出が困難になるとい
う問題があった。

したがって、本発明は上記の問題を解決し、受信信号に
振幅変動が有る場合でも正確なタイミング抽出が可能な
位相同期回路を提供することを目的とする。

［発明の構成］ （問題点を解決するための手段） 第１因に示すように、基準発振器３からの基準クロック
ＣＫを分周器４で所定段分周して得た同期出力信号と、
ディジタル入力信号とを位相差検出回路１に導入し、こ
の位相差検出回路１でディジタル入力信号に対する同期
出力信号の位相の進み・遅れを検出する。基準発振器３
と分周器４との間にはパルス付加除去回路２が設けられ
、位相が進みである場合には基準クロックＣＫからパル
スを除去し、遅れである場合にはパルスを付加すること
に°より、ディジタル入力信号と同期出力信号との位相
同期がとられる。本発明の特徴とする点は、このような
位相同期回路において、位相差検出回路１が、ディジタ
ル入力信号のエツジ間中央位置と、同期出力信号のエツ
ジ位置との位相差を検出する点である。

（作用） 受信信号を所定のレベルで２値化してディジタル入力信
号を得た場合、受信信号の振幅が変動していると、ディ
ジタル入力信号の立上がりエツジおよび立下がりエツジ
の位相が変動する。この時、立上がりエツジと立下がり
エツジとでは逆方向に同じ程度に位相が変動するので、
両エツジの中央位置の位相については、受信信号の振幅
値に拘らず一定となる。位相差検出回路１では、ディジ
タル入力信号のエツジ間中央位置を基準として同期出力
信号との位相比較を行なっているので、受信信号の振幅
変動による誤差が排除される。これにより得られた検出
結果に基づき、分周器４に入力される基準クロックＣＫ
のパルス数を制御すると、受信信号の振幅値に拘らず同
期出力信号はディジタル入力信号に正確に追従すること
になる。

（実施例） 以下、図面に基づいて本発明の実施例について説明する
。

第１図は一実施例に係る位相同期回路の構成を示す図で
ある。この位相同期回路は、ディジタル入力信号と同期
出力信号とを位相差検出回路１に導入して、両者の位相
差の検出結果を得、これをパルス付加除去回路２に与え
て、基準発振器３から分周器４に出力される基準クロッ
クＧＫにパルスを付加したり、またＭ準りロックＣＫか
らパルスを除去することにより、分周器５からの出力を
ディジタル入力信号に同期させる構成となっている。

位相差検出信号１は、次のように構成されている。すな
わち、ディジタル入力信号と同期出力信号とは、排他的
論理和（ＥＸ−ＯＲ）ゲート１１に入力されている。Ｅ
Ｘ−ＯＲ回路の出力は、第１のアンドゲート１２に入力
されるとともに、インバータ１３を介して第２のアンド
ゲート１４に入力されている。また、これら２つのアン
トゲ−１−１２，１４には、前述したディジタル入力信
号と基準クロックＧＫとがそれぞれ入力されている。

つまり、第１のアンドゲート１２は、ディジタル入力信
号の立上がりから同期出力信号の立上がりまでの期間だ
け基準クロックＣＫを通過させて第１のパルス列を出力
する別能を有し、第２のアンドグー１−１４は、同期出
力信号の立上がりからディジタル入力信号の立下がりま
での期間だけ基準クロックＣＫを通過させて第２のパル
ス列を出力する□能を有する。第１のアンドゲート１２
からの第１のパルス列は第１の双方向カウンタ１５のア
ップカウント入力（ｕｐ）に導入されている。

また、第２のアンドゲート１４からの第２のパルス列は
双方向カウンタ１５のダウンカウント入力（ｄＯＷｎ）
に導入されている。また、この双方向カウンタ１５のリ
セット入力（Ｒ）には前述したディジタル入力信号をイ
ンバータ１６によって反転した信号が与えられている。

この双方向カウンタ１５は、リセット入力によって所定
のｌ！Ｎｌを初期設定するとともに、このリセットの直
前まで保持していたカウント値ＱがＮ１よりも大きい時
にはリセット時に第１の出力端子０１に１パルスを出力
し、またカウント値ＱがＮ１よりも小さい時には第２の
出力端子０２にリセット時に１パルスを出力する機能を
有している。この第１の双方向カウンタ１５の第１の出
力端子０１がらの出力は、第２の双方向カウンタ１７の
ｕｐ大入力与えられていている。また、第１の双方向カ
ウンタ１５の第２の出力端子０２からの信号は、第２の
双方向カウンタ１７のｄｏｗｎ入力に与えられている。

双方向カウンタ１７のＲ端子には、双方向カウンタ１７
の第１の出力端子ｏ１からの信号と第２の出力端子０２
からの信号とをオアゲート１８を介して与えている。こ
の第２の双方向カウンタ１７は、リセット入力によって
所定の値Ｎ２を初期設定するとともに、Ｑが２Ｎ１に達
した時には第１の出力端子０１に１パルスを出力し、ま
たカウント１ｉｌＩＱがＯになった時には第２の出力端
子ｏ２に１パルスを出力する機能を有している。

そして、第１の端子ｏ１から出力されるパルスはパルス
付加除去回路２の付加制御入力に与えられ、第２の出力
端子０２から出力されるパルスはパルス付加除去回路２
の除去制御入力に与えられている。

次に、以上のように構成された位相同期回路の動作を第
２図〜第４図に基づき説明する。

図示しないフィルタ、Ｊ１フィコライザ、全波整流回路
を介して１ｑられた受信信号３ｉは、第２図に示すよう
に伝送路の帯域制限を受けて振幅変動を伴っている。こ
れを図示しない２値化回路で所定のしきい値Ｖ　ｒｅｆ
で２値化するとディジタル入力信号が得られる。いま、
第２図に示すように、ディジタル入力信号の立上がりエ
ツジと立下がりエツジの中央位置に対し同期出力信号の
立上がりエツジの位相が遅れている場合には、第１のア
ンドゲート１２からの第１のパルス列の長さが第２のア
ンドゲート１４からの第２のパルス列の長さよりも良く
なるため、第１の双方向カウンタ１５の第１の出力から
は、リセッ１一時ごとに１パルスが出力される。このパ
ルスがＮ２個だけ第２の双方向カウンタ１７のｕｐ大入
力入力されると、双方向カウンタ１７のカウント値が２
Ｎ２に達するので、第１の出力端子０１からパルス付加
除去回路２ヘパルス付加指令信号が出力される。パルス
付加指令信号が出力されると、パルス付加除去回路２は
基準クロックＣＫに１パルス追加するので、分周器４か
らの同期出力信号の位相は進む。この結果、同期出力信
号はディジタル入力信号の前縁部と後縁部との中央位置
に追従する。

一方、第３図に示すように、ディジタル入力信号の立上
がりエツジと立下がりエツジの中央位置に対し同期出力
信号の立上がりエツジの位相が進んでいる場合には、第
１のアンドゲート１２からの第１のパルス列の長さが第
２のアンドゲート１４からの第２のパルス列の長さより
も短くなるため、第１の双方向カウンタ１５の第２の出
力端子０２からは、リセット時ごとに１パルス出力され
る。このパルスがＮ２個だけ第２の双方向カウンタ１．
７のｄｏｗｎ入力に入力されると、双方向カウンタ１７
のカウント値が０になるので、１２の出力端子０２から
パルス付加除去回路２ヘパルス除去指令信号が出力され
る。パルス除去指令信号が出力されると、パルス付加除
去回路２は基準クロックＧＫから１パルス除去するので
、分周器４からの同期出力信号の位相は遅れる。この結
果、同期出力信号はディジタル入力信号の前縁部と後縁
部との中央位置に追従する。

更に同期確立状態においては、第４図に示すように、受
信信号Ｓ１の振幅変動に拘らず、第１のパルス列と第２
のパルス列とが略同数となり、第１の双方向カウンタ１
５の第１、第２の出力端子Ｏｆ　、０２からパルスが出
力されないが、もしくは両端子０１．０２に均等にパル
スが出力されるので、安定したタイミング抽出が可能と
なる。

なお、本発明は上述した実施例に限定されるものではな
い。例えば、位相差検出回路１を第５図に示すように構
成しても良い。この回路は、ディジタル入力信号を立上
がり検出器２１と、立下がり検出器２２とに導入して、
立上がり検出結果と同期出力との位相差を立上がり位相
差検出器２３で検出するとともに、立下がり検出結果と
同期出力との位相差を立下がり位相差検出器２４で検出
する。そして、雨検出器２３．２４の検出結果を比較器
２５で比較して、ディジタル入力信号のパルス中央位置
に対し同期出力信号の立上がり位相が進んでいる場合に
は、負制御パルスがランダムウオークフィルタ２６に与
えられ、遅れている場合には正制御パルスがランダムウ
オークフィルタ２６に与えられる。ランダムウオークフ
ィルタ２６は、前述したような２Ｎ段の双方向カウンタ
で構成すればよく、例えばリセット時にカウント値をＮ
にセットして、正制御パルスによりカウントアツプ、負
制御パルスによりカウントダウンするとともに、そのカ
ウント値が２Ｎに達した場合にパルス付加指令を、また
カウント値がＯになったらパルス除去指令をそれぞれパ
ルス付加除去回路２に与えるもので良い。

また、本発明は、特に入力信号のパルス立上がりと立下
がりとの間の中央位置に同期出力の立上がり位置が追従
するものに限定されることはなく、例えばディジタル入
力信号の立下がりから立上がりまでの中央位置に同期出
力の立上がり位置あるいは立下がり位置が同期する構成
でも同様の効果を得ることができる。

［発明の効果］ 以上のように、本発明によれば、受信信号の振幅変動に
拘らず、ディジタル入力信号の高精度なタイミング抽出
が可能な位相同期回路を提供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係る位相同期回路のブロッ
ク図、第２図〜第４図は同位相同期回路の動作を説明す
るための波形図、第５図は本発明の他の実施例に係る位
相同期回路の構成を示すブロック図、第６図は従来の位
相同期回路の問題点を説明するための波形図である。 １・・・位相差検出回路、２・・・パルス付加除去回路
、３・・・基準発振器、４・・・分周器。

Claims (3)

【特許請求の範囲】
1. （１）基準発振器と、この基準発振器から出力される基
   準クロックを分周して同期出力信号を得る分周器と、こ
   の分周器からの同期出力信号とディジタル入力信号とを
   入力し前記ディジタル入力信号に対する前記同期出力信
   号の位相の進み・遅れを検出する位相差検出回路と、こ
   の位相差検出回路の検出結果が進みである場合には前記
   基準クロックからパルスを除去し、前記検出結果が遅れ
   である場合には前記基準クロックにパルスを付加するパ
   ルス付加除去回路とを具備した位相同期回路において、
   前記位相差検出回路は、前記ディジタル入力信号のエッ
   ジ間中央位置と前記同期出力信号のエッジ位置との位相
   差を検出するものであることを特徴とする位相同期回路
   。
2. （２）前記位相差検出回路は、前記ディジタル入力信号
   の立上がりから前記同期出力信号の立上がりまでの時間
   と、前記同期出力信号の立上がりから前記ディジタル入
   力信号の立下がりまでの時間とを比較するものであるこ
   とを特徴とする特許請求の範囲第１項記載の位相同期回
   路。
3. （３）前記位相差検出回路は、前記ディジタル入力信号
   と前記同期出力信号との排他的論理和出力と、前記ディ
   ジタル入力信号との論理積出力で前記基準クロックをゲ
   ートして第１のパルス列を得るとともに、前記排他的論
   理和出力の反転出力と、前記ディジタル入力信号との論
   理積出力で前記基準クロックをゲートして第２のパルス
   列を得る回路と、この回路で得られた前記第１のパルス
   列でカウントアップし、前記第２のパルス列でカウント
   ダウンして、カウント値が第１の値に達したら前記パル
   ス付加除去回路にパルス付加指令を送出し、同第２の値
   に達したら前記パルス付加除去回路にパルス除去指令を
   出力する回路とを具備したことを特徴とする特許請求の
   範囲第２項記載の位相同期回路。