JPS5939928B2 - 同期外れ検出回路 - Google Patents
同期外れ検出回路Info
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- JPS5939928B2 JPS5939928B2 JP53127280A JP12728078A JPS5939928B2 JP S5939928 B2 JPS5939928 B2 JP S5939928B2 JP 53127280 A JP53127280 A JP 53127280A JP 12728078 A JP12728078 A JP 12728078A JP S5939928 B2 JPS5939928 B2 JP S5939928B2
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- Japan
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- 238000010586 diagram Methods 0.000 description 9
- 230000001360 synchronised effect Effects 0.000 description 8
- 230000003111 delayed effect Effects 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 2
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- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
-
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- H03—ELECTRONIC CIRCUITRY
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- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
本発明は位相同期回路の同期状態を監視し、同期外れ状
態を検出する同期外れ検出回路に関する。
態を検出する同期外れ検出回路に関する。
位相同期回路CPLL)は第1図に示す如く、電圧制御
発振器(以下VCOという)11、位相比較器12およ
びループフィルタ13により構成されていて、入力信号
sinθ1 とvCO出力cosθ2との位相差5in
(θ1−θ2)が零になるようにループが動作する。
発振器(以下VCOという)11、位相比較器12およ
びループフィルタ13により構成されていて、入力信号
sinθ1 とvCO出力cosθ2との位相差5in
(θ1−θ2)が零になるようにループが動作する。
このようなPLLの同期外れ状態を検出する手段として
従来は同図に示すように、入力信号又はVCO出力のい
ずれか一方(図では入力信号)をシ)移相器14に通し
て、第2の位相比較器15に他方の信号とともに印加し
、その位相比較出力を低域通過フィルタ(LPF)16
を通す。
従来は同図に示すように、入力信号又はVCO出力のい
ずれか一方(図では入力信号)をシ)移相器14に通し
て、第2の位相比較器15に他方の信号とともに印加し
、その位相比較出力を低域通過フィルタ(LPF)16
を通す。
このときcos (θ1−θ2)の位相比較出力が得ら
れるので、これを積分器17に供給して適当な時定数を
もたせて積分を行い、1”0”の判定回路18を通すこ
とにより同期外れ検出出力を得るようにしている。
れるので、これを積分器17に供給して適当な時定数を
もたせて積分を行い、1”0”の判定回路18を通すこ
とにより同期外れ検出出力を得るようにしている。
すなわち今、vCO出力cosθ2と入力信号sinθ
1が同期状態にあるとすると、θ1−θ2キOであるた
め、第2の位相比較器の位相比較出力はcos (θ、
−θ2)中1となる。
1が同期状態にあるとすると、θ1−θ2キOであるた
め、第2の位相比較器の位相比較出力はcos (θ、
−θ2)中1となる。
従って判定回路18の同期外れ検出出力は1”となり、
との場合PLLが同期状態であることが判定される。
との場合PLLが同期状態であることが判定される。
ところがこのような従来回路には次の様な問題点がある
。
。
すなわち、金入力信号の周波数が変化するとvCO出力
もそれに追従していくが、その変化量が大きくなると、
ループゲイン一定のもとにおいて、残留誤差としての5
in(θ1−θ2)の値が零から大きな値となるため、
cos(θ1−02)は判別回路18の閾値をさってO
”レベルになってしまう可能性もあり、同期がたとえと
れていても残留誤差のために同期外れとみなしてしまう
欠点があった。
もそれに追従していくが、その変化量が大きくなると、
ループゲイン一定のもとにおいて、残留誤差としての5
in(θ1−θ2)の値が零から大きな値となるため、
cos(θ1−02)は判別回路18の閾値をさってO
”レベルになってしまう可能性もあり、同期がたとえと
れていても残留誤差のために同期外れとみなしてしまう
欠点があった。
一方上記のようなアナログ位相比較器を用いたPLLに
対して、vCO出力信号及び入力信号をパルス信号表示
とし、位相比較器として第2図に示すような論理回路の
組み合せによるディジタル型位相比較器を用いたPLL
が知られている。
対して、vCO出力信号及び入力信号をパルス信号表示
とし、位相比較器として第2図に示すような論理回路の
組み合せによるディジタル型位相比較器を用いたPLL
が知られている。
このようなディジタル型位相比較器においては、この位
相比較器出力をそのまま同期外れ検出信号として使うこ
とができ、第1図のようなアナログ型PLLの場合のよ
うに同期外れ検出のための特別な回路が不要であるとい
う利点のほかに、前述のような残留誤差による誤検出の
問題がないという優れた利点を有している。
相比較器出力をそのまま同期外れ検出信号として使うこ
とができ、第1図のようなアナログ型PLLの場合のよ
うに同期外れ検出のための特別な回路が不要であるとい
う利点のほかに、前述のような残留誤差による誤検出の
問題がないという優れた利点を有している。
しかし第2図に示す位相比較器を同期外れ検出回路とし
て使用した場合次のような問題がある。
て使用した場合次のような問題がある。
すなわち第3図a乃至Cは位相比較器のR端子に例えば
入力信号、■端子にVCO信号を印加した場合のU端子
、D端子の出力波形を示したものである。
入力信号、■端子にVCO信号を印加した場合のU端子
、D端子の出力波形を示したものである。
まず第3図aはR信号に対してV信号が遅れ位相で同期
がかかった場合を示し、その時のD端子は常時“1”レ
ベルである。
がかかった場合を示し、その時のD端子は常時“1”レ
ベルである。
従ってこのD端子出力を同期外れ検出信号とすれば良さ
そうであるが、第3図すのようにR信号に対して■信号
が進み位相で同期がかかつている場合には常時“1”レ
ベルにあるのはU端子出力である。
そうであるが、第3図すのようにR信号に対して■信号
が進み位相で同期がかかつている場合には常時“1”レ
ベルにあるのはU端子出力である。
つまり同じ同期がかかつている状態でも遅れ位相ではD
端子出力が1”レベルであり、進み位相ではU端子出力
が゛°1″レベルとなる。
端子出力が1”レベルであり、進み位相ではU端子出力
が゛°1″レベルとなる。
従ってこの位相比較器の出力を同期外れ検出信号として
使用するには、入力信号の変化に対してVCOの信号の
同期状態の位相が進んでいるか遅れているかによって同
期検出回路の出力端子を変更しなければならないという
不都合がある。
使用するには、入力信号の変化に対してVCOの信号の
同期状態の位相が進んでいるか遅れているかによって同
期検出回路の出力端子を変更しなければならないという
不都合がある。
また更に大きな問題は、第3図Cに示すようにR端子信
号に対しV端子信号の周波数が異なり同期がはずれてい
るような状態においてもD端子出力が常に“1”レベル
となってしまうので、D端子出力だけをみたのでは同期
がかかつていると誤って判定することになる。
号に対しV端子信号の周波数が異なり同期がはずれてい
るような状態においてもD端子出力が常に“1”レベル
となってしまうので、D端子出力だけをみたのでは同期
がかかつていると誤って判定することになる。
本発明はこのような点に鑑みてなされたもので、入力信
号の周波数が大きく変化し残留誤差が大きくなっても同
期外れの有無を正確に検出することができるとともに、
同期状態の位相が進み状態でも遅れ状態であっても常に
ひとつの出力端子より同期外れ検出信号が得られるよう
な同期外れ検出回路を提供することを目的とするもので
ある。
号の周波数が大きく変化し残留誤差が大きくなっても同
期外れの有無を正確に検出することができるとともに、
同期状態の位相が進み状態でも遅れ状態であっても常に
ひとつの出力端子より同期外れ検出信号が得られるよう
な同期外れ検出回路を提供することを目的とするもので
ある。
すなわち本発明は前記ディジタル位相比較器の両出力端
子信号の実質的なNAND演算を行い、その出力を遅延
型フリップフロップのD端子へ接続するとともに、この
フリップフロップのクロック端子を位相比較器のいずれ
か一方の入力端子に接続し、フリップフロップの一つの
出力端子信号を位相同期外れ検出信号として用いるよう
にしたもので、目的とする位相同期外れ検出回路を得る
ことができる。
子信号の実質的なNAND演算を行い、その出力を遅延
型フリップフロップのD端子へ接続するとともに、この
フリップフロップのクロック端子を位相比較器のいずれ
か一方の入力端子に接続し、フリップフロップの一つの
出力端子信号を位相同期外れ検出信号として用いるよう
にしたもので、目的とする位相同期外れ検出回路を得る
ことができる。
以下本発明を図面を参照して詳細に説明する。
第4図aは本発明の一実施例を示すもので、41は第2
図で示したディジタル型位相比較器である。
図で示したディジタル型位相比較器である。
この位相比較器4102つの入力端子の一方例えばRに
は入力信号が印加され、他の一方の入力端子VにVCO
42よりVDO信号が印加される。
は入力信号が印加され、他の一方の入力端子VにVCO
42よりVDO信号が印加される。
位相比較出力は2つの出力端子U、Vより得られるが、
この出力はチャージポンプ43に供給され位相比較結果
に対応した電圧に変換されループフィルタ44を介して
VCO42に供給される。
この出力はチャージポンプ43に供給され位相比較結果
に対応した電圧に変換されループフィルタ44を介して
VCO42に供給される。
このループは通常のPLL回路を構成している。
一方前記位相比較器4102つの出力はそえぞれインバ
ータ45.46を介してオア(OR)回路47に供給さ
れ(U+D )なる論理演算がなされる。
ータ45.46を介してオア(OR)回路47に供給さ
れ(U+D )なる論理演算がなされる。
論理演算(U+D )はド・モルガンの定理より([J
+D=[J −D )であるから上記インパーク45.
46およびOR回路47は実質的にNAND演算を行う
回路である。
+D=[J −D )であるから上記インパーク45.
46およびOR回路47は実質的にNAND演算を行う
回路である。
従ってこの回路を第4図すに示すようにNAND回路4
9で置き換えることもできる。
9で置き換えることもできる。
このNAND演算出力は遅延(D)型フリップフロップ
48のD端子に供給される。
48のD端子に供給される。
このD型フリップフロップ48はクロック端子Cが位相
比較器41の入力端子、例えばR端子に接続されており
、R端子信号(入力信号)をタイミングクロックとして
いる。
比較器41の入力端子、例えばR端子に接続されており
、R端子信号(入力信号)をタイミングクロックとして
いる。
また出力端子Qが同期外れ検出信号出力端となっている
。
。
次に上記回路の動作を第5図a乃至Cを参照して説明す
る。
る。
第5図aはR端子信号(同図R)に対し、■端子信号(
同図V)の位相が遅れている場合でありその時のU端子
出力、D端子出力は同図U、Dの如くなる。
同図V)の位相が遅れている場合でありその時のU端子
出力、D端子出力は同図U、Dの如くなる。
そしてこの出力U、DのNAND出力G出力図Gに示す
ように出力Uを極性反転した形となる。
ように出力Uを極性反転した形となる。
このG信号の供給を受けるD型フリップフロップ48は
前述のようにクロック端子が位相比較器41のR端子に
接続されているから、このD型フリップフロップ48は
R端子信号の立上り点でG信号を判別する。
前述のようにクロック端子が位相比較器41のR端子に
接続されているから、このD型フリップフロップ48は
R端子信号の立上り点でG信号を判別する。
従ってそのQ出力(同期外れ検出信号)は同図Qに示す
ように常に”1”となり、回路が同期がかかつているこ
とを示す。
ように常に”1”となり、回路が同期がかかつているこ
とを示す。
また第5図すはR端子信号(同図R)に対し、■端子信
号(同図V)の位相が進んでいる場合であり、その時の
し端子出力、D端子出力は同図U。
号(同図V)の位相が進んでいる場合であり、その時の
し端子出力、D端子出力は同図U。
Dの如くなる。
そしてこの出力U、DのNAND出力G出力図Gに示す
ように出力りを極性反転した形となる。
ように出力りを極性反転した形となる。
同様にD型フリップフロップ48はR端子信号の立上り
点でG信号を判別するため、そのζ出力は同図Qに示す
ように常に”1”となる。
点でG信号を判別するため、そのζ出力は同図Qに示す
ように常に”1”となる。
つまり同期がかかつている状態においては遅れ位相状態
にあろうが、進み位相にあろうが、同期外れ検出信号点
は常に1”レベルとなる。
にあろうが、進み位相にあろうが、同期外れ検出信号点
は常に1”レベルとなる。
一方同期がはずれている状態においては第5図Cに示す
様な動作をする。
様な動作をする。
すなわち第5図CはR端子信号(同図R)に対し、■端
子信号(同図V)の周波数が低い場合を示しており、こ
の時はU端子には同図Uに示すようなパルスが発生し、
PLLのループはvCOの周波数を高めるよう動作する
。
子信号(同図V)の周波数が低い場合を示しており、こ
の時はU端子には同図Uに示すようなパルスが発生し、
PLLのループはvCOの周波数を高めるよう動作する
。
このときD端子出力(同図D)は不動作で常時01”レ
ベルとなっている。
ベルとなっている。
この状態におけるNAND出力G出力図Gに示すように
、U端子出力を極性反転した形となるが、この場合第5
図a。
、U端子出力を極性反転した形となるが、この場合第5
図a。
bと異なる点はR端子信号の立上り時点においてレベル
゛1”となる場合が生ずることである。
゛1”となる場合が生ずることである。
従ってD型フリップフロップ48は反転動作し、同図Q
に示すようなランダムに出力レベルが反転するζ出力が
得られる。
に示すようなランダムに出力レベルが反転するζ出力が
得られる。
つまり同期が外れている状態においては出力レベルがラ
ンダムに反転するパルスが得られることになる。
ンダムに反転するパルスが得られることになる。
このように本発明によると、D型フリップフロップのζ
出力を同期外れ検出信号とすることにより、VCO信号
の位相が入力信号の位相に対し、進んでいても遅れてい
ても同期してさえいれば常に1”レベルの信号を得るこ
とができ、また非同期状態にあってはランダムなパルス
を得ることができる。
出力を同期外れ検出信号とすることにより、VCO信号
の位相が入力信号の位相に対し、進んでいても遅れてい
ても同期してさえいれば常に1”レベルの信号を得るこ
とができ、また非同期状態にあってはランダムなパルス
を得ることができる。
従ってζ出力のみ検知すれば同期判定が可能であり、従
来のように位相の進み遅れで端子を変更しなげればなら
ないという不都合がない。
来のように位相の進み遅れで端子を変更しなげればなら
ないという不都合がない。
また非同期状態にあっては前述のようなランダムなパル
スが得られ、従来のように非同期状態を誤って同期状態
であると誤判定することもなく、正確に同期判定を行う
ことができる。
スが得られ、従来のように非同期状態を誤って同期状態
であると誤判定することもなく、正確に同期判定を行う
ことができる。
更に本発明によると入力信号が大きく変化した場合の残
留誤差の問題も解消されることは勿論である。
留誤差の問題も解消されることは勿論である。
なお前記実施例においては、D型フリップフロップのク
ロックとしてR端子入力信号を用いたが第6図に示すよ
うに■端子入力信号を用いても動作には何ら変更はない
。
ロックとしてR端子入力信号を用いたが第6図に示すよ
うに■端子入力信号を用いても動作には何ら変更はない
。
また同期外れ検出信号としてD型フリップフロップのζ
出力を用いたが、システムの必要に応じてζ出力を用い
てもよいことは勿論である。
出力を用いたが、システムの必要に応じてζ出力を用い
てもよいことは勿論である。
また以上の説明では入力信号が大きく変動する場合を想
定して述べてきたが、第7図に示すようにVCO42と
位相比較器41との間に可変分局器71を挿入し種々の
周波数のVCO出力を作り出す場合のようにvCO出力
が大きく変動する場合にも本発明は有効である。
定して述べてきたが、第7図に示すようにVCO42と
位相比較器41との間に可変分局器71を挿入し種々の
周波数のVCO出力を作り出す場合のようにvCO出力
が大きく変動する場合にも本発明は有効である。
なお本発明の回路で得られた同期外れ検出信号は周波数
掃引方式のチューナにおける音声ミューティング信号と
して用いることができる。
掃引方式のチューナにおける音声ミューティング信号と
して用いることができる。
すなわち周波数掃引方式のチューナにおいては受信希望
の局が受かるまで局部発振回路の発振周波数を掃引する
が、掃引の途中で他局が存在すると、そのたびに音声信
号が受信されてしまう不都合がある。
の局が受かるまで局部発振回路の発振周波数を掃引する
が、掃引の途中で他局が存在すると、そのたびに音声信
号が受信されてしまう不都合がある。
ところがこれらの局は非同期状態にあるので本発明で得
られた同期外れ検出信号を用いミューティングをかけれ
ば掃引時受信希望局以外の局通過時点において発生する
音声を消すことができる。
られた同期外れ検出信号を用いミューティングをかけれ
ば掃引時受信希望局以外の局通過時点において発生する
音声を消すことができる。
第1図は従来のアナログ型位相比較器を用いた位相同期
回路における同期外れ検出回路の構成を示す図、第2図
は従来のディジタル型位相比較器の構成を示す図、第3
図a乃至Cは第2図の位相比較器の動作波形図、第4図
a、bは本発明の同期外れ検出回路の一実施例を示す図
、第5図a乃至Cはその動作波形図、第6図はこの発明
の他の実施例を示す図、第7図a、bはこの発明の応用
例を示す図である。 41・・・ディジタル型位相比較器、42・・・V C
O。 43・・・チャージポンプ、44・・・ループフィルタ
、48・・・D型フリップフロップ、49・・・NAN
D回路。
回路における同期外れ検出回路の構成を示す図、第2図
は従来のディジタル型位相比較器の構成を示す図、第3
図a乃至Cは第2図の位相比較器の動作波形図、第4図
a、bは本発明の同期外れ検出回路の一実施例を示す図
、第5図a乃至Cはその動作波形図、第6図はこの発明
の他の実施例を示す図、第7図a、bはこの発明の応用
例を示す図である。 41・・・ディジタル型位相比較器、42・・・V C
O。 43・・・チャージポンプ、44・・・ループフィルタ
、48・・・D型フリップフロップ、49・・・NAN
D回路。
Claims (1)
- 1 電圧制御発振器、ループフィルタおよび入力信号と
前記電圧制御発振器出力の位相を比較し、両信号の位相
の進みおよび遅れの状態に応じて異なる2個の出力端子
の一方に出力信号を発生するディジタル型位相比較器を
有する位相同期回路の同期外れ検出回路であって前記位
相比較器の前記2個の出力端子信号の実質的にNAND
演算を行う回路と、この回路の出力を入力とし且つ前記
入力信号又は電圧制御発振器出力をタイミングクロック
とする遅延型フリップフロップとを具備し、前記フリッ
プフロップ出力を同期外れ検出信号とすることを特徴と
する同期外れ検出回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP53127280A JPS5939928B2 (ja) | 1978-10-18 | 1978-10-18 | 同期外れ検出回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP53127280A JPS5939928B2 (ja) | 1978-10-18 | 1978-10-18 | 同期外れ検出回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5553926A JPS5553926A (en) | 1980-04-19 |
JPS5939928B2 true JPS5939928B2 (ja) | 1984-09-27 |
Family
ID=14956062
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP53127280A Expired JPS5939928B2 (ja) | 1978-10-18 | 1978-10-18 | 同期外れ検出回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5939928B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5486956B2 (ja) * | 2010-02-24 | 2014-05-07 | 日本無線株式会社 | アンロック検出回路 |
-
1978
- 1978-10-18 JP JP53127280A patent/JPS5939928B2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS5553926A (en) | 1980-04-19 |
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