DE4041625C2 - - Google Patents
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- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
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- Synchronisation In Digital Transmission Systems (AREA)
Description
Die Erfindung betrifft ein Verfahren zur asynchronen
Übertragung eines Datensignals und des zugehörigen Taktsignals
über ein synchrones Digitalsignal-Übertragungssystem in der
elektrischen Nachrichtentechnik.
Bei der synchronen Digitalsignalübertragung wird sendeseitig
ein Bittakt und ein mit diesem Bittakt synchrones Datensignal
erzeugt. Um empfangsseitig die im Datensignal übertragene
Information wiederzugewinnen, wird auch empfangsseitig der
Bittakt benötigt. Eine Möglichkeit, empfangsseitig den Bittakt
bereitzustellen, besteht darin, nicht nur das Datensignal,
sondern auch noch das zugehörige Taktsignal vom Sender zum
Empfänger zu übertragen. Es sind also zwei Kanäle nötig, ein
erster für das Datensignal und ein zweiter für das Taktsignal.
Bei geringen Entfernungen lassen sich diese zwei Kanäle durch
je ein Drahtpaar verwirklichen. Die Übertragung des
Datensignals und des zugehörigen Taktsignals über jeweils einen
eigenen Kanal hat den Vorteil, daß man beim Aufbau des
Datensignals, also beim Datenformat völlig frei ist und man
z. B. nicht auf die Erfordernisse einer empfangsseitigen
Taktrückgewinnung Rücksicht nehmen muß.
Die Erfindung befaßt sich mit dem Fall, daß die zwei Kanäle
z. B. wegen der großen zu überbrückenden Entfernung nicht mehr
durch jeweils ein Drahtpaar verwirklicht werden können.
Für die Überbrückung großer Entfernungen gibt es
Digitalsignal-Übertragungssysteme, die ebenfalls nach dem
Prinzip der synchronen Übertragung arbeiten, wobei genormte
Bitraten und damit auch genormte und eng tolerierte
Taktfrequenzen angewendet werden. Der empfangsseitig benötigte
Bittakt wird dabei aus dem empfangenen Datensignal abgeleitet.
Daraus ergibt sich z. B. die Forderung, daß im Datensignal nur
eine beschränkte Anzahl von Nullen oder Einsen unmittelbar
aufeinander folgen dürfen. Es ist also nicht nur der Bittakt
und die Taktfrequenz, sondern auch noch der Aufbau des
Datensignals, also das Datenformat genormt.
Aus den zuvor beschriebenen genormten synchronen
Digitalsignal-Übertragungssystemen haben die
Fernmeldeverwaltungen ausgedehnte Digitalsignal-
Übertragungsnetze aufgebaut, aus denen sie einzelne oder
mehrere Kanäle irgendwelchen Interessenten, z. B. Betreibern
von Datenbanken, zur Verfügung stellen. Solche Interessenten,
also die Benutzer dieser Kanäle sind damit auch an die
genormten Parameter wie z. B. Bitrate, Taktfrequenz und
Datenformat gebunden.
Die Erfindung befaßt sich mit der Übertragung eines
Datensignals D1 und des zugehörigen Taktsignals TS1 mit einer
Taktperiode T1 und einer Taktfrequenz f1 über eine große
Entfernung ohne Bindung an die Parameter eines bestehenden
Digitalsignal-Übertragungsnetzes. Zur Lösung dieser Aufgabe
könnte man an den Aufbau einer vom bestehenden Digitalsignal-
Übertragungsnetzes unabbängigen Übertragungsstrecke denken.
Eine solche Lösung scheidet jedoch hauptsächlich aus
Kostengründen aus, so daß doch nur die Benutzung von Kanälen
aus dem bestehenden Digitalsignal-Übertragungsnetz in Frage
kommt. Es muß also das zu übertragende Datensignal D1 und das
zugehörige zu übertragende Taktsignal TS1 über ein
Digitalsignal-Übertragungssystem mit dem Systemtakt TSÜ ohne
Bindung an die Systemtaktfrequenz fÜ übertragen werden. D. h.,
die Systemtaktfrequenz fÜ und die Taktfrequenz f1 des zu
übertragenden Datensignals D1 stehen in keinem bestimmten
Verhältnis, und dieses Verhältnis kann sich während des
Betriebes noch ändern. Es liegt also der Fall der sogenannten
asynchronen Übertragung eines Datensignals und des zugehörigen
Taktsignals über ein synchrones Digitalsignal-
Übertragungssystem vor.
Bei jeder Übertragung von Digitalsignalen, seien es Daten-
oder Taktsignale, wird erwartet, daß das jeweilige
empfangsseitig ankommende Signal frei von Jitter ist. Wenn
jedoch völlige Jitterfreiheit nicht zu erreichen ist, darf der
Jitter ein bestimmtes Maß nicht übersteigen. Diese Forderung
gilt auch hier. Bei der asynchronen Übertragung läßt sich die
Forderung nach einem geringen Jitter nur durch Anwendung der
Überabtastung erreichen. Die Systemtaktfrequenz fÜ muß also
sehr viel größer sein als die Taktfrequenz f1 des zu
übertragenden Daten- bzw. Taktsignals.
Eine Überabtastung ist immer mit dem Nachteil einer großen
Bitrate und eines entsprechend großen Bandbreitenbedarfs
verbunden. Dieser Nachteil ist besonders groß, wenn man nicht
nur ein einziges Signal, nämlich ein Datensignal, sondern auch
noch das zugehörige Taktsignal übertragen will. Denn wegen der
zuvor erwähnten Forderung nach Jitterarmut müßte man bei
beiden Signalen die Überabtastung anwenden.
Der Erfindung liegt folgende Aufgabe zugrunde: Es soll unter
den eingangs erwähnten Bedingungen bei gegebener Bitrate bzw.
Taktfrequenz des zu übertragenden Datensignals und des
zugehörigen Taktsignals der Bandbreitenbedarf des
Übertragungssystems möglichst klein sein. Oder es soll bei
gegebener Bandbreite des Übertragungssystems ein Datensignal
und das zugehörige Taktsignal mit möglichst hoher Bitrate bzw.
Taktfrequenz übertragen werden können. Diese Aufgabe wird
durch ein Verfahren nach dem Patentanspruch gelöst.
Die Erfindung wird anhand von in 9 Figuren dargestellten 6
Ausführungsbeispielen beschrieben. Diese Ausführungsbeispiele
stellen Schaltungsanordnungen zur Durchführung des
erfindungsgemäßen Verfahrens dar. Die jeweilige Zuordnung
ergibt sich aus folgender Tabelle:
Bei allen Figuren ist folgendes gemeinsam:
- a) Bezugszeichen an Eingangs- und Ausgangsklemmen sowie an Leiterzügen bezeichnen zunächst einmal die jeweiligen Eingangs- und Ausgangsklemmen sowie die Leiterzüge selbst. Sie bezeichnen aber auch die über die jeweiligen Eingangs- und Ausgangsklemmen sowie Leiterzüge übertragenen Signale.
- b) Mit FF1 . . . FF12 sind Flipflops bezeichnet. Sie sind als positivtaktflankengesteuerte D-(Delay-)Flipflops ausgebildet. Mit D ist ihr Dateneingang, mit Q der nicht invertierende Ausgang und mit C der Taktpulseingang bezeichnet. Die positive Taktflanke ist also die wirksame Taktflanke. Der nichtinvertierende Ausgang eines solchen Flipflops nimmt immer denjenigen Signalzustand an, der unmittelbar vor der wirksamen Taktflanke an seinem Dateneingang besteht.
- c) Alle Schaltkreise sind in TTL-(Transistor-Transistor-Logik-) Technik ausgeführt. Daraus folgt, daß die an den Eingangsklemmen zugeführten Signale, die an den Ausgangsklemmen abgegebenen Signale und die internen Signale TTL-Pegel aufweisen, wobei eine Spannung von +5 V dem logischen ja-Zustand zugeordnet ist.
Es wird zunächst die Fig. 1 beschrieben. In ihr bedeuten:
Ü | |
ein Übertragungssystem, | |
ÜS | ein sendeseitiges Übertragungsgerät, |
ÜE | ein empfangsseitiges Übertragungsgerät, |
AS | ein sendeseitiges Anpassungsgerät, |
AE | ein empfangsseitiges Anpassungsgerät, |
D₁ | zu übertragendes Datensignal, |
TS₁ | zu übertragendes Taktsignal, |
D₁′ | ein synchronisiertes Datensignal, |
D₂ | ein abgetastetes Datensignal, |
TS₂ | ein abgetastetes Taktsignal, |
TSN | ein erster Systemtakt mit einer niedrigen Taktfrequenz fN, |
TSH | ein zweiter Systemtakt mit einer hohen Taktfrequenz fH, |
KN | ein erster Kanal mit einer niedrigen Bitrate RN, |
KH | ein zweiter Kanal mit einer hohen Bitrate RH, |
D₄ | ein übertragenes Datensignal, |
TS₄ | ein übertragenes Taktsignal. |
Das Übertragungssystem Ü weist das sendeseitige
Übertragungsgerät ÜS und das empfangsseitige Übertragungsgerät
ÜE auf. Beide sind über einen Übertragungsweg miteinander
verbunden. Als Übertragungswege kommen metallische Leiter,
Lichtwellenleiter und Funkverbindungen in Frage. Das
Übertragungssystem Ü weist einen ersten Kanal KN mit einer
niedrigen Bitrate RN und einen zweiten Kanal KH mit einer
hohen Bitrate RH auf. Da das Übertragungssystem nach dem
synchronen Verfahren arbeitet, müssen ihm die zu übertragenden
Daten synchron mit den ihm eigenen Takten, den Systemtakten,
übergeben werden. Da das Übertragungssystem zwei Kanäle
aufweist, weist es auch zwei Systemtakte auf, nämlich einen
ersten Systemtakt TSN, der dem ersten Kanal KN zugeordnet ist,
und einen zweiten Systemtakt TSH, der dem zweiten Kanal KH
zugeordnet ist. Über die Ausgänge TSN und TSH können die
entsprechenden Taktsignale entnommen werden.
Dem sendeseitigen Übertragungsgerät ÜS ist das sendeseitige
Anpassungsgerät AS vorgeschaltet. Es weist den Dateneingang D1
für das zu übertragende Datensignal D1, den Takteingang TS1
für das zu übertragende Taktsignal TS1, zwei Takteingänge für
den ersten Systemtakt TSN und den zweiten Systemtakt TSH sowie
drei Flipflops FF1 bis FF3 auf. Der Dateneingang D1 ist mit
dem Dateneingang D des Flipflops FF1 verbunden. Der
Takteingang ist mit dem Dateneingang D des Flipflops FF3 und
mit dem Taktpulseingang C des Flipflops FF1 verbunden. Der
Takteingang für den ersten Systemtakt TSN ist mit dem
Taktpulseingang C des Flipflops FF2 verbunden. Der Takteingang
für den zweiten Systemtakt TSH ist mit dem Taktpulseingang C
des Flipflops FF3 verbunden. Der Ausgang Q des Flipflops FF1
ist mit dem Dateneingang des Flipflops FF2 verbunden. Das auf
dieser Verbindung übertragende synchronisierte Datensignal ist
mit D1 bezeichnet. Der Ausgang Q des Flipflops FF2 ist mit dem
ersten Kanal KN des Übertragungssystems Ü verbunden. Das auf
dieser Verbindung übertragende abgetastete Datensignal ist mit
D2 bezeichnet. Der Ausgang Q des Flipflops FF3 ist mit dem
zweiten Kanal KH des Übertragungssystems Ü verbunden. Das über
diese Verbindung übertragene abgetastete Taktsignal ist mit
TS2 bezeichnet.
Das Übertragungssystem Ü überträgt also über seinen ersten
Kanal KN das abgetastete Datensignal D2, das am entsprechenden
Ausgang des empfangsseitigen Übertragungsgerätes ÜE als
empfangenes Datensignal D3 bezeichnet wird. Sinngemäß wird
über den zweiten Kanal KH das abgetastete Taktsignal TS2
übertragen. Das entsprechende empfangene Taktsignal ist mit
TS3 bezeichnet.
Dem empfangsseitigen Übertragungsgerät ÜE ist das
empfangsseitige Anpassungsgerät AE nachgeschaltet. Es weist
ein Flipflop FF4 auf, dessen Dateneingang D mit dem ersten
Kanal KN und dessen Taktpulseingang C mit dem zweiten Kanal KH
des Übertragungssystems Ü verbunden ist. Der Ausgang Q des
Flipflops FF4 ist mit dem Datenausgang D4 verbunden.
Das empfangene Taktsignal TS3 wird über den Taktausgang TS4
unmittelbar an die Signalsenke abgegeben, damit es dort zur
Verarbeitung des Datensignals verwendet werden kann.
Weitere Einzelheiten werden anhand der Fig. 2 beschrieben. In
der Zeile 1 ist das zu übertragene Datensignal D1 dargestellt,
wobei mit A, B, C usw. die einzelnen Bits bezeichnet sind. In
der Zeile 2 ist das zu dem zu übertragenden Datensignal D1
gehörende und ebenfalls zu übertragende Taktsignal TS1
dargestellt. In der Zeile 3 ist die Taktperiode T1 des zu
übertragenden Taktsignals TS1 angegeben. Sie beträgt 52,5 ns
bei dem hier gewählten Maßstab, bei dem 100 mm 100 ns
entsprechen. Für die Bitrate R1 des zu übertragenden
Datensignals gilt:
Für die Taktfrequenz f1 des zu übertragenden Taktsignals gilt
sinngemäß:
In den Zeilen 1 und 2 wurde eine beliebige Phasenlage zwischen
den jeweiligen Signalen dargestellt. Jedoch ist es
erforderlich, daß die Bitwechsel im Datensignal gleichzeitig
mit den wirksamen, hier also mit den positiven Taktflanken
auftreten. Dieser Synchronismus wird, wie in der Zeile 4 durch
das synchronisierte Datensignal D1′ dargestellt, durch das
Flipflop FF1 hergestellt. In den Zeilen 5 bis 7 sind der erste
und der zweite Systemtakt TSN und TSH dargestellt. In der
Zeile 6 ist die jeweilige Taktperiode TN für den ersten
Systemtakt TSN und TH für den zweiten Systemtakt TSH
angegeben. Es wurden gewählt: TN = 40 ns und TH = 10 ns.
Wichtig ist, daß die Taktperiode TN ein ganzzahliges
Vielfaches der Taktperiode TH ist. Ferner ist wichtig, daß
jede wirksame Taktflanke des ersten Systemtaktes TSN
gleichzeitig mit einer wirksamen Taktflanke des zweiten
Systemtaktes TSH auftritt. Die entsprechenden Taktfrequenzen
betragen:
Im Flipflop FF2 wird das synchronisierte Datensignal D1′ mit
dem ersten Systemtakt TSN abgetastet. Das Ergebnis ist das
abgetastete Datensignal D2 und ist in der Zeile 8 dargestellt.
Der Abtastfaktor
beträgt nur etwa 1,3. Es findet also keine Überabstastung
statt. Daher weist das abgetastete Datensignal D2 auch einen
verhältnismäßig großen Jitter auf, wie man durch einen
Vergleich der Bits B und C feststellen kann.
Im dritten Flipflop FF3 wird das zu übertragende Taktsignal
TS1 mit dem zweiten Systemtakt TSH abgetastet. Das Ergebnis
ist das abgetastete Taktsignal TS2, welches in der Zeile 9
dargestellt ist. Der Abtastfaktor
beträgt 5,25. Es liegt also Überabtastung vor, und das
abgetastete Taktsignal TS2 ist nur mit einem geringen Jitter
behaftet.
Das Übertragungssystem Ü überträgt das abgetastete Datensignal
D2 über den ersten Kanal KN und das abgetastete Taktsignal TS2
über den zweiten Kanal KH zum empfangsseitigen
Übertragungsgerät ÜE, wobei die Phasenlage der beiden Signale
untereinander beibehalten wird. Zur Beschreibung der
empfangsseitigen Funktionen anhand der Fig. 2 brauchen
deshalb die empfangsseitig ankommenden Signale nicht eigens
dargestellt zu werden, man kann vielmehr an die Darstellung
der sendeseitigen Signale anknüpfen. Die Zeile 8 stellt also
auch das empfangene Datensignal D3 dar, und in der Zeile 9
ist auch das empfangene Taktsignal TS3 dargestellt.
Im vierten Flipflop FF4 wird das empfangene Datensignal D3 mit
dem empfangenen Taktsignal TS3 synchronisiert. Das Ergebnis
ist das an die Signalsenke abgegeben übertragene Datensignal
D4, welches in der Zeile 10 dargestellt ist. Es weist einen
wesentlich geringeren Jitter auf als das abgetastete
Datensignal D2.
Beim zuvor beschriebenen Ausführungsbeispiel 1 muß die
Taktfrequenz f1 des zu übertragenden Taktsignals TS1 kleiner
sein als die erste Systemtaktfrequenz fN. Das im folgenden
beschriebene Ausführungsbeispiel 2 läßt auch zu, daß beide
Taktfrequenzen gleich sind. Es unterscheidet sich vom
Ausführungsbeispiel 1 dadurch, daß im sendeseitigen
Anpassungsgerät AS ein weiteres Flipflop FF5 vorgesehen ist,
das zwischen dem ersten Flipflop FF1 und dem zweiten Flipflop
FF2 eingefügt ist und dessen Taktpulseingang C mit dem Ausgang
Q des dritten Flipflops FF3 verbunden ist. Ein so
ausgebildetes sendeseitiges Anpassungsgerät ist in der Fig. 3
dargestellt.
Das Ausführungsbeispiel 3 befaßt sich mit folgender
Gegebenheit: Übertragungssysteme für höhere Bitraten werden
oft so ausgebildet, daß das Signal nicht seriell, sondern
wortweise parallel übertragen wird. Das sendeseitige
Übertragungsgerät weist so viele Eingangsanschlüsse auf wie
ein einzelnes Datenwort Bits umfaßt. Dementsprechend weist das
empfangsseitige Übertragungsgerät eine gleiche Anzahl
Ausgangsanschlüsse auf. Anders ausgedrückt, das
Übertragungssystem weist eine Anzahl Kanäle auf, die synchron
zueinander arbeiten. Die Bitrate des ganzen Systems ergibt
sich aus der Bitrate eines einzelnen Kanals multipliziert mit
der Anzahl der Kanäle.
Das Ausführungsbeispiel 3 befaßt sich mit einem
Übertragungssystem mit 5 Kanälen. In der Fig. 4 ist das
sendeseitige Übertragungsgerät ÜS mit den 5 Eingängen für die
5 Kanäle K1 bis K5 dargestellt. Es weist außerdem einen
Ausgang für den Systemtakt TSÜ auf. Dieser Systemtakt ist ein
Worttakt. Ferner ist das zugehörige sendeseitige
Anpassungsgerät AS dargestellt. Die Flipflops FF1, FF2 und FF3
haben die gleichen Funktionen wie die gleichnamigen Flipflops
des Ausführungsbeispiels 1. Die Flipflops FF4 bis FF10 bilden
einen Serien-Parallel-Wandler, wobei die Flipflops FF3 bis FF6
ein Schieberegister bilden.
Ferner ist eine Phasenregelschleife vorgesehen, die aus einem
spannungsgesteuerten Oszillator VCO, einem Phasendiskriminator
PD und einem Frequenzteiler FT besteht. Im eingerasteten
Zustand der Phasenregelschleife ist der von ihr erzeugte Takt
TSÜ′ gleich dem vom sendeseitigen Übertragungsgerät ÜS
zugeführte Systemtakt TSÜ. In der Wirkung ist es also gleich
ob den Taktpulseingängen C der Flipflops FF2 und FF7 bis FF10,
wie hier gezeichnet, der Takt TSÜ′ oder der Systemtakt TSÜ
zugeführt wird. Die Phasenregelschleife erzeugt ferner den
internen Takt TSi, der den Taktpulseingängen C der Flipflops
FF3 bis FF6 zugeführt wird. Die Ausgangssignale TS21, TS22,
TS23 und TS24 der Flipflops FF7 bis FF9, also des Serien-
Parallel-Wandlers, werden den Kanälen K2 bis K5 zugeführt.
In der Fig. 5 ist mit ÜE das empfangsseitige
Übertragungsgerät bezeichnet. Es weist die Kanäle K1′ bis K5′
sowie einen Ausgang für das Taktsignal TSÜ′′ auf. Mit AE ist
das empfangsseitige Anpassungsgerät bezeichnet. Es weist
einen Parallel-Serien-Wandler PSW und ein Flipflop FF11 auf.
Der Kanal K1′ ist mit dem Dateneingang D des Flipflops FF11
verbunden. Die Kanäle K2′ bis K5′ sind mit entsprechenden
Eingängen des Parallel-Serien-Wandlers PSW verbunden. Der
Ausgang für das Taktsignal TSÜ′′ ist mit dem Taktpulseingang C
des Parallel-Serien-Wandlers PSW verbunden. An seinem Ausgang
erscheint das übertragene Taktsignal TS4, welches auch dem
Taktpulseingang C des Flipflops FF11 zugeführt wird. An seinem
Ausgang Q erscheint das übertragene Datensignal D4.
Weitere Einzelheiten werden anhand der Fig. 6 beschrieben.
Für diese Figur gelten die Ausführungen zur Fig. 2 sinngemäß.
Die Darstellung in den Zeilen 1 bis 4 stimmt mit der Fig. 2
überein. In den Zeilen 5 und 7 sind der von der
Phasenregelschleife erzeugte Takt TSÜ′ und der interne Takt
TSi dargestellt. In der Zeile 6 ist die jeweilige Taktperiode
TÜ bzw. Ti angegeben. Wie in der Fig. 2 ist in der Zeile 8
das abgetastete Datensignal D2 dargestellt, das jedoch hier
durch Abtastung des synchronisierten Datensignals D1′ mit dem
Takt TSÜ′ gewonnen wird. Auch hier tritt, wie am Bit "C" zu
erkennen ist, ein starker Jitter auf.
Die Abtastung des zu übertragenden Taktsignals TS1 durch den
internen Takt TSi sowie die sich anschließende Serien-
Parallel-Wandlung ist in den Zeilen 9 bis 16 dargestellt.
Da das Übertragungssystem alle Signale phasenstarr zueinander
überträgt, erübrigt sich in der Fig. 6 eine eigene
Darstellung der vom empfangsseitigen Übertragungsgerät
abgegebenen Signale. Die Darstellung in den Zeilen 7 und 8
sowie 13 bis 16 kann also auch als eine Darstellung der
Signale D3, TS31 bis TS34 sowie TSÜ′′ angesehen und damit für
die Beschreibung der Funktionen im empfangsseitigen
Anpassungsgerät herangezogen werden. So wird anhand der Zeilen
13 bis 18 die Funktion des Parallel-Serien-Wandlers PSW
dargestellt. Dabei ist in der Zeile 17 ein Hilfstakt
dargestellt, der vom Takt TSÜ′′ abgeleitet ist und den man sich
nur im Serien-Parallel-Wandler auftretend vorstellen kann. Er
wurde hier eingezeichnet, weil er die Konstruktion der
Darstellung in der Zeile 18 erleichtert.
Im Flipflop FF11 wird das empfangene Datensignal D3 mit dem
übertragenen Taktsignal TS4 synchronisiert. Das Ergebnis ist
das an die Signalsenke abgegebene übertragene Datensignal D4,
welches in der Zeile 19 dargestellt ist. Es weist einen
wesentlich geringeren Jitter auf als das in der Zeile 8
dargestellte abgetastete Datensignal D2.
Bei dem zuvor beschriebenen Ausführungbeispiel 3 muß die
Taktfrequenz f1 des zu übertragenden Taktsignals TS1 kleiner
als die Systemtaktfrequenz fÜ sein. Das im folgenden
beschriebene Ausführungsbeispiel 4 läßt auch zu, daß beide
Taktfrequenzen gleich sind. Es unterscheidet sich vom
Ausführungsbeispiel 3 dadurch, daß gemäß der Fig. 7 im
sendeseitigen Anpassungsgerät As ein weiteres Flipflop FF12
vorgesehen ist, das zwischen dem ersten Flipflop FF1 und dem
zweiten Flipflop FF2 eingefügt ist und dessen Taktpulseingang
C mit dem Ausgang Q des Flipflops FF4 verbunden ist. Er könnte
statt dessen auch mit dem Ausgang Q des Flipflops FF5
verbunden sein. Allgemein gilt, daß der Taktpulseingang C des
Flipflops FF12 mit einem Ausgang Q eines beliebigen Flipflops
aus dem Schieberegister des Serien-Parallel-Wandlers verbunden
ist, ausgenommen sind das erste Flipflop FF3 und das letzte
Flipflop FF6. Das empfangsseitige Anpassungsgerät ist das
gleiche wie im Ausführungsbeispiel 3.
Beim zuvor beschriebenen Ausführungsbeispiel 4 werden ideale
Flipflops vorausgesetzt, und zwar solche, bei denen die
Setzzeit (Set-up-time) und die Haltezeit (Hold time)
vernachlässigbar klein ist. Im Ausführungsbeispiel 5 können
Flipflops verwendet werden, deren Setzzeiten und Haltezeiten
nicht mehr vernachlässigbar klein sind. Dies wird dadurch
ermöglicht, daß gemäß der Fig. 8 dem Frequenzteiler FT eine
Verzögerungsschaltung VZ vorgeschaltet ist. Sie ist so
ausgebildet, daß ihre Verzögerungszeit größer ist als die
größte Setzzeit. Andererseits ist die Verzögerungszeit nicht
größer als die Taktperiode Ti des internen Taktes TSi
vermindert um die größte vorkommende Haltezeit.
Im Ausführungsbeispiel 6 ist, wie in der Fig. 9 dargestellt
ist, die Verzögerungsschaltung durch einen Inverter IN
ersetzt.
In den zuvor beschriebenen Ausführungsbeispielen ist die
Bitrate des zu übertragenden Datensignals D1 nicht größer als
die Bitrate eines einzigen Kanals des Übertragungssystems. So
reicht also ein Kanal zur Übertragung aus. Ist jedoch die
Bitrate des zu übertragenden Datensignals D1 größer als die
Bitrate eines Kanals, so werden mehrere Kanäle zur Übertragung
vorgesehen. Im sendeseitigen Anpassungsgerät ist dafür ein
entsprechender Serien-Parallel-Wandler vorgesehen. Im
empfangsseitigen Anpassungsgerät ist ein entsprechender
Parallel-Serien-Wandler vorgesehen. Dies wird an folgendem
Beispiel verdeutlicht: Die Bitrate des zu übertragenden
Datensignals D1 und des zugehörigen Taktsignals TS1 kann bis
zu 27,0 Mbit/s betragen. Das Übertragungssystem arbeitet mit
Parallelübertragung von 10-Bit-Worten mit einer
Worttaktfrequenz von 13,50 MHz. Das heißt, das
Übertragungssystem weist 10 Kanäle mit einer Bitrate von je
13,5 Mbit/s auf. Man sieht also für das zu übertragende
Datensignal 2 Kanäle und für das zu übertragende Taktsignal 8
Kanäle vor.
Claims (1)
- Verfahren zur Übertragung eines zu übertragenden Datensignals (D1) und des zugehörigen zu übertragenden Taktsignals (TS1) über ein Digitalsignal-Übertragungssystem (Ü) mit folgenden Merkmalen:
- a) Sendeseitig wird nur beim zu übertragenden Taktsignal (TS1) die Überabtastung angewendet.
- b) Empfangsseitig wird das empfangene Datensignal (D3) mit dem empfangenen Taktsignal (TS3) synchronisiert.
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DE19904041625 DE4041625A1 (de) | 1990-12-22 | 1990-12-22 | Asynchrone uebertragung ueber ein synchrones digitalsignal-uebertragungssystem |
Applications Claiming Priority (1)
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DE19904041625 DE4041625A1 (de) | 1990-12-22 | 1990-12-22 | Asynchrone uebertragung ueber ein synchrones digitalsignal-uebertragungssystem |
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Family Applications (1)
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DE19904041625 Granted DE4041625A1 (de) | 1990-12-22 | 1990-12-22 | Asynchrone uebertragung ueber ein synchrones digitalsignal-uebertragungssystem |
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