DE3688269T2

DE3688269T2 - Taktsynchronisierer fuer zugriffsschnittstelle.

Info

Publication number: DE3688269T2
Application number: DE8686305539T
Authority: DE
Inventors: Subramanian Narashimhan; Nallepilli S Ramesh
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1985-07-26
Filing date: 1986-07-18
Publication date: 1993-07-29
Anticipated expiration: 2006-07-19
Also published as: JP2578590B2; EP0210799A3; EP0210799B1; EP0210799A2; ATE88307T1; US4737722A; JPS6226919A; DE3688269D1

Description

Die Erfindung betrifft eine Seriellport-Synchronsiereinrichtung. Darauf bezogene Erfindungen sind beschrieben in den mitanhängigen Europäischen Patentanmeldungen Nr. 0 210 797 und Nr. 0 210 798, die die Priorität der US-Patentanmeldungen 759622 und 759624 beanspruchen.
Die Erfindung betrifft eine Vorrichtung und ein Verfahren zum Erzeugen eines Synchronisierungstaktsignals, beispielsweise für zeitlich gemultiplexte Signale und vorzugsweise für die schnelle, mit niedrigen Schwankungen erfolgende Synchronisation eines Taktsignals bei Präsenz zeitlich gemultiplexter Signale und ansonsten die Erzeugung eines freilaufenden Taktsignals.
Eine teilnehmerseitige Telefonanschlußanlage (TE) kann an einer sogenannten Teilnehmer("S")-Schnittstelle mit einem Telefonnetz verbunden sein. Über die "S"-Schnittstelle können die zeitlich gemultiplexte Stimme sowie die Daten seriell vermittelt werden. Die TE-Vorrichtung des Teilnehmers ist mit den an der "S"-Schnittstelle empfangenen Daten derart synchronisiert, daß eine Rahmenausrichtung erfolgt und eine Synchronisation jeder Bit-Position innerhalb des Zeitschlitzes jedes Kanals erfolgt. Diese Synchronisation muß schnell erfolgen und sollte Diskontinuitäten bei der Erzeugung eines Synchronisations-Zeitgebungs-(Takt-)Signals, "Schwankung", während der Inbetriebnahme minimieren, um Informationsverlust und die Entstehung von Fehlern zu vermeiden.
Es ist wünschenswert, sich ein freilaufendes Taktsignal auch dann leisten zu können, wenn kein Verkehr über der "S"-Schnittstelle erfolgt, etwa wenn die Leitung "tot" ist, wenn die Synchronisation mit den empfangenen Daten verlorengegangen ist, oder für rein örtliche Verbindungen, und dennoch automatisch in Synchronisation mit jedem Verkehr an der "S"-Schnittstelle zu treten.
Im Stand der Technik sind komplexe Synchronisationsschemata bekannt, bei denen phasensynchronisierte Schaltungen verwendet werden, die auf relativ "grobe" Weise eine schnelle Synchronisation mit den Daten an der "S"-Schnittstelle erzielen können; während der Taktsignalwiedergewinnung treten Mehrbit-Einstellungen in der Phase des erzeugten Taktsignals auf. Derartige Diskontinuitäten können Fehlfunktionen in der Schaltung erzeugen, die die erzeugten Taktsignale empfangen, und können lange Warteperioden zur Stabilisierung des Taktes erforderlich machen, während derer von diesen Schaltungen keine nützliche Funktion ausgeführt wird.
Somit besteht Bedarfan einer Seriellport-Synchronsiereinrichtung, die das durch die gröberen Verfahren wiedergewonnene Taktsignal derart verfeinert, daß während aktivitätsloser Perioden oder Takterfassung an dem seriellen Port ein freilaufender Betrieb erfolgt, und die eine sanfte, relativ schwankungsfreie Synchronisation mit dem erfaßten Taktsignal durchführt, nachdem er durch das gröbere Verfahren eingerastet ist.
US-3983498 beschreibt eine digitale Phasensynchronisationsschleife, die einen digitalen Bit-Strom verarbeitet und ein Signal in Phasensynchronisation damit erzeugt. US-4216544 beschreibt eine digitale Taktsignalwiedergewinnungsschaltung' bei der die Phase der Teilerkette, die von dem örtlichen Takt getrieben ist, derart gesteuert wird, daß ihr Ausgangssignal (das wiedergewonnene Taktsignal) synchron mit dem eingehenden Datenstrom gehalten wird. Eine zusätzliche Steuerschaltung ist vorgesehen, um die Phasenkorrektur zu verhindern, wenn die relative Phase der beiden Signale innerhalb bestimmter Grenzen liegt.
Die Erfindung schafft einen Taktgenerator, der zum Synchronisieren eines seriellen Ports einer teilnehmerseitigen Steuerung geeignet ist.
Die Erfindung schafft eine Vorrichtung zum Erzeugen einer Reihe von Taktsignalen als Reaktion auf ein Empfangs-Taktsignal mit einer vorbestimmten Frequenz, ein Haupttaktsignal und ein Leitungsaktivitätssignal, wobei das erzeugte Taktsignal bei Vorhandensein des Leitungsaktivitätssignals eingestellt wird zur Synchronisierung mit dem Empfangs-Taktsignal und wobei das erzeugte Taktsignal in Abwesenheit des Leitungsaktivitätssignals frei auf der vorbestimmten Frequenz läuft, mit:
einer auf das Empfangs-Taktsignal und auf mehrere Abtastfreigabesignale reagierenden Einrichtung zum Abtasten und Halten des Empfangs-Taktsignals bei Empfang der Abtastfreigabesignale und zum Erzeugen mehrerer abgetasteten Empfangs-Taktsignale;
einer auf das Leitungsaktivitätssignal, auf das erzeugte Taktsignal und auf die mehreren abgetasteten Empfangs-Taktsignale reagierenden Einrichtung zum Erzeugen mehrerer die relative Phasenbeziehung zwischen den abgetasteten Empfangs-Taktsignalen und den erzeugten Taktsignalen angebender Signale bei Vorhandensein des Leitungsaktivitätssignals; und
einer auf die Relativphasenbeziehungssignale und auf das Haupttaktsignal reagierenden Phasenregelungseinrichtung zum Erzeugen eines der Reihe der Taktsignale synchron mit, oder um eine Haupttaktperiode voreilend bzw. verzögert in bezug zu dem als letztes erzeugten Taktsignal in der Reihe, abhängig davon, ob die Relativphasenbeziehungssignale Synchronisation oder eine verzögerte bzw. eine voreilende Phasenbeziehung angeben, bei Vorhandensein des Leitungsaktivitätssignals, und zum Erzeugen des freilaufenden Taktsignals bei Abwesenheit des Leitungsaktivitätssignals, und zum Erzeugen der mehreren Abtastfreigabesignale, von denen jedes eine vorbestimmte Phasenbeziehung zu dem erzeugten Taktsignal aufweist.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 zeigt ein funktionales Blockschaltbild einer digitalen Teilnehmer-Steuerung (DSC), bei der die nach der Erfindung vorgesehene Seriellport- Synchronsiereinrichtung verwendet wird;
Fig. 2 zeigt ein Logik-Schaltbild der nach der Erfindung vorgesehenen Seriellport-Synchronsiereinrichtung;
Fig. 3A zeigte ein Zeitgebungsdiagramm einer gleichphasigen Beziehung zwischen dem Empfangs-Taktsignal und dem Taktsignal des seriellen Ports;
Fig. 3B zeigt ein Zeitgebungsdiagramm einer Phasenbeziehung zwischen dem Empfangs-Taktsignal und dem Taktsignal des seriellen Ports, die die Erzeugung eines SLOW-Einstellsignals bewirkt; und
Fig. 3C zeigt ein Zeitgebungsdiagramm einer Phasenbeziehung zwischen dem Empfangs-Taktsignal und dem Taktsignal des seriellen Ports, die die Erzeugung eines FAST-Einstellsignals bewirkt.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM

Die nach der Erfindung vorgesehene Seriellport-Synchronisiereinrichtung wird anhand einer exemplarischen Anwendung in einer digitalen Teilnehmer-Steuerung (DSC) 34 erläutert, der aus sieben funktionellen Blöcken besteht, wie Fig. 1 zeigt. Die DSC bietet einen digitalen Teilnehmer-Zugriff auf ein Telefonnetz. Die DSC ist an den Referenzpunkten S" und "T" kompatibel mit den Empfehlungen des Committee Consultative International Telephone and Telegraphic (CCITT), I-Series. Somit kann der Benutzer der nach der Erfindung vorgesehenen DSC eine Anschlußanlage (TE) konzipieren, die den internationalen Normen entspricht.
Die DSC 34 ist Gegenstand der hiermit zusammenhängenden mitanhängigen Anmeldung Serial No. 759 622, eingereicht am 26. Juli 1985 im Namen von Alan T. Clark, Hadi Ibrahim und Arthur F. Lange, betitelt "Digital Subscriber Controller" und dem Anmelder der vorliegenden Erfindung zugeteilt. Eine detaillierte Beschreibung der DSC 34 von Fig. 1, mit Ausnahme des darin als MUX 170 gezeigten programmierbaren Datenführungsmultiplexers ist in der oben angeführten mitanhängigen Anmeldung enthalten. Diese hierauf bezogene mitanhängige Anmeldung ist hiermit durch Verweis in die vorliegende Anmeldung einbezogen.
Wie Fig. 1 zeigt, schafft die DSC 34 einen für 192 kbs vorgesehenen Vollduplex-Digitalweg für Bit-Ströme, die über einen (nicht gezeigten) Isolationswandler an einer vierdrahtigen "S"-Schnittstelle an Anschlüssen LIN1 und LIN2 empfangen werden und über die vierdrahtige Schnittstelle von den Anschlüssen LOUT1 und LOUT2 übermittelt werden. Die DSC teilt den empfangenen Bit-Strom in Kanäle B1 und B2 (jeweils 64 kbs), und einen D-Kanal (16 kbs). Die B-Kanäle werden unter Benutzersteuerung über den Multiplexer 170 zu unterschiedlichen der in Fig. 1 gezeigten funktionellen Blöcke geleitet. Der Multiplexer 170 ist Gegenstand der hiermit zusammenhängenden mitanhängigen Anmeldung Serial No. 759 624, eingereicht am 26. Juli 1985 im Namen von Alan T. Clark und Arthur F. Lange, betitelt "Programmable Data-Routing Multiplexer" und dem Anmelder der vorliegenden Erfindung zugeteilt. Diese hierauf bezogene mitanhängige Anmeldung ist hiermit durch Verweis in die vorliegende Anmeldung einbezogen. Der D-Kanal wird auf der Ebene 2 in der DSC 34 teilweise verarbeitet und über eine Mikroprozessorschnittstelle (MPI) 100 zur zusätzlichen Verarbeitung einem (nicht gezeigten) programmierbaren Mikroprozessor zugeführt. Die DSC 34 entspricht den beiden hauptsächlichen CCITT-Empfehlungen, den "Punktzu-Punkt"- und "Punkt-zu-Mehrfachpunkt"-Teilnehmer-Konfigurationen, um sowohl PBX- als auch öffentliche Anwendungen zu erlauben.
Wie in Fig. 1 gezeigt ist, enthält die DSC 34 eine mit den Anschlüssen LIN1 und LIN2 verbundene Leitungsschnittstelleneinheit (LIU) 110, die einen Empfängerbereich 120 und einen Senderbereich 130 aufweist. Der Empfängerbereich 120 besteht aus einem Empfängerfilter, einer digitalen Phasensynchronisierungsschleife (DPLL) zur Taktsignalwiedergewinnung, zwei Slicern zur Detektion von High-Markierungen und Low-Markierungen der eintreffenden Bitstromrahmen, und eine Rahmenwiedergewinnungsschaltung zur Rahmensynchronisierung.
Der Empfänger 120 setzt den eintreffenden pseudoternären kodierten Bit-Strom in einen binären Bit-Strom um, bevor er ihn über einen Bus 140 den anderen Blöcken der in Fig. 1 gezeigten DSC 34 zuführt. Der Empfänger 110 führt ferner ein D-Kanal-Zugriffs-Protokoll durch, um eine Potentialkonkurrenz zu vermeiden, wenn die DSC 34 in der "Punkt-zu-Mehrfachpunkt"-Konfiguration arbeitet.
Der Senderbereich 130 besteht aus einem Binär-zu-Pseudoternär-Kodierer und einem Leitungstreiber, der auf dem Bus 140 Signale empfängt und bewirkt, daß aus diesen an den Anschlüssen LOUT1 und LOUT2 der DSC 34 ein ausgehender Bit-Strom erzeugt wird. Dieser ausgehende Bit-Strom entspricht den Anforderungen der CCITT-Empfehlungen für die "S"-Schnittstelle.
Die LIU 110 entspricht den CCITT-Empfehlungen für die die Ebene 1 betreffenden Aktivierung und Deaktivierung. Dies erfolgt durch Senden und Dekodieren der CCITT- Norm-"Info"-Signale. Die LIU 110 reagiert ferner auf ein Signal an einem Hook-Schalt(HSW)-Anschluß der DSC 34. Der HSW-Anschluß empfängt ein Signal, das den Offhook- oder On-hook-Zustand des Handapparates angibt.
Die DSC 34 enthält ferner eine mit dem Bus 140 verbundene Datenübermittlungssteuereinrichtung (DLC) 150, die den über die LIU 110 empfangenen 16 kbs-D-Kanal teilweise verarbeitet. Die teilweise Verarbeitung der Ebene 2 des Protokolls enthält Flaggendetektion und -erzeugung, Nullpunktlöschung und -einfügung, Rahmenprüfsequenzverarbeitung zur Fehlerdetektion, und einige Adressierfunktionen. Der externe Mikroprozessor 38 initialisiert die DLC 150 und führt eine Protokollverarbeitung auf höherer Ebene durch. Wenn sich die DLC 34 im Empfangsmodus befindet, werden D-Kanal-Daten von der LIU 110 über den Bus 140 an die DSC 150 und dann zu der Mikroprozessorschnittstelle (MPI) 100 geleitet, und zwar zur Übermittlung von einem Satz von acht Datenanschlüssen (D0,D1,D2,D3,D4,D5,D6 und D7) der DSC 34 an einen externen Mikroprozessor. Wenn sich die DSC in dem Sendemodus befindet, werden D-Kanal-Daten von der MPI 100 über die DLC 150 an die LIU 110 übermittelt, und zwar zur Übermittlung auf dem D-Kanal über die "S"- Schnittstelle.
Ein in der DSC 34 enthaltener Haupt-Tonprozessor (MAP) 160 führt eine Digital/Analog(D/A)-Umsetzung in einem D/A-Bereich 162 und eine Analog/Digital(A/D)-Umsetzung in einem A/D-Bereich 164 sowie die digitale Filterung der in der DSC 34 enthalten Signale in einem Empfänger/ Sender-Filterbereich 166 durch. Analoge Tonsignale können dem MAP-Bereich der DSC 34 an Ohrhörer-Anschlüssen (EAR1 und EAR2), zwei allgemeinen Analog-Eingängen (AINA,AINB,AGND) zugeführt werden, und es werden analoge Sprechsignale durch den MAP-Bereich an den Lautsprecheranschlüssen (LS1 und LS2) erzeugt. Der MAP 160 sendet und empfängt Digitalsignale auf dem Bus 140, der digitale Wiedergaben von Tonsignalen führt, die an dem EAR1-, EAR2-, AINA- oder AINB-Anschluß empfangen werden oder an den Abschlüssen LS1 oder LS2 erzeugt werden sollen.
Der Datenführungsmultiplexer (MUX) 170 ist über den externen Mikroprozessor extern programmierbar und steuert als Reaktion die auf den B1- und B2-Kanälen geführten gemultiplexten Bit-Ströme, die empfangen und an externe Peripherieeinrichtungen übermittelt werden, und zwar von der DSC 34 an einem seriellen B-Eingangs (SBIN)-Anschluß der DSC 34 bzw. einem seriellen B-Ausgangs(SBOUT)-Anschluß der DSC 34. Der MUX 170 kann derart programmiert werden, daß über den Bus 140 eine Vielzahl von verschiedenen Signalwegen hergestellt wird, die einen Ausgangspunkt und Zielpunkte haben, darunter: die SBIN-Anschlüsse, der SBOUT-Anschluß, die MPI 100, die LIU 110 und dem MAP 160. Der MUX 170 von Fig. 1 führt die für 64 kbs vorgesehenen B1- und B2-Kanäle selektiv zwischen der MPI 100, der LIU 110 und dem MAP 160, wobei die internen Logik-Kanäle daran bezeichnet sind als Ba (für den MAP), Bb und Bc (für die MPI), Bd, Be und Bf (für den seriellen B-Port), und B1 und B2 (für die LIU). Die D-Kanal-Daten werden direkt von der LIU 110 der DLC 150 zugeführt. Der serielle B-Port des MUX 170 enthält ferner eine serielle Taktsignal(SCLK)- Leitung und eine serielle Rahmensynchronisations(SFS)- Signalleitung. Somit besteht der serielle B-Port des MUX 170 aus den vier Signalleitungen SBIN, SBOUT, SCLK und SFS, die in Fig. 1 gezeigt sind.
Das serielle Taktsignal liefert einen mit einem Nennwert von 192 KHz erfolgenden Synchronisiertakt, der, wenn synchronisierte Aktivität an der "S"-Schnittstelle ermittelt wird, synchron mit der Information an der "S"-Schnittstelle ist, und der zu allen anderen Zeiten mit der Nennfrequenz von 192 KHz frei läuft. Der serielle Rahmensynchronisationsimpuls wird verwendet, um Rahmensynchronisation an dem seriellen B-Port zu erzielen. Im folgenden werden die Zeitgebungssignale auf den SCLK- und SFS-Signal-Leitungen im Zusammenhang mit dem in der gesamten Fig. 3 gezeigten Zeitgebungsdiagramm des seriellen B-Ports genauer beschrieben.
Zum Verständnis der Erfindung ist die Kenntnis der Empfehlungen nach CCITT, Series 1.430 nützlich. Dementsprechend sind diese Empfehlungen in die vorliegende Anmeldung einbezogen. Von besonderem Interesse für die Erfindung sind die Angaben unter "Activation/Deactivation layer 1 finite state matrix at terminal side", gezeigt als Tabelle 3/1.430 auf S. 180 der CCITT-"D- Series-Empfehlungen", vorläufiges Dokument 18-E.
Ein Logik-Diagramm der Seriellport-Synchronisiereinrichtung nach der Erfindung ist in Fig. 2 gezeigt. Wie gezeigt, befindet sich die Seriellport-Synchronisiereinrichtung in dem Bereich "serielle Eingangs/Ausgangs- Steuereinrichtung" des MUX 170. Die übrigen Bereiche des MUX 170 sind in der hiermit zusammenhängenden mitanhängigen Anmeldung mit dem Titel "Programmable Data- Routing Multiplexer" beschrieben. Ihre Beschreibung ist somit durch Verweis in die vorliegende Anmeldung einbezogen.
Ein Taktsignalwiedergewinnungs(REC-CLCK)-Signal, das von dem Empfangsbereich 120 der LIU 110 erzeugt wird, wird auf der Signalleitung 200 einem Seriellport-Synchronisierbereich des MUX 170 zugeführt. Das Empfangs- Taktsignal wird von dem Empfangsbereich 120 der LIU 110 erzeugt und hat eine Nennfrequenz von 192 KHz mit einem Tastzyklus von 50%. Während der Detektion von synchroner Aktivität an der "S"-Schnittstelle (Zustände "F6" oder "F7" der Tabelle 3/1.430 in "CCITT Red Book", Oktober 1984, Rec. of the Series I, Empfehlung 1.430, Tabelle 3) wird das REC-CLK-Signal der Information an der "S"-Schnittstelle phasenaufgeschaltet, und zwar mit einer maximalen Schwankungsrate von +/- 160 Nanosekunden während jedes an der "S"-Schnittstelle empfangenen 250 Mikrosekunden-Rahmens. In dem unsynchronsierten und den deaktivierten Zuständen (außer F6 und F7) kann das REC-CLK-Signal durch eine in der LIU 110 befindliche Schaltung zur schnellen Phasenerfassung grobeingestellt werden.
Der Empfangsbereich 120 der LIU 110 erzeugt ferner auf den Signalleitungen 202 bzw. 204 Signale, die die Detektion von Synchronisation mit Information auf der "S"-Schnittstelle ("F6") und die Detektion von Aktivität der "S"-Schnittstelle ("F7") angeben.
Die Signalleitung 200 leitet das REC-CLK-Signal zu einem Eingangsanschluß eines D-Flip-flops 206 und einem Eingangsanschluß eines zweiten D-Flip-flops 208 der Seriellport-Synchronisiereinrichtung. Der "Q"-Ausgang des Flip-flops 206 ist mit einem komplementierten Eingangsanschluß eines UND-Gatters 210 und mit einem Wahr- Eingang eines weiteren UND-Gatters 212 verbunden. Der "Q"-Ausgangsanschluß des Flip-flops 208 ist mit einem zweiten komplementierten Eingangsanschluß des UND-Gatters 210 und mit einem zweiten Wahr-Eingangsanschluß des UND-Gatters 212 verbunden.
Die von der LIU 110 erzeugten F6- und F7-Signale werden auf Signalleitungen 202 bzw. 204 den Eingangsanschlüssen eines ODER-Gatters 214 zugeführt. Der Ausgangsanschluß des ODER-Gatters 214 ist mit dem Eingangsanschluß eines dritten UND-Gatters 216 verbunden. Der Ausgangsanschluß des UND-Gatters 216 ist mit einem Wahr-Eingangsanschluß des UND-Gatters 210 und mit einem dritten Wahr-Eingangsanschluß des UND-Gatters 212 verbunden. Der Ausgangsanschluß eines Modulo-Drei-Zählers 218 ist mit einem zweiten Eingangsanschluß des UND-Gatters 216 verbunden.
Das UND-Gatter 210 erzeugt an seinem Ausgangsanschluß ein SLOW-Signal, das einem durch 33 dividierenden Eingangsanschluß eines Modulo-Variablen- (eine Nominalzahl durch 32 teilenden) Zählers 220 zugeführt wird. Das UND-Gatter 212 erzeugt an seinem Ausgangsanschluß ein FAST-Signal, das einem durch 31 dividierenden Eingangsanschluß eines Modulo-Variablen-Zählers 220 zugeführt wird. Der Modulo-Variablen-Zähler 220 empfängt ferner an einem Taktsignaleingang ein 6144 MHz-Master-Takt (MCLK)-Signal, das von einem in dem OSC 180-Bereich der DSC 34 befindlichen Taktsignalgeber erzeugt wird. Das MCLK-Signal wird ferner dem LIU-110-Bereich der DSC 34 zugeführt.
Der Modulo-Variablen-Zähler 220 kann in Abhängigkeit von den Eingangssignalen an seinen durch 31 dividierenden und durch 33 dividierenden Eingangsanschlüssen in einem von drei Modi arbeiten. Wenn beide Eingangssignale im Niedrigzustand sind, funktioniert der Zähler in seinem nominalen, durch 32 dividierenden Modus. Wenn das Eingangssignal an dem durch 33 dividierenden bzw. durch 31 dividierenden Anschluß im Hochzustand ist, arbeitet der Zähler in einem durch 33 dividierenden bzw. durch 31 dividierenden Modus. Das resultierende, am Ausgangsanschluß des Zählers 220 erzeugte Signal ist das SCLK-Signal, das zum Synchronsieren der zeitlich gemultipleten Information an dem seriellen Eingang benutzt wird.
Das SCLK-Signal wird einem Taktsignaleingang des Modulo-Drei-Zählers 218 zugeführt, um zu gewährleisten, daß lediglich eine einzige Phaseneinstellung in jeglichen drei aufeinanderfolgenden Perioden des SCLK-Signals auftritt.
Ein Zustand 15(ST15)-Signal an einem zweiten Ausgangsanschluß des Modulo-Variablen-Zählers 220 wird einem aktiven Niedrigzustands-Taktsignaleingangsanschluß des Flip-flops 206 zugeführt. Das ST15-Signal wird von dem Zähler 220 während des fünfzehnten Zeitintervalls seiner nominellen 32 Zeitintervalle erzeugt. Ein Zustand 16(ST16)-Signal an einem dritten Ausgangsanschluß des Zählers 220 wird einem aktiven Niedrigzustands-Taktsignaleingangsanschluß des Flip-flops 208 zugeführt. Das ST16-Signal wird während des sechzehnten Zeitintervalls der nominellen 32 Zeitintervalle des Zählers 220 erzeugt.
Gemäß den Zeitgebungsdiagrammen der gesamten Fig. 3 sind in den unsynchronsierten und aktivitätslosen Zuständen (außer den Zuständen F6 und F7) die Signale auf den Leitungen 202 und 204 im Niedrigzustand, und das daraus resultierende, von dem ODER-Gatter 214 erzeugte Signal ist im Niedrigzustand. Somit ist das von dem UND-Gatter 216 erzeugte Signal im Niedrigzustand, da sich einer seiner Ausgänge im Niedrigzustand befindet. Deshalb befindet sich das resultierende Signal an den Zeit-Eingangsanschlüssen der UND-Gatter 210 und 212, die mit dem Ausgangsanschluß des UND-Gatters 216 verbunden sind, im Niedrigzustand, und die Signale an den Ausgangsanschlüssen der UND-Gatter 210 und 212 sind im Niedrigzustand. Auf diesen Weise werden die dem Modulo- Variablen-Zähler 220 zugeführten SLOW- und FAST-Eingangssignale im Niedrigzustand gehalten, und der Zähler arbeitet in dem nominellen, durch 32 teilenden Modus. Dadurch wird ein freilaufenden 192 KHz-SCLK-Signal an dem seriellen Port erzeugt. Folglich tritt ein während der Taktsignalerfassung oder der Wiedersynchronisation erfolgendes Schwanken des REC-CLK-Signals bei dem SCLK- Signal nicht auf.
Beim Erreichen und Verifizieren der Synchronisation der Information an der "S"-Schnittstelle erzeugt die LIU 110 entweder ein F6- oder ein F7-Zustands-Signal, und somit befindet sich das Signal am Ausgangsanschluß des ODER-Gatters 214 im Hochzustand. Das von der LIU 110 erzeugte REC-CLK-Signal wird den Flip-flops 206 und 208 zugeführt und während des Zeitintervalls 15 von dem Flip-flop 206 und während des Zeitintervals 16 von dem Flip-flop 208 abgetastet, da diese Flip-flops die Signale ST15 bzw. ST16 als Taktsignale von dem Zähler 220 empfangen.
Wenn das SLCK-Signal am Ausgangsanschluß des Zählers 220 sich im richtigen Phasenverhältnis zu dem REC-CLK- Signal befindet, erzeugt das Flip-flop 206 ein Niedrigsignal und das Flip-flop 208 ein Hochsignal. Diese Situation ist in dem Zeitgebungsdiagramm von Fig. 3A gezeigt, in der die Wellenform 300 des REC-CLK-Signals und die Wellenform 302 des SLCK-Signals gegenüber den zweiunddreißig Zeitintervallen des Modulo-Variablen- Zähler 220 gezeigt sind, welche mit 0, 1, 2, . . . 31 numeriert sind. Wie gezeigt, empfängt während des Zeitintervalls 15 das Flip-flop 206 das in der Wellenform 304 von Fig. 3A gezeigte ST15-Taktsignal von dem Zähler 220 und tastet das im Niedrigzustand befindliche REC- CLK-Signal ab. Somit erzeugt das Flip-flop 206 beginnend mit dem Zeitintervall 16 ein Niedrigsignal, wie in der Wellenform 308 gezeigt ist. In ähnlicher Weise empfängt das Flip-flop 208 während des Zeitintervalls 16 die Wellenform 306 des ST16-Taktsignals von dem Zähler 220 und tastet das im Hochzustand befindliche REC-CLK- Signal ab. Somit erzeugt das Flip-flop 208 beginnend mit dem Zeitintervall 17 ein Hochsignal, wie in der Wellenform 310 gezeigt ist. Da somit die Flip-flops 206 und 208 im Fall einer korrekten Phasenbeziehung zwischen den REC-CLK- und den SCLK-Signalen komplementäre Signale erzeugen, erzeugen beide UND-Gatter 210 und 212 ein Niedrigsignal, und folglich wird weder der durch 33 teilende noch der durch 31 teilende Eingang zum Zähler 220 aktiviert, und somit arbeitet er in seinem Nennmodus.
Wie in Fig. 3B gezeigt ist, erzeugen die Flip-flops 206 und 208 beide Niedrigsignale, wenn die Wellenform 320 des REC-CLK-Signals sich außerhalb der Phase und hinter der Wellenform 322 des SCLK-Signals befindet, wie in Fig. 3B ersichtlich ist. Während des Zeitintervalls 15 empfängt das Flip-flop 206 die Wellenform 324 des ST15- Taktsignals von dem Zähler 220 und tastet das im Niedrigzustand befindliche REC-CLK-Signal ab. Somit erzeugt das Flip-flop 206 beginnend mit dem Zeitintervall 16 ein Niedrigsignal, wie in der Wellenform 328 gezeigt ist. In ähnlicher Weise empfängt das Flip-flop 208 während des Zeitintervalls 16 das ST16-Taktsignal, die Wellenform 326, von dem Zähler 220 und tastet das im Niedrigzustand befindliche REC-CLK-Signal ab. Das Flipflop 208 erzeugt beginnend mit dem Zeitintervall 17 ein Niedrigsignal, wie in der Wellenform 330 gezeigt ist. Da die Flip-flops 206 und 208 in dem Fall, daß das SCLK-Signal in bezug auf das REC-CLK-Signal vorrückt, gleiche Niedrigsignale erzeugen, erzeugt das UND-Gatter 210 ein Hochsignal und das UND-Gatter 212 ein Niedrigsignal für jedes Intervall, während dessen der Modulo- Drei-Zähler 218 ein Hochsignal erzeugt. Folglich ist das von dem Flip-flop 210 erzeugte SLOW-Signal ein Hochsignal und das von dem Flip-flop 212 erzeugte FAST- Signal ein Niedrigsignal, wenn das SCLK-Signal dem REC-CLK-Signal vorläuft. Der durch 33 dividierende Eingang zum Zähler 220 wird aktiviert, und der Zähler 220 arbeitet während des Restes des in Fig. 3B gezeigten Intervalls in dem durch 33 dividierendem Modus. Somit kehrt die SCLK-Wellenform 322 bis zu dem 33sten Zeitintervall nicht auf den Niedrigpegel zurück, wie in Fig. 3B gezeigt ist. Die resultierende Verzögerung um ein Zeitintervall bringt die SCLK-Signal-Wellenform, wie in Fig. 3B gezeigt ist, näher an das korrekte Phasenverhältnis des REC-CLK-Signals, und zwar beginnend mit dem nächsten Taktzyklus, der mit dem Intervall 33 beginnt.
Umgekehrt erzeugen die Flip-flops 206 beide Hochsignale, wenn sich, wie in Fig. 3C gezeigt ist, die Wellenform 340 des REC-CLK-Signals außerhalb der Phase und vor der SCLK-Wellenform 342 befindet. Während des Zeitintervalls 15 empfängt das Flip-flop 206 das ST15-Taktsignal, die Wellenform 344, von dem Zähler 220 und tastet das im Niedrigzustand befindliche ST15-Taktsignal ab. Somit erzeugt das Flip-flop 206 beginnend mit dem Zeitintervall 16 ein Hochsignal, wie in der Wellenform 348 gezeigt ist. In ähnlicher Weise empfängt während des Zeitintervalls 16 das Flip-flop 208 das ST16-Taktsigal, die Wellenform 346, von dem Zähler 220 und tastet das im Hochzustand befindliche REC-CLK-Signal ab. Das Flip-flop 208 erzeugt beginnend mit dem Zeitintervall 17 ein Hochsignal, wie in der Wellenform 350 gezeigt ist. Da die Flip-flops 206 und 208 in dem Fall, daß das SCLK-Signal in bezug auf das REC-CLK-Signal verzögert ist, beide Hochsignale erzeugen, erzeugt das UND-Gatter 210 ein Hochpegel-SLOW-Signal und das UND- Gatter 212 ein Niedrigpegel-FAST-Signal für jedes Intervall, während dessen der Modulo-Drei-Zähler 218 ein Hochsignal erzeugt. Folglich wird der durch 31 dividierende Eingang zum Zähler 220 aktiviert, und der Zähler 220 arbeitet während des Restes des in Fig. 3C gezeigten Intervalls in dem durch 31 dividierenden Modus. Somit kehrt die SCLK-Wellenform 342 bis am 31sten Zeitintervall auf den Niedrigpegel zurück, wie in Fig. 3C gezeigt ist. Das resultierende Vorrücken um ein Zeitintervall bringt die SCLK-Signal-Wellenform, wie in Fig. 3C gezeigt ist, näher an das korrekte Phasenverhältnis des REC-CLK-Signals, und zwar beginnend mit dem nächsten Taktzyklus, der mit dem Intervall 31 beginnt.
Bei dem oben im Zusammenhang mit Fig. 3B und 3C beschriebenen Betrieb der Seriellport-Synchronisiereinrichtung wird höchstens eine einzige Phaseneinstellung für jeweils drei Perioden des SCLK-Taktsignals durchgeführt, und zwar wegen des Vorhandenseins des Modulo- Drei-Zählers 218 in der Schaltung, die von dem SCLK- Generator, dem Zähler 220, über das UND-Gatter 216 zu den Wahr-Eingangsanschlüssen der UND-Gatter 210 und 212 führt. Im schlimmsten Fall, wo beispielsweise das SCLK-Signal dem REC-CLK-Signal um eine Hälfte einer SCLK-Taktsignalperiode voreilt, wie in Fig. 3 gezeigt ist, ist die Erzeugung von 16 SLOW-Einstellsignalen erforderlich, um das SCLK-Taktsignal neuzusynchronisieren. Da in diesem Fall für jeweils drei SCLK-Taktsignalperioden eine einzige Phaseneinstellung erfolgen würde, sind höchstens 48 SCLK-Taktsignalperioden (250 Mikrosekunden) zur Phasenaufschaltung des SCLK-Signals auf das REC-CLK-Signal nötig, nachdem die LIU 110 entweder in den F6- oder den F7-Zustand eintritt.

Claims

1. Vorrichtung zum Erzeugen einer Reihe von Taktsignalen (SCLK) als Reaktion auf ein Empfangs-Taktsignal (REC,CLK) mit einer vorbestimmten Frequenz, ein Haupttaktsignal (MCLK) und ein Leitungsaktivitätssignal (F7), wobei das erzeugte Taktsignal (SCLK) bei Vorhandensein des Leitungsaktivitätssignals (F7) eingestellt wird zur Synchronisierung mit dem Empfangs-Taktsignal (REC,CLK) und wobei das erzeugte Taktsignal (SCLK) in Abwesenheit des Leitungsaktivitätssignals (F7) frei auf der vorbestimmten Frequenz läuft, mit:

einer auf das Empfangs-Taktsignal (REC,CLK) und auf mehrere Abtastfreigabesignale (ST15,ST16) reagierenden Einrichtung zum Abtasten und Halten des Empfangs-Taktsignals (REC,CLK) bei Empfang der Abtastfreigabesignale (ST15, ST16) und zum Erzeugen mehrerer abgetasteten Empfangs-Taktsignale (ON Q);

einer auf das Leitungsaktivitätssignal (F7), auf das erzeugte Taktsignal (SCLK) und auf die mehreren abgetasteten Empfangs-Taktsignale (ON Q) reagierenden Einrichtung (210,212,216,218) zum Erzeugen mehrerer die relative Phasenbeziehung zwischen den abgetasteten Empfangs-Taktsignalen und den erzeugten Taktsignalen angebender Signale (SLOW,FAST) bei Vorhandensein des Leitungsaktivitätssignals (F7); und

einer auf die Relativphasenbeziehungssignale (SLOW, FAST) und auf das Haupttaktsignal (MCLK) reagierenden Phasenregelungseinrichtung (220) zum Erzeugen eines der Reihe der Taktsignale (SCLK) synchron mit, oder um eine Haupttaktperiode voreilend bzw. verzögert in bezug zu dem als letztes erzeugten Taktsignal in der Reihe, abhängig davon, ob die Relativphasenbeziehungssignale (SLOW,FAST) Synchronisation oder eine verzögerte bzw. eine voreilende Phasenbeziehung angeben, bei Vorhandensein des Leitungsaktivitätssignals (F7), und zum Erzeugen des freilaufenden Taktsignals (SCLK) bei Abwesenheit des Leitungsaktivitätssignals (F7), und zum Erzeugen der mehreren Abtastfreigabesignale (ST15,ST16), von denen jedes eine vorbestimmte Phasenbeziehung zu dem erzeugten Taktsignal (SCLK) aufweist.

2. Synchronisationstaktgenerator nach Anspruch 1, dadurch gekennzeichnet, daß die Einrichtung zum Erzeugen des Relativphasenbeziehungssignals ferner ein Einstellfreigabesignal erzeugt und aufweist:

eine auf das Einstellfreigabesignal und die mehreren abgetasteten Empfangs-Taktsignale reagierende erste Gattereinrichtung (210,212) zum Erzeugen der mehreren die relative Phasenbeziehung angebenden Signale bei Empfang des Einstellfreigabesignals.

3. Synchronisationstaktgenerator nach Anspruch 2, dadurch gekennzeichnet, daß die Einrichtung zum Erzeugen des Relativphasenbeziehungssignals aufweist:

eine auf das erzeugte Taktsignal reagierende n- Zustands-Zähleinrichtung zum Erzeugen eines dezimierten Taktsignals an vorbestimmten n-ten Übergängen des erzeugten Taktsignals; und

einer auf das Leitungsaktivitätssignal (F7) und auf das dezimierte Taktsignal reagierende zweiten Gate- Einrichtung (216) zum Erzeugen eines Einstellfreigabesignals an den vorbestimmten n-ten Übergängen des erzeugten Taktsignals.

4. Synchronisationstaktgenerator nach Anspruch 3, dadurch gekennzeichnet, daß die Abtast- und Halteeinrichtung aufweist:

(a) ein erstes D-Flip-flop (206) mit einem Takteingangsanschluß, das das Empfangs-Taktsignal (REC,CLK) an einem Dateneingang empfängt und das ein erstes der abgetasteten Empfangs-Taktsignale (ON Q) erzeugt, wenn ein erstes der Abtastfreigabesignale (ST15) an dem Taktsignaleingangsanschluß empfangen wird; und

(b) ein zweites D-Flip-flop (208) mit einem Taktsignaleingangsanschluß, das das Empfangs-Taktsignal (REC,CLK) an einem Dateneingang empfängt und das ein zweites der abgetasteten Empfangs-Taktsignale erzeugt, wenn ein zweites der Abtastfreigabesignale (ST16) an dem Taktsignaleingangsanschluß empfangen wird.

5. Synchronisationstaktgenerator nach Anspruch 4, dadurch gekennzeichnet, daß die erste Gattereinrichtung (210,212) aufweist:

(a) ein erstes UND-Gatter (210), das an einem ersten Komplementär-Eingangsanschluß das erste abgetastete Empfangs-Taktsignal, an einem zweiten Komplementär-Eingangsanschluß das zweite abgetastete Empfangs-Taktsignal und an einem dritten Wahr- Eingangsanschluß das Einstellfreigabesignal empfängt, und das daraus an einem Ausgangsanschluß ein erstes der Relativphasenbeziehungssignale (SLOW) erzeugt; und

(b) ein zweites UND-Gatter (212), das an einem ersten Wahr-Eingangsanschluß das erste abgetastete Empfangs-Taktsignal, an einem zweiten Wahr-Eingangsanschluß das zweite abgetastete Empfangs-Taktsignal und an einem dritten Wahr-Eingangsanschluß das Einstellfreigabesignal empfängt und das daraus an einem Ausgangsanschluß ein zweites der Relativphasenbeziehungssignale erzeugt.

6. Synchronisationstaktgenerator nach Anspruch 1, dadurch gekennzeichnet, daß die Phaseneinstelleinrichtung ein Zähler (220) mit variablem Zustand ist, der in mehreren Betriebsarten, darunter eine Nominal-m-Zustands-Zählbetriebsart, eine Schnell (m-1)-Zustands-Zählbetriebsart, und eine Langsam (m+1)-Zustands-Zählbetriebsart, betreibbar ist;

wobei die Zählbetriebsart durch die Relativphasenbeziehungssignale derart bestimmt wird, daß das erzeugte Taktsignal (SCLK) bei Empfang des Synchronisation oder die voreilende bzw. die verzögerte Phasenbeziehung anzeigenden Phasenbeziehungssignals synchron, oder voreilend bzw. verzögert erzeugt wird, wobei Betrieb des Zählers mit variablem Zustand in der Nominal(m)-Zustands-Betriebsart, oder in der Schnell(m-1)-Zustands-Betriebsart bzw. in der Langsam(m+1)-Zustands-Betriebsart veranlaßt wird; und

wobei die Abtastfreigabesignale ein erstes Abtastfreigabesignal, das während eines (m/2)-1 - Zählerstandes des Zählers mit variablem Zustand erzeugt wird, und ein zweites Abtastfreigabesignal enthalten, das während eines (m/2) - Zählerstandes erzeugt wird.

7. Synchronisationstaktgenerator nach Anspruch 6, bei dem der Empfang der ersten und der zweiten Relativphasenbeziehungssignale bewirkt, daß der Zähler (220) mit variablem Zustand in der Langsam(m+1)- Zustands-Betriebsart bzw. in der Schnell(m-1)- Zustands-Betriebsart arbeitet, und Empfang weder des ersten noch des zweiten Relativphasenbeziehungssignals bewirkt, daß der Zähler (220) mit variablem Zustand in der Nominal(m)-Zustands- Betriebsart arbeitet.

8. Synchronisationstaktgenerator nach Anspruch 6, dadurch gekennzeichnet, daß das erste D-Flip-flop (206) an seinem Taktsignaleingangsanschluß das erste Abtastfreigabesignal (ST15) empfängt und bei dem das zweite D-Flip-flop (208) an dem Taktsignaleingangsanschluß das zweite Abtastfreigabesignal (ST16) empfängt.

9. Verfahren zum Erzeugen einer Reihe von Taktsignalen, die zur Synchronisation mit einem Empfangs- Taktsignal (REC, CLK) eingestellt sind, wobei das Verfahren einen Haupt-Takt (MCLK) mit einer vorbestimmten Periode verwendet und die folgenden Schritte umfaßt:

(a) Abtasten und Halten des Empfangs-Taktsignals zu mehreren Zeiten entsprechend bestimmter Perioden des Signals des Haupt-Taktes;

(b) Bestimmen der relativen Phasenbeziehung zwischen den abgetasteten Empfangs-Taktsignalen und der erzeugten Reihe von Taktsignalen; und

(c) Erzeugen von Taktsignalen der Reihe von Taktsignalen synchron mit, oder um eine Haupttaktperiode voreilend bzw. verzögert in bezug zu dem als letztes erzeugten Taktsignal in der Reihe, abhängig davon, ob die in Schritt (b) bestimmte relative Phasenbeziehung Synchronisation oder eine verzögerte bzw. eine voreilende Phasenbeziehung angibt,

(d) Erzeugen eines mit einer vorbestimmten Frequenz freilaufenden Taktsignals.

10. Verfahren zum Erzeugen einer Reihe von Taktsignalen nach Anspruch 9, gekennzeichnet durch:

(e) Abtasten und Halten des Empfangs-Taktsignals während der (m/2)-1 - und der m/2 - Zeitintervalle der Periode erzeugter Taktsignale;

(f) Bestimmen der relativen Phasenbeziehung zwischen den abgetasteten Empfangs-Taktsignalen und den erzeugten Taktsignalen auf der Basis der Booleschen Gleichungen:

SLOW = REC CLK(m/2-1) UND REC CLK(m/2)

FAST = REC CLK(m/2-1) UND REC CLK(m/2); und

(g) Erzeugen eines Taktsignals, das synchron mit, oder um eine Haupttaktperiode voreilend bzw. verzögert in bezug zu dem als letztes erzeugten Taktsignal in der Reihe ist, abhängig davon, ob die in Schritt (b) bestimmte relative Phasenbeziehung Synchronisation oder eine verzögerte bzw. eine voreilende Phasenbeziehung angibt, basierend darauf, ob SLOW oder FAST NULL sind, SLOW EINS ist bzw. FAST EINS ist.

11. Verfahren zum Erzeugen einer Reihe von Taktsignalen nach Anspruch 10, dadurch gekennzeichnet, daß die Schritte (a)-(c) während jeder n-ten Erzeugung des Taktsignals ausgeführt werden und Schritt (d) während sämtlicher anderer Erzeugungen des Taktsignals ausgeführt wird.

12. Verfahren zum Erzeugen einer Reihe von synchronisierten Taktsignalen nach Anspruch 11, dadurch gekennzeichnet, daß n=3 ist.

13. Verfahren zum Erzeugen einer Reihe von synchronisierten Taktsignalen nach Anspruch 10, ferner gekennzeichnet durch die Anforderung zum selektiven Erzeugen der synchronisierten Taktsignale gemäß den Schritten (a), (b) und (c) oder (d), wobei die Schritte (a)-(c) ausgeführt werden, wenn FAST oder SLOW EINS ist, und Schritt (d) ausgeführt wird, wenn FAST und SLOW NULL ist.