JPS6226919A - 同期クロック信号発生装置および同期クロック信号発生方法 - Google Patents
同期クロック信号発生装置および同期クロック信号発生方法Info
- Publication number
- JPS6226919A JPS6226919A JP61176555A JP17655586A JPS6226919A JP S6226919 A JPS6226919 A JP S6226919A JP 61176555 A JP61176555 A JP 61176555A JP 17655586 A JP17655586 A JP 17655586A JP S6226919 A JPS6226919 A JP S6226919A
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- signal
- clock
- mode
- generating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［関連した同時係属中の出願との相互関係］この発明に
特に興味ある関連した同時係属中の出願は、Ａｌａｎ
Ｔ、Ｃ１ａｒｋ、ＨａｄｉＩｂｒａｈｉｍおよびＡｒ
ｔｈｕｒ Ｆ、Ｌａｎｇｅのための「デジタル加入者
制御器」と題する１９８５年７月２６日に出願された米
国特許出願連続番号節７５９，６２２号およびＡｌａｎ
Ｔ。
特に興味ある関連した同時係属中の出願は、Ａｌａｎ
Ｔ、Ｃ１ａｒｋ、ＨａｄｉＩｂｒａｈｉｍおよびＡｒ
ｔｈｕｒ Ｆ、Ｌａｎｇｅのための「デジタル加入者
制御器」と題する１９８５年７月２６日に出願された米
国特許出願連続番号節７５９，６２２号およびＡｌａｎ
Ｔ。
Ｃ１ａｒｋおよびＡｒｔｈｕｒ Ｆ、Ｌａｎｇｅのた
めの「プログラム可能データ経路指示マルチプレクサ」
と題する、１９８５年７月２６日に出願された米国特許
出願連続番号節７５９，６２４号であり、この両方はこ
の発明の譲受人に論り受けられ、これらの説明はここに
援用される。
めの「プログラム可能データ経路指示マルチプレクサ」
と題する、１９８５年７月２６日に出願された米国特許
出願連続番号節７５９，６２４号であり、この両方はこ
の発明の譲受人に論り受けられ、これらの説明はここに
援用される。
［発明の分野］
この発明は時間分割多重化信号のための同期クロック信
号を発生するための装置および方法に関するものであっ
て、特に時間分割多重化信号が存在するときのクロック
信号の迅速なロージッタの同期化およびそれ以外のとき
の自走クロック信号の発生に関するものである。
号を発生するための装置および方法に関するものであっ
て、特に時間分割多重化信号が存在するときのクロック
信号の迅速なロージッタの同期化およびそれ以外のとき
の自走クロック信号の発生に関するものである。
［発明の背景］
加入者側の電話端末装置（ＴＥ）はいわゆる加入者（ｒ
ｓＪ ）インターフェイスで電話回路網に接続されるこ
とができる。「Ｓ」インターフェイス上では、時間分割
多重化音声およびデータが直列的に交信される。加入者
のＴＥはｒＳＪインターフェイスで受取られるデータに
同期化され、フレーム整列を与え、そしてチャネルの時
間スロワト内に各ビット位ＩＮの同期化を与える。その
ような同期化は迅速に起こらなくてはならず、そして情
報損失およびエラー発生を避けるために、起動の間、同
期化タイミング（クロック）信号の発生の不連続の「ジ
ッダ」を最少にしなければならな０゜ ラフインが「死んでいる」時、受取られたデータとの同
期化か失われたときのようにｒＳＪＳ１インターフエイ
ス上ラフィックがないときても、または純粋にローカル
な交信に対１７ても、自走クロック信号を！ｊえること
か望ましく、自動的に「Ｓ」インターフェイスでのいか
なるトラフィックとでも同期化に入る。
ｓＪ ）インターフェイスで電話回路網に接続されるこ
とができる。「Ｓ」インターフェイス上では、時間分割
多重化音声およびデータが直列的に交信される。加入者
のＴＥはｒＳＪインターフェイスで受取られるデータに
同期化され、フレーム整列を与え、そしてチャネルの時
間スロワト内に各ビット位ＩＮの同期化を与える。その
ような同期化は迅速に起こらなくてはならず、そして情
報損失およびエラー発生を避けるために、起動の間、同
期化タイミング（クロック）信号の発生の不連続の「ジ
ッダ」を最少にしなければならな０゜ ラフインが「死んでいる」時、受取られたデータとの同
期化か失われたときのようにｒＳＪＳ１インターフエイ
ス上ラフィックがないときても、または純粋にローカル
な交信に対１７ても、自走クロック信号を！ｊえること
か望ましく、自動的に「Ｓ」インターフェイスでのいか
なるトラフィックとでも同期化に入る。
比較的「粗い」様式で「Ｓ−１インターフエイスでデー
タとの迅速な同期化を達成することかできる、位相ロッ
クループを採用する複雑な同期化機構が先行技術では周
知であり、発生１７たクロック信月の（１゛ｌ相の多数
ビット調整かクロック回復の間に起こる。そのような不
連続さは発生したクロック信号を受取る回路にむらのあ
る行動を発生［７、そしてクロックが安定するために長
い待ち時間が必要となり、その間これらの回路は何ら有
益な機能を果たさない。
タとの迅速な同期化を達成することかできる、位相ロッ
クループを採用する複雑な同期化機構が先行技術では周
知であり、発生１７たクロック信月の（１゛ｌ相の多数
ビット調整かクロック回復の間に起こる。そのような不
連続さは発生したクロック信号を受取る回路にむらのあ
る行動を発生［７、そしてクロックが安定するために長
い待ち時間が必要となり、その間これらの回路は何ら有
益な機能を果たさない。
したかって、直列ポートでのアクティビティまたはクロ
ック獲得のない期間、自走モードで動作するように、よ
り粗い方法によって回復されたクロック信号を精製し、
そ［７て一！↓より粗い方法でそれがロックされると、
得られたクロックとの滑らかで比較的ジッタの少ない同
期化を行なう直列ポート同期装置の必要性かある。
ック獲得のない期間、自走モードで動作するように、よ
り粗い方法によって回復されたクロック信号を精製し、
そ［７て一！↓より粗い方法でそれがロックされると、
得られたクロックとの滑らかで比較的ジッタの少ない同
期化を行なう直列ポート同期装置の必要性かある。
［発明の要約］
加入者側の制御器の直列ポートの同期化に適した、この
発明のクロック発生器か提供される。直列ポート同期装
置は直列「Ｓ」インターフェイスでのアクティビティが
ないとき、公称１９２ギロヘルツで自走クロックを発生
し７、そしてインターフェイスか活性化されているとき
、［Ｓ１インターフエイスで情報と同期化されるクロッ
クを発生する。発生器は３つの発生したクロックザイク
ルごとに導入される最大１６０ナノセカンドのイ台相ジ
ッタでインターフェイスで受取られる借料の最大４８ビ
ツトの期間（２５０マイクロセカンド）内で同期化クロ
ックを迅速に獲得することかできる。これは獲得の間、
直列ポート−ｔ＝で結果として生じるジッタか１．１！
％より少ないことを確実にする。
発明のクロック発生器か提供される。直列ポート同期装
置は直列「Ｓ」インターフェイスでのアクティビティが
ないとき、公称１９２ギロヘルツで自走クロックを発生
し７、そしてインターフェイスか活性化されているとき
、［Ｓ１インターフエイスで情報と同期化されるクロッ
クを発生する。発生器は３つの発生したクロックザイク
ルごとに導入される最大１６０ナノセカンドのイ台相ジ
ッタでインターフェイスで受取られる借料の最大４８ビ
ツトの期間（２５０マイクロセカンド）内で同期化クロ
ックを迅速に獲得することかできる。これは獲得の間、
直列ポート−ｔ＝で結果として生じるジッタか１．１！
％より少ないことを確実にする。
１対のフリップフロップおよび１対のＡＮＤゲートから
なる論理回路網は、「Ｓ」インターフェイスでアクティ
ビティをザンプリングし５、そ【７てラインアクティビ
ティを検出すると位相調整信号を発生する。これらの位
相調整信号は可変モジュロカウンタによって用いられ、
ラインアクティビティが検出されると同期化クロック信
号を発生する。ラインアクティビティかないためか、ま
たはそのようなアクティビティとの同期化のどちらかの
ために、位相調整信号がない場合、可変モジュロカウン
タは公称、３２で除算のモードで動作し、それぞれ同期
化または自走のクロックを発生する。
なる論理回路網は、「Ｓ」インターフェイスでアクティ
ビティをザンプリングし５、そ【７てラインアクティビ
ティを検出すると位相調整信号を発生する。これらの位
相調整信号は可変モジュロカウンタによって用いられ、
ラインアクティビティが検出されると同期化クロック信
号を発生する。ラインアクティビティかないためか、ま
たはそのようなアクティビティとの同期化のどちらかの
ために、位相調整信号がない場合、可変モジュロカウン
タは公称、３２で除算のモードで動作し、それぞれ同期
化または自走のクロックを発生する。
発生されたクロックが受取られたクロックに対して進め
られたこと（または遅らされたこと）を示ず位相調整信
号を受取ると、可変モジュロカウンタが遅い、３３で除
算の（または速い、３１で除算の）モードで動作する。
られたこと（または遅らされたこと）を示ず位相調整信
号を受取ると、可変モジュロカウンタが遅い、３３で除
算の（または速い、３１で除算の）モードで動作する。
このようにして、発生したクロックの期間の期間調整の
３２分の１か影響される。
３２分の１か影響される。
モジュロ３カウンタは位相調整論理回路網のフィードバ
ック経路内に採用され、そのためせいぜい１つのそのよ
うな位相調整が、３つの発生したクロック期間ごとにな
される。このようにし、て、ジッタは３つのクロック期
間（１５，６マイクロセカンド）ごとにクロック期間の
３２分の１（１６０ナノセカンド）に保持され、ずなイ
〕ち、これは１，１％より少ない。
ック経路内に採用され、そのためせいぜい１つのそのよ
うな位相調整が、３つの発生したクロック期間ごとにな
される。このようにし、て、ジッタは３つのクロック期
間（１５，６マイクロセカンド）ごとにクロック期間の
３２分の１（１６０ナノセカンド）に保持され、ずなイ
〕ち、これは１，１％より少ない。
受取られたクロックのザンブリングは非常に簡単な態様
で行なわれ、そのため発生したクロックとの相対的な位
相関係は２つのサンプル値にのみ関連して、すなわち１
つは可変モジュロカウンタの１５番目の時間間隔で、１
つはその１６番目の時間間隔の間で、決定され得る。
で行なわれ、そのため発生したクロックとの相対的な位
相関係は２つのサンプル値にのみ関連して、すなわち１
つは可変モジュロカウンタの１５番目の時間間隔で、１
つはその１６番目の時間間隔の間で、決定され得る。
こうして、この発明の直列ポート同期装置はラインか死
んでいる時かまたは位相獲得の間、受取られたクロック
から分離されたｎ走りロック信号を、迅速でロージッタ
位相の獲得の後は同期化クロック信号を１える。これは
クロックに、「Ｓ」インターフェイスへの電話回路網へ
のローカル交信および時分割多重化交信の両方のための
クロックを与える。
んでいる時かまたは位相獲得の間、受取られたクロック
から分離されたｎ走りロック信号を、迅速でロージッタ
位相の獲得の後は同期化クロック信号を１える。これは
クロックに、「Ｓ」インターフェイスへの電話回路網へ
のローカル交信および時分割多重化交信の両方のための
クロックを与える。
［好ましい実施例の説明］
この発明の直列ポート同期装置は、第１図に例示される
ように、７つの機能ブロックからなるデジタル加入者制
御器（ＤＳＣ）３４内に例示の用途で例示される。ＤＳ
Ｃは電話回路網へのデジタル加入者アクセスを提供する
。ＤＳＣは基準点「Ｓ」およびｒＴＪで国際電話電信諮
問委員会（ＣＣＩ ＴＴ）のＩシリーズ勧告と両立する
。したがって、この発明に従ったＤＳＣのユーザは国際
視格に従う端末装置（ＴＥ）を設計してもよい。
ように、７つの機能ブロックからなるデジタル加入者制
御器（ＤＳＣ）３４内に例示の用途で例示される。ＤＳ
Ｃは電話回路網へのデジタル加入者アクセスを提供する
。ＤＳＣは基準点「Ｓ」およびｒＴＪで国際電話電信諮
問委員会（ＣＣＩ ＴＴ）のＩシリーズ勧告と両立する
。したがって、この発明に従ったＤＳＣのユーザは国際
視格に従う端末装置（ＴＥ）を設計してもよい。
ＤＳＣ３４は関連した同時係属中のＡｌａｎＴ、Ｃ１ａ
ｒｋ、Ｈａｄｉ ＩｂｒａｈｉｍおよびＡｒｔｈｕｒ
Ｆ、Ｌａｎｇｅのための［デジタル加入者制御器」
と題される、１９８５年７Ｊｊ２６日に出願された米国
特許出願連続番号筒７５９．６２２号の４（題であり、
これはこの出願の譲受人に論り受けられた。第１図のＤ
ＳＣ３４の詳細な説明はＭＵＸ １７０としてその」−
に示されるプログラム可能なデータ経路指示マルチプレ
クサ以外か、上の関連した同時係属中の出願に含まれる
。この関連した同時係属中の出願はここでは引用により
援用される。
ｒｋ、Ｈａｄｉ ＩｂｒａｈｉｍおよびＡｒｔｈｕｒ
Ｆ、Ｌａｎｇｅのための［デジタル加入者制御器」
と題される、１９８５年７Ｊｊ２６日に出願された米国
特許出願連続番号筒７５９．６２２号の４（題であり、
これはこの出願の譲受人に論り受けられた。第１図のＤ
ＳＣ３４の詳細な説明はＭＵＸ １７０としてその」−
に示されるプログラム可能なデータ経路指示マルチプレ
クサ以外か、上の関連した同時係属中の出願に含まれる
。この関連した同時係属中の出願はここでは引用により
援用される。
第１図を参照すると、ＤＳＣ３４は端子ＬＩＮ１および
ＬＩＮ２での４−ワイヤ「Ｓ」インターフェイス上の隔
離変圧器（図示されていない）を介して受取られ、そし
て端子１． ＯＵ Ｔ １およびＬＯＵＴ２から４−ワ
イヤインターフェイス−Ｌに送信されるビットの流れの
ための１９２ｋｂｓ全二重デジタル径路を備える。ＤＳ
Ｃは受取ったビットの流れをＢ１およびＢ２チャネル（
各６４ｋｂＳ）およびＤチャネル（１６ｋｂｓ）に分離
させる。Ｂチャネルはマルチプレクサ１７０を介してユ
ーザの制御の下で第１図に例示される機能ブロー １６
＝ ツクの異なるものに径路付けられる。マルチプレクサ１
７０は関連した同時係属中のＡｌａｎ Ｔ。
ＬＩＮ２での４−ワイヤ「Ｓ」インターフェイス上の隔
離変圧器（図示されていない）を介して受取られ、そし
て端子１． ＯＵ Ｔ １およびＬＯＵＴ２から４−ワ
イヤインターフェイス−Ｌに送信されるビットの流れの
ための１９２ｋｂｓ全二重デジタル径路を備える。ＤＳ
Ｃは受取ったビットの流れをＢ１およびＢ２チャネル（
各６４ｋｂＳ）およびＤチャネル（１６ｋｂｓ）に分離
させる。Ｂチャネルはマルチプレクサ１７０を介してユ
ーザの制御の下で第１図に例示される機能ブロー １６
＝ ツクの異なるものに径路付けられる。マルチプレクサ１
７０は関連した同時係属中のＡｌａｎ Ｔ。
Ｃ１ａ ｒ ｋおよびＡｒｔｈｕｒ Ｆ、Ｌａｎｇｅ
のための「プログラム可能データ経路指示マルチプレク
サ」と題する１９８５年７月２６０に出願された米国特
許出願連続番号筒７５９，６２４号の主題であり、これ
はこの出願の譲受人に譲り受けられた。この関連した同
時係属中の出願はここで引用により援用される。Ｄチャ
ネルはＤＳＣ３４のレベル２で部分的に処理され、そし
てマイクロプロセッサインターフェイス（ＭＰＩ）１０
０を介して追加の処理のためにプログラム可能マイクロ
プロセッサ（図示されていない）へと進められる。ＤＳ
Ｃ３４はＰＢＸおよび公的応用の両方に合うように、２
つの主要ＣＣＩＴＴ勧告の両方すなわち「ポイント・ト
ウ・ポイント」および「ポイント・トウ・マルチポイン
ト」の加入者形態を支持する。
のための「プログラム可能データ経路指示マルチプレク
サ」と題する１９８５年７月２６０に出願された米国特
許出願連続番号筒７５９，６２４号の主題であり、これ
はこの出願の譲受人に譲り受けられた。この関連した同
時係属中の出願はここで引用により援用される。Ｄチャ
ネルはＤＳＣ３４のレベル２で部分的に処理され、そし
てマイクロプロセッサインターフェイス（ＭＰＩ）１０
０を介して追加の処理のためにプログラム可能マイクロ
プロセッサ（図示されていない）へと進められる。ＤＳ
Ｃ３４はＰＢＸおよび公的応用の両方に合うように、２
つの主要ＣＣＩＴＴ勧告の両方すなわち「ポイント・ト
ウ・ポイント」および「ポイント・トウ・マルチポイン
ト」の加入者形態を支持する。
第１図を参照すると、ＤＳＣ３４は端子ＬＩＮ１および
ＬＩＮ２に接続され、受信器セクション１２０および送
信器セクション１３０を含む、ラインインターフェイス
ユニット（ＬＩＵ）１１０を含む。受信器セクション１
２０は受信器フィルタ、クロック回復のためのデジタル
位相ロックループ（ＤＰＬＬ）、入ってくるビットの流
れのフレームのハイマークおよびローマークを検出する
ための２つのスライサ、およびフレーム同期化のための
フレーム回復回路からなる。
ＬＩＮ２に接続され、受信器セクション１２０および送
信器セクション１３０を含む、ラインインターフェイス
ユニット（ＬＩＵ）１１０を含む。受信器セクション１
２０は受信器フィルタ、クロック回復のためのデジタル
位相ロックループ（ＤＰＬＬ）、入ってくるビットの流
れのフレームのハイマークおよびローマークを検出する
ための２つのスライサ、およびフレーム同期化のための
フレーム回復回路からなる。
受信器１２０は入ってくる擬似３進コード化ビツト流れ
を第１図に例示されるＤＳＣ３４の他のブロックにバス
１４０を介して導伝する前に２進に変換する。受信器１
１０もまた、ＤＳＣ３４が「ポイント・トウ・マルチポ
イント」形態で動作するとき、潜在的なコンテンション
（ｅｏｎｔｅｎｔｉｏｎ）を解決するためにＤチャネル
アクセスプロトコールを行なう。
を第１図に例示されるＤＳＣ３４の他のブロックにバス
１４０を介して導伝する前に２進に変換する。受信器１
１０もまた、ＤＳＣ３４が「ポイント・トウ・マルチポ
イント」形態で動作するとき、潜在的なコンテンション
（ｅｏｎｔｅｎｔｉｏｎ）を解決するためにＤチャネル
アクセスプロトコールを行なう。
送信器セクション１３０は、２進−擬似３進エンコーダ
と、ライン駆動器からなりこれはバス１４０の信号を受
取りそして外に出ていくビットの流れがそこからＤＳＣ
３４のＬＯＵＴＩおよびＬ０ＵＴ２の端子でそこから発
生されることを引き起こす。この外に出ていくビットの
流れはＣＣＩＴＴ勧告でｒＳＪインターフェイスのため
に特定されたものである。
と、ライン駆動器からなりこれはバス１４０の信号を受
取りそして外に出ていくビットの流れがそこからＤＳＣ
３４のＬＯＵＴＩおよびＬ０ＵＴ２の端子でそこから発
生されることを引き起こす。この外に出ていくビットの
流れはＣＣＩＴＴ勧告でｒＳＪインターフェイスのため
に特定されたものである。
ＬＩＵＩＩＯはｒＳＪインターフェイスのレベル１の活
性化および不活性化に関するＣＣＩＴＴ勧告に従う。こ
れは規格のＣＣＩＴＴｒｌｎｆｏＪ信号を送信およびデ
コードすることによって達成される。ＬＩＵＩＩＯはま
た、ＤＳＤ３４のフックスイッチ（Ｈ８Ｗ）端子１−の
信号に応答する。
性化および不活性化に関するＣＣＩＴＴ勧告に従う。こ
れは規格のＣＣＩＴＴｒｌｎｆｏＪ信号を送信およびデ
コードすることによって達成される。ＬＩＵＩＩＯはま
た、ＤＳＤ３４のフックスイッチ（Ｈ８Ｗ）端子１−の
信号に応答する。
Ｈ８Ｗ端子はハンドセットのオフフックまたはオンフッ
クの状態を示す信号を受取る。
クの状態を示す信号を受取る。
ＤＳＣ３４はまたバス１４０に接続されたデータリンク
制御器（ＤＬＣ）１５０を含み、これはＬＩＵＩＩＯを
介して受取られる１６ｋｂｓＤチヤネルを部分的に処理
する。プロトコールの層２の部分的な処理はフラッグの
検出および発生、零の削除および挿入、エラー検出のた
めのフレームチェック連続処理、およびいつくかのアド
レス能力を含む。外部のマイクロプロセッサ３８はＤ
Ｌ−１９＝ Ｃ１５０を初期設定し、そしてより高いレベルのプロト
コール処理を行なう。ＤＳＣ３４か受信モードのとぎ、
ＤチャネルデータはＬＩＵＩＩＯからＤＳＣ１５０にバ
ス１４０を介して導伝され、次にＤＳＣ３４の８個のデ
ータ端子（ＤＯ，ＤＩ、Ｂ２、Ｂ３、Ｂ４、Ｂ５、Ｂ６
、およびＢ７）から外部のマイクロプロセッサに送信す
るためのマイクロプロセッサインターフェイス（ＭＰＩ
）１００に導伝される。ＤＳＣが送信モードにあるとき
、Ｄチャネルデータは「Ｓ」インターフェイス上へのＤ
チャネル上の送信のためにＭＰＩｌｏｏからＬＩＵＩＩ
ＯへとＤＬＣ１５０を介して導伝される。
制御器（ＤＬＣ）１５０を含み、これはＬＩＵＩＩＯを
介して受取られる１６ｋｂｓＤチヤネルを部分的に処理
する。プロトコールの層２の部分的な処理はフラッグの
検出および発生、零の削除および挿入、エラー検出のた
めのフレームチェック連続処理、およびいつくかのアド
レス能力を含む。外部のマイクロプロセッサ３８はＤ
Ｌ−１９＝ Ｃ１５０を初期設定し、そしてより高いレベルのプロト
コール処理を行なう。ＤＳＣ３４か受信モードのとぎ、
ＤチャネルデータはＬＩＵＩＩＯからＤＳＣ１５０にバ
ス１４０を介して導伝され、次にＤＳＣ３４の８個のデ
ータ端子（ＤＯ，ＤＩ、Ｂ２、Ｂ３、Ｂ４、Ｂ５、Ｂ６
、およびＢ７）から外部のマイクロプロセッサに送信す
るためのマイクロプロセッサインターフェイス（ＭＰＩ
）１００に導伝される。ＤＳＣが送信モードにあるとき
、Ｄチャネルデータは「Ｓ」インターフェイス上へのＤ
チャネル上の送信のためにＭＰＩｌｏｏからＬＩＵＩＩ
ＯへとＤＬＣ１５０を介して導伝される。
ＤＳＣ３４内に含まれる主要オーディオプロセッサ（Ｍ
ＡＰ）１６０はＤ／Ａセクション１６２内でデジタル−
アナログ（Ｄ／Ａ）変換、Ａ／Ｄセクション１６４内で
アナログ−デジタル（Ａ／Ｄ）変換を行ないおよび受信
／送信フィルタセクション１６６内でＤＬＣ３４内に存
在する信号のデジタルフィルタリングを行なう。アナロ
グオーディオ信号はイヤホン端子（ＥＡＲｌおよびＥＡ
Ｒ２）でＤＳＣ３４のＭＡＰ部分に与えられることがで
き、２つの一般のアナログ入力（Ａ Ｉ ＮＡ。
ＡＰ）１６０はＤ／Ａセクション１６２内でデジタル−
アナログ（Ｄ／Ａ）変換、Ａ／Ｄセクション１６４内で
アナログ−デジタル（Ａ／Ｄ）変換を行ないおよび受信
／送信フィルタセクション１６６内でＤＬＣ３４内に存
在する信号のデジタルフィルタリングを行なう。アナロ
グオーディオ信号はイヤホン端子（ＥＡＲｌおよびＥＡ
Ｒ２）でＤＳＣ３４のＭＡＰ部分に与えられることがで
き、２つの一般のアナログ入力（Ａ Ｉ ＮＡ。
Ａ ＩＮＢ、ＡＧＮＤ）およびアナログ音声信号は拡声
器端子（ＬＳＩおよびＬＳ２）でＭＡＰ部分によって発
生される。ＭＡＰ１６０はそれぞれＥＡＲＩ、ＥＡＲ２
、Ａ Ｉ ＮＡ、またはＡＩＮＢ端子で受取られるか、
またはＬＳＩおよびＬＳ２端子で発生されるべきオーデ
ィオ信号のデジタル表示を搬送するバス１４０−Ｌのデ
ジタル信号を送信および受信する。
器端子（ＬＳＩおよびＬＳ２）でＭＡＰ部分によって発
生される。ＭＡＰ１６０はそれぞれＥＡＲＩ、ＥＡＲ２
、Ａ Ｉ ＮＡ、またはＡＩＮＢ端子で受取られるか、
またはＬＳＩおよびＬＳ２端子で発生されるべきオーデ
ィオ信号のデジタル表示を搬送するバス１４０−Ｌのデ
ジタル信号を送信および受信する。
データ径路指示マルチプレクサ（ＭＵＸ）１７０は外部
のマイクロプロセッサを介して外部でプログラム可能で
あり、そして応答して、それぞれＤＳＣ３４の直列Ｂ入
力（ＳＢＩＮ）端子とＤＳＣ３４の直列Ｂ出力（ＳＢＯ
ＵＴ）端子でＤＳＣ３４から受取られそして外部の周辺
装置に送信される、Ｂ１およびＢ２チャネル上の多重化
ビットの流れを制御する。ＭＵＸ １７０は、５ＢＩＮ
端子、５ＢＯＵＴ端子、ＭＰＩｌｏｏ、ＬＩＵＩＩ０、
およびＭＡＰ１６０を含むソースおよび行き先を有する
様々の異なる信号経路をバス１４０を介して確立するた
めにプログラムされ得る。第１図のＭＵＸ１７０は、（
ＭＡＰのための）Ｂａ。
のマイクロプロセッサを介して外部でプログラム可能で
あり、そして応答して、それぞれＤＳＣ３４の直列Ｂ入
力（ＳＢＩＮ）端子とＤＳＣ３４の直列Ｂ出力（ＳＢＯ
ＵＴ）端子でＤＳＣ３４から受取られそして外部の周辺
装置に送信される、Ｂ１およびＢ２チャネル上の多重化
ビットの流れを制御する。ＭＵＸ １７０は、５ＢＩＮ
端子、５ＢＯＵＴ端子、ＭＰＩｌｏｏ、ＬＩＵＩＩ０、
およびＭＡＰ１６０を含むソースおよび行き先を有する
様々の異なる信号経路をバス１４０を介して確立するた
めにプログラムされ得る。第１図のＭＵＸ１７０は、（
ＭＡＰのための）Ｂａ。
（ＭＰＩのための）ＢｂおよびＢｃ、（Ｂ直列ボートの
ための）Ｂｄ、ＢｅおよびＢｆ、および（ＬＩＵのため
の）ＢｌおよびＢ２としてその上に示される内部論理チ
ャネルとともに、ＭＰＩＩｏｏ、ＬＩＵＩＩＯ，および
ＭＡＰ１６０の中に６４ｋｂｓのＢ１およびＢ２チャネ
ルを選択的に経路づける。ＤチャネルデータはＬＩＵＩ
ＩＯから直接にＤＬＣ１５０へ送られる。ＭＵＸ １７
０のＢ直列ポートはまた、直列クロック（ＳＣＬＫ）信
号ラインおよび直列フレーム同期化（ＳＭＳ）信号ライ
ンを含む。ゆえに、ＭＵＸ１７０のＢ直列ポートは第１
図に示されるように５ＢＩＮ、５ＢＯＵＴＳＳＣＬＫお
よびＳＦＳの４つの信号ラインからなる。
ための）Ｂｄ、ＢｅおよびＢｆ、および（ＬＩＵのため
の）ＢｌおよびＢ２としてその上に示される内部論理チ
ャネルとともに、ＭＰＩＩｏｏ、ＬＩＵＩＩＯ，および
ＭＡＰ１６０の中に６４ｋｂｓのＢ１およびＢ２チャネ
ルを選択的に経路づける。ＤチャネルデータはＬＩＵＩ
ＩＯから直接にＤＬＣ１５０へ送られる。ＭＵＸ １７
０のＢ直列ポートはまた、直列クロック（ＳＣＬＫ）信
号ラインおよび直列フレーム同期化（ＳＭＳ）信号ライ
ンを含む。ゆえに、ＭＵＸ１７０のＢ直列ポートは第１
図に示されるように５ＢＩＮ、５ＢＯＵＴＳＳＣＬＫお
よびＳＦＳの４つの信号ラインからなる。
直列クロックは公称１９２キロヘルツの同期クロックを
与えこれは同期化アクティビティが「Ｓ」インターフェ
イスで検出されるとき「Ｓ」インターフェイスで情報と
同期しており、それ以外のときは公称１９２キロヘルツ
の周波数で自走である。
与えこれは同期化アクティビティが「Ｓ」インターフェ
イスで検出されるとき「Ｓ」インターフェイスで情報と
同期しており、それ以外のときは公称１９２キロヘルツ
の周波数で自走である。
直列７１ノ一ム同期化パルスは、Ｂ直列ボートでフレー
ム同期化を与えるために用いられる。５ＣＬＫおよびＳ
ＦＳ信号ラインー１−のタイミング信号は第３図のＢ直
列ボートタイミング図に関連して下により詳細に説明さ
れる。
ム同期化を与えるために用いられる。５ＣＬＫおよびＳ
ＦＳ信号ラインー１−のタイミング信号は第３図のＢ直
列ボートタイミング図に関連して下により詳細に説明さ
れる。
ＣＣＩＴＴのシリーズＩの４３０の勧告に精通すること
は、この発明の理解に有益である。これらの勧告はした
がってここに援用される。この発明に特に興味あるもの
の中に、ＣＣＩＴＴｒＤシｌルーズ勧告」臨時書類１８
−Ｅの１８０頁で表の３／１．４３０で示される、「端
子側での活性化／不活性化層１有限状態マトリツクス」
がある。
は、この発明の理解に有益である。これらの勧告はした
がってここに援用される。この発明に特に興味あるもの
の中に、ＣＣＩＴＴｒＤシｌルーズ勧告」臨時書類１８
−Ｅの１８０頁で表の３／１．４３０で示される、「端
子側での活性化／不活性化層１有限状態マトリツクス」
がある。
この発明の直列ポート同期装置の論理図は第２図に示さ
れる。示されるように、直列ポー］・同期装置はＭＵＸ
１７０の［直列入力／山内制御器］部分の中にある。Ｍ
ＵＸ １７０の残余部分は、関連した同時係属中の［プ
ログラム可能データ経路指示マルチプレクサ」と題する
出願に説明される。
れる。示されるように、直列ポー］・同期装置はＭＵＸ
１７０の［直列入力／山内制御器］部分の中にある。Ｍ
ＵＸ １７０の残余部分は、関連した同時係属中の［プ
ログラム可能データ経路指示マルチプレクサ」と題する
出願に説明される。
それらの説明はここに引用により援用される。
ＬＩＵＩＩＯの受信器セクション１２０によって発生さ
れる回復された受信クロック（ＲＥＣＣＬＫ）信号は信
号ライン２００上をＭＵＸ１７０の直列ポート同期装置
部分へ導伝される。受取られたクロック信号はＬＩＵＩ
ＩＯの受信器セクション１２０によって発生され、そし
て５０％の衝撃係数で１９２キロヘルツの公称周波数を
有する。「Ｓ」インターフェイスでの同期的アクティビ
ティの検出の間、（表３／１．４３０の「Ｆ６」または
「Ｆ７」状態）ＲＥＣＣＬＫ信号は、「Ｓ」インターフ
ェイスで受取られる２５０マイクロセカンドのフレーム
ごと、＋ｚ”−１６０ナノセカンドの最大ジッタ速度で
ｒＳＪインターフェイスの情報に位相ロックされる。（
Ｆ６およびＦ７以外の）非同期化および不活性状態では
、ＲＥＣＣＬＫ信号は迅速な位相獲得のためにＬ Ｉ
Ｕ１１０内部の回路によって粗く調整され得る。
れる回復された受信クロック（ＲＥＣＣＬＫ）信号は信
号ライン２００上をＭＵＸ１７０の直列ポート同期装置
部分へ導伝される。受取られたクロック信号はＬＩＵＩ
ＩＯの受信器セクション１２０によって発生され、そし
て５０％の衝撃係数で１９２キロヘルツの公称周波数を
有する。「Ｓ」インターフェイスでの同期的アクティビ
ティの検出の間、（表３／１．４３０の「Ｆ６」または
「Ｆ７」状態）ＲＥＣＣＬＫ信号は、「Ｓ」インターフ
ェイスで受取られる２５０マイクロセカンドのフレーム
ごと、＋ｚ”−１６０ナノセカンドの最大ジッタ速度で
ｒＳＪインターフェイスの情報に位相ロックされる。（
Ｆ６およびＦ７以外の）非同期化および不活性状態では
、ＲＥＣＣＬＫ信号は迅速な位相獲得のためにＬ Ｉ
Ｕ１１０内部の回路によって粗く調整され得る。
ＬＩＵＩＩＯの受信器セクション１２０もまた、それぞ
れ信号ライン２０２および２０４１−に「Ｓ」インター
フェイスの情報との同期化（ｒＦ７Ｊ）の検出、および
「Ｓ」インターフェイスのアクティビティ （ｒＦ７Ｊ
）の検出を示す信号を発生する。
れ信号ライン２０２および２０４１−に「Ｓ」インター
フェイスの情報との同期化（ｒＦ７Ｊ）の検出、および
「Ｓ」インターフェイスのアクティビティ （ｒＦ７Ｊ
）の検出を示す信号を発生する。
信号ライン２００はＲＥＣＣＬＫ信号を直列ポート同期
装置のＤ型フリップフロップ２０６の入力端子および第
２のＤ型フリップフロップ２０８の入力端子に導伝する
。フリップフロップ２０６のｒＱＪ出力は、ＡＮＤゲー
ト２１０の補数の入力端子に、そしてもうひとつのＡＮ
Ｄゲート２１２の真の入力に接続される。フリップフロ
ップ２０８のｒＱＪ出力端子は、ＡＮＤゲート２１０の
第２の補数の入力端子およびＡＮＤゲート２１２の第２
の真の入力端子に接続される。
装置のＤ型フリップフロップ２０６の入力端子および第
２のＤ型フリップフロップ２０８の入力端子に導伝する
。フリップフロップ２０６のｒＱＪ出力は、ＡＮＤゲー
ト２１０の補数の入力端子に、そしてもうひとつのＡＮ
Ｄゲート２１２の真の入力に接続される。フリップフロ
ップ２０８のｒＱＪ出力端子は、ＡＮＤゲート２１０の
第２の補数の入力端子およびＡＮＤゲート２１２の第２
の真の入力端子に接続される。
ＬＩＵＩＩＯによって発生されたＦ６およびＦ７信号は
、それぞれ信号ライン２０２および２０４Ｉ−をＯＲゲ
ート２１４の入力端子に導伝される。
、それぞれ信号ライン２０２および２０４Ｉ−をＯＲゲ
ート２１４の入力端子に導伝される。
ＯＲゲート２１４の出力端子は第３のＡＮＤゲート２１
６の入力端子に接続される。ＡＮＤゲート２１６の出力
端子はＡＮＤゲート２１０の真の入力端子と、ＡＮＤゲ
ート２１２の第３の真の入力端子に接続される。モジュ
ロ３カウンタ２１８の出力端子はＡＮＤゲート２１６の
第２の入力端子に接続される。
６の入力端子に接続される。ＡＮＤゲート２１６の出力
端子はＡＮＤゲート２１０の真の入力端子と、ＡＮＤゲ
ート２１２の第３の真の入力端子に接続される。モジュ
ロ３カウンタ２１８の出力端子はＡＮＤゲート２１６の
第２の入力端子に接続される。
ＡＮＤゲー１−２１０はその出力端子でＳＬＯＷ信号を
発生し、これは可変モジュロ（公称３２で除算の）カウ
ンタ２２０の３３で除算の入力端子に導伝される。ＡＮ
Ｄゲート２１２はその出力端子でＦＡＳＴ信号を発生し
、これは可変モジュロカウンタ２２０の３１で除算の入
力端子に導伝される。可変モジュロカウンタ２２０はま
たクロック入力で、ＤＳＣ３４の０８Ｃ１８０部分の内
部のクロックによって発生される６、１４４メガヘルツ
マスタクロック（ＭＣＬＫ）信号を受取る。
発生し、これは可変モジュロ（公称３２で除算の）カウ
ンタ２２０の３３で除算の入力端子に導伝される。ＡＮ
Ｄゲート２１２はその出力端子でＦＡＳＴ信号を発生し
、これは可変モジュロカウンタ２２０の３１で除算の入
力端子に導伝される。可変モジュロカウンタ２２０はま
たクロック入力で、ＤＳＣ３４の０８Ｃ１８０部分の内
部のクロックによって発生される６、１４４メガヘルツ
マスタクロック（ＭＣＬＫ）信号を受取る。
ＭＣＬＫ信号はまたＤＳＣ３４のＬＩＵＩＩＯ部分に導
伝される。
伝される。
可変モジュロカウンタ２２０はその３１で除算のおよび
３３で除算の端子での入力に依存する３つのモードの１
つで動作することができる。もし両方の入力がＬＯＷな
ら、カウンタ２２０はその公称３２で除算のモードで機
能する。もしそれぞれ、３３で除算の端子か３１で除算
の端子での入力がハイなら、カウンタ２２０はそれぞれ
、３３で除算または３１で除算のモードで動作する。カ
ウンタ２２０の出力端子で発生される結果として生じる
信号は、直列ポー１−で時間多重化情報を同期化するた
めに用いられる５ＣＬＫ信号である。
３３で除算の端子での入力に依存する３つのモードの１
つで動作することができる。もし両方の入力がＬＯＷな
ら、カウンタ２２０はその公称３２で除算のモードで機
能する。もしそれぞれ、３３で除算の端子か３１で除算
の端子での入力がハイなら、カウンタ２２０はそれぞれ
、３３で除算または３１で除算のモードで動作する。カ
ウンタ２２０の出力端子で発生される結果として生じる
信号は、直列ポー１−で時間多重化情報を同期化するた
めに用いられる５ＣＬＫ信号である。
５ＣＬＫ信号はモジュロ−３カウンタ２１８のクロック
入力に導伝され、５ＣＬＫ信号のいかなる３つの連続期
間でも１つの位相調整のみか起こることを確実にする。
入力に導伝され、５ＣＬＫ信号のいかなる３つの連続期
間でも１つの位相調整のみか起こることを確実にする。
可変モジュロカウンタ２２０の第２の出力端子の状態１
５（ＳＴ１５）信号はフリップフロップ２０６の活性ロ
ークロック入力端子に導伝される。
５（ＳＴ１５）信号はフリップフロップ２０６の活性ロ
ークロック入力端子に導伝される。
５Ｔ１５信号はその公称３２の時間間隔の１５番目の時
間間隔の間、カウンタ２２０によって発生される。カウ
ンタ２２０の第３の出力端子での状態１６（ＳＴ１６）
信号は、フリップフロップ２０８の活性ロークロック入
力端子に導伝される。
間間隔の間、カウンタ２２０によって発生される。カウ
ンタ２２０の第３の出力端子での状態１６（ＳＴ１６）
信号は、フリップフロップ２０８の活性ロークロック入
力端子に導伝される。
８Ｔ１６信号はカウンタ２２０の公称３２の時間間隔の
１６番目の時間間隔の間に発生される。
１６番目の時間間隔の間に発生される。
第３図のタイミング図を参照すると、非同期化およびノ
ーアクティビティ状態（状態Ｆ６およびＦ７以外）では
、ライン２０２および２０４上の信号はローとなり、そ
してそれらからＯＲゲート２１４によって発生される結
果として生じる信号はローとなる。ゆえに、ＡＮＤゲー
１−２１６によって発生される信号は、その入力端子の
１つかローなのでローとなる。したかって、ＡＮＤゲー
ト２１６の出力端子に接続されるＡＮＤゲート２１０お
よび２１２の時間入力端子での結果として生じる信号は
、ローとなり、ＡＮＤゲート２１０および２１２の出力
端子での信号はローとなる。このように、可変モジュロ
カウンタ２２０へのＳＩ、ＯＷおよびＦＡＳＴ入力信号
はローに保持され、カウンタは公称３２で除算のモード
で動作し、それによって自走１９２キロヘルツ５ＣＬＫ
ｒｉ号を直列ボートで与える。したがって、クロック獲
得または再同期化の間に起こるＲＥＣＣＬＫ信号内のい
かなるジッタも、５ＣＬＫ信号内に現われない。
ーアクティビティ状態（状態Ｆ６およびＦ７以外）では
、ライン２０２および２０４上の信号はローとなり、そ
してそれらからＯＲゲート２１４によって発生される結
果として生じる信号はローとなる。ゆえに、ＡＮＤゲー
１−２１６によって発生される信号は、その入力端子の
１つかローなのでローとなる。したかって、ＡＮＤゲー
ト２１６の出力端子に接続されるＡＮＤゲート２１０お
よび２１２の時間入力端子での結果として生じる信号は
、ローとなり、ＡＮＤゲート２１０および２１２の出力
端子での信号はローとなる。このように、可変モジュロ
カウンタ２２０へのＳＩ、ＯＷおよびＦＡＳＴ入力信号
はローに保持され、カウンタは公称３２で除算のモード
で動作し、それによって自走１９２キロヘルツ５ＣＬＫ
ｒｉ号を直列ボートで与える。したがって、クロック獲
得または再同期化の間に起こるＲＥＣＣＬＫ信号内のい
かなるジッタも、５ＣＬＫ信号内に現われない。
ｒＳＪインターフェイスで情報の同期化が達成されかつ
確かめられると、ＬＩＵｌｌｏはＦ６またはＦ７状態信
号のどちらかを発生し、こうしてＯＲゲート２１４の出
力端子での信号はハイである。ＬＩＵＩＩＯによって発
生されたＲＥＣＣＬＫ信号はフリップフロップ２０６お
よび２０８に与えられ、時間間隔１５の間はフリップフ
ロップ２０６によって、そして時間間隔１６の間はフリ
ップフロップ２０８によってサンプリングされる。なぜ
ならこれらのフリップフロップはそれぞれ５Ｔ１５およ
び５Ｔ１６をクロック信号としてカウンタ２２０から受
取るからである。
確かめられると、ＬＩＵｌｌｏはＦ６またはＦ７状態信
号のどちらかを発生し、こうしてＯＲゲート２１４の出
力端子での信号はハイである。ＬＩＵＩＩＯによって発
生されたＲＥＣＣＬＫ信号はフリップフロップ２０６お
よび２０８に与えられ、時間間隔１５の間はフリップフ
ロップ２０６によって、そして時間間隔１６の間はフリ
ップフロップ２０８によってサンプリングされる。なぜ
ならこれらのフリップフロップはそれぞれ５Ｔ１５およ
び５Ｔ１６をクロック信号としてカウンタ２２０から受
取るからである。
もしカウンタ２２０の出力端子での５ＬＣＫ信号がＲＥ
ＣＣＬＫ信号と適切な位相関係にあるなら、フリップフ
ロップ２０６はローを発生し、フリップフロップ２０８
はノ１イを発生する。この状況は第３Ａ図のタイミング
図に例示され、そこではＲＥＣＣＬＫ信号波形３００お
よびＳＣＬに信号波形３０２が０．１．２、・・・、３
１と数字をうたれた可変モジュロカウンタ２２０の３２
の時間間隔に対してプロットされて示される。示される
ように、時間間隔１５の間、フリップフロップ２０６は
第３Ａ図の波形３０４に示されるように、カウンタ２２
０から５Ｔ１５クロック信号を受取り、そしてローであ
るＲＥＣＣＬＫ信号をサンプリングする。ゆえに、フリ
ップフロップ２０６は波形３０８で示されるように、時
間間隔１６で始まるローを発生する。同様に、フリップ
フロップ２０８は時間間隔１６の間、カウンタ２２０か
ら５Ｔ１６クロツク信号の波形３０６を受取り、そして
ハイであるＲＥＣＣＬＫ信号をサンプリングする。ゆえ
に、フリップフロップ２０８は波形３１０に示されるよ
うに、時間間隔１７で始まるハイを発生する。フリップ
フロップ２０Ｂおよび２０８は、従ってＲＥＣＣＬＫと
５ＣＬＫ信号の間の適切な位相関係の場合に補数の信号
を発生するので、ＡＮＤゲート２１０および２１２の両
方はローを発生し、したがって、カウンター ３〇 − ２２０への３３で除算のまたは３１で除算の入力はいず
れも活性化されず、こうしてそれはその公称モードで動
作する。 第３Ｂ図に示されるように、もしＲＥＣＣＬ
Ｋ信号波形３２０は位相がはす゛れており、第３Ｂ図に
示されるように５ＣＬＫ信号波形３２０より遅れている
なら、フリップフロップ２０６および２０８は両方とも
ローを発生ずる。時間間隔１５の間、フリップフロップ
２０６はカウンタ２２０から５Ｔ１５クロック信号波形
３２４を受取り、そしてローであるＲＥＣＣＬ Ｋ信号
をサンプリングする。ゆえに、フリップフロップ２０Ｂ
は波形３２８に示されるように、時間間隔１６で始まる
ローを発生ずる。同様に、フリップフロップ２０８は１
１！１間間隔１６の間、カウンタ２２０から５Ｔ１６の
クロック信号の波形３２６を受取り、そしてローである
ＲＥＣＣＬＫ信号をサンプリングする。フリップフロッ
プ２０８は波形３３０に示されるように、時間間隔１７
で始まるローを発生ずる。フリップフロップ２０６およ
び２０８はＳ ＣＬ ＫがＲＥＣＣＬＫに関して進んで
いる場合、等しいロー信号を発生ずるので、モジュロ−
３カウンタ２１８かハイを発生している間はいかなる間
隔でもＡＮＤゲート２１０はハイを発生し、ＡＮＤゲー
１−２１２はローを発生ずる。したがって、５ＣＬＫか
ＲＥＣＣＬＫより進んでいるときフリップフロップ２１
０によって発生されるＳＬＯＷ信号はハイとなり、そし
てフリップフロップ２１２によって発生されるＦＡＳＴ
信号は、ローとなる。３３で除算のカウンタ２２０への
入力は活性化され、そ【７てカウンタ２２０は、第３Ｂ
図に例示される間隔の残りの間、３３で除算のモードで
動作する。こうして、５ＣＬＫ波形３２２は第３Ｂ図に
示されるように３３番目の時間間隔までローレベルに戻
らない。
ＣＣＬＫ信号と適切な位相関係にあるなら、フリップフ
ロップ２０６はローを発生し、フリップフロップ２０８
はノ１イを発生する。この状況は第３Ａ図のタイミング
図に例示され、そこではＲＥＣＣＬＫ信号波形３００お
よびＳＣＬに信号波形３０２が０．１．２、・・・、３
１と数字をうたれた可変モジュロカウンタ２２０の３２
の時間間隔に対してプロットされて示される。示される
ように、時間間隔１５の間、フリップフロップ２０６は
第３Ａ図の波形３０４に示されるように、カウンタ２２
０から５Ｔ１５クロック信号を受取り、そしてローであ
るＲＥＣＣＬＫ信号をサンプリングする。ゆえに、フリ
ップフロップ２０６は波形３０８で示されるように、時
間間隔１６で始まるローを発生する。同様に、フリップ
フロップ２０８は時間間隔１６の間、カウンタ２２０か
ら５Ｔ１６クロツク信号の波形３０６を受取り、そして
ハイであるＲＥＣＣＬＫ信号をサンプリングする。ゆえ
に、フリップフロップ２０８は波形３１０に示されるよ
うに、時間間隔１７で始まるハイを発生する。フリップ
フロップ２０Ｂおよび２０８は、従ってＲＥＣＣＬＫと
５ＣＬＫ信号の間の適切な位相関係の場合に補数の信号
を発生するので、ＡＮＤゲート２１０および２１２の両
方はローを発生し、したがって、カウンター ３〇 − ２２０への３３で除算のまたは３１で除算の入力はいず
れも活性化されず、こうしてそれはその公称モードで動
作する。 第３Ｂ図に示されるように、もしＲＥＣＣＬ
Ｋ信号波形３２０は位相がはす゛れており、第３Ｂ図に
示されるように５ＣＬＫ信号波形３２０より遅れている
なら、フリップフロップ２０６および２０８は両方とも
ローを発生ずる。時間間隔１５の間、フリップフロップ
２０６はカウンタ２２０から５Ｔ１５クロック信号波形
３２４を受取り、そしてローであるＲＥＣＣＬ Ｋ信号
をサンプリングする。ゆえに、フリップフロップ２０Ｂ
は波形３２８に示されるように、時間間隔１６で始まる
ローを発生ずる。同様に、フリップフロップ２０８は１
１！１間間隔１６の間、カウンタ２２０から５Ｔ１６の
クロック信号の波形３２６を受取り、そしてローである
ＲＥＣＣＬＫ信号をサンプリングする。フリップフロッ
プ２０８は波形３３０に示されるように、時間間隔１７
で始まるローを発生ずる。フリップフロップ２０６およ
び２０８はＳ ＣＬ ＫがＲＥＣＣＬＫに関して進んで
いる場合、等しいロー信号を発生ずるので、モジュロ−
３カウンタ２１８かハイを発生している間はいかなる間
隔でもＡＮＤゲート２１０はハイを発生し、ＡＮＤゲー
１−２１２はローを発生ずる。したがって、５ＣＬＫか
ＲＥＣＣＬＫより進んでいるときフリップフロップ２１
０によって発生されるＳＬＯＷ信号はハイとなり、そし
てフリップフロップ２１２によって発生されるＦＡＳＴ
信号は、ローとなる。３３で除算のカウンタ２２０への
入力は活性化され、そ【７てカウンタ２２０は、第３Ｂ
図に例示される間隔の残りの間、３３で除算のモードで
動作する。こうして、５ＣＬＫ波形３２２は第３Ｂ図に
示されるように３３番目の時間間隔までローレベルに戻
らない。
結果として生じる１つの時間間隔遅延は、第３Ｂ図に示
されるように、間隔３３で始まる次のクロックサイクル
で始まるＲＥＣＣＬＫ信号の適切な位相関係により近＜
５ＣＬＫ信号波形を位置決めする。
されるように、間隔３３で始まる次のクロックサイクル
で始まるＲＥＣＣＬＫ信号の適切な位相関係により近＜
５ＣＬＫ信号波形を位置決めする。
逆に、もし第３Ｃ図に示されるように、ＲＦＣＣＬＫ信
号の波形３４０が位相から外れており、そして５ＣＬＫ
波形３４２より進んでいるなら、フリップフロップ２０
６は両方ともハイを発生する。時間間隔１５の間、フリ
ップフロップ２０６はカウンタ２２０から５Ｔ１５クロ
ック信号の波形３４４を受取り、ローであるＲＥＣＣＬ
Ｋ信号をサンプリングする。ゆえに、フリップフロップ
２０６は波形３４８に示されるように、時間間隔１６で
始まるハイを発生する。同様に、フリップフロップ２０
８はカウンタ２２０から時間間隔１６の間、５Ｔ１６ク
ロツク信号の波形３４６を受取り、ハイであるＲＥＣＣ
ＬＫ信号をサンプリングする。フリップフロップ２０８
は波形３５０によって示されるように、時間間隔１７で
始まるハイを発生する。フリップフロップ２０６および
２０ｇはそれぞれ両方がハイ信号を発生するので、モジ
ュロ３カウンタ２１８がノ１イを発生してている間はい
かなる間隔でも５ＬＣＫがＲＥＣ−ＣＬＫに関して遅れ
ていると、ＡＮＤゲート２１０はローのＳＬＯＷ信号を
発生し、ＡＮＤゲート＝ ３３− ２１２はハイのＦＡＳＴ信号を発生する。したがって、
３１で除算のカウンタ２２０への入力は活性化され、そ
してカウンタ２２０は第３Ｃ図に例示される間隔の残り
の間、３１で除算のモードで動作する。こうして５ＣＬ
Ｋ波形３４２は第３Ｃ図に示されるように、３１番目の
時間間隔でローレベルに戻る。結果として生じる１つの
時間間隔の前進は、第３Ｃ図に示されるように、間隔３
１で始まる次のクロックサイクルで始まるＲＦＣ−ＣＬ
Ｋ信号の適切な位相関係により近くに５ＣＬＫ信号の波
形を位置決めする。
号の波形３４０が位相から外れており、そして５ＣＬＫ
波形３４２より進んでいるなら、フリップフロップ２０
６は両方ともハイを発生する。時間間隔１５の間、フリ
ップフロップ２０６はカウンタ２２０から５Ｔ１５クロ
ック信号の波形３４４を受取り、ローであるＲＥＣＣＬ
Ｋ信号をサンプリングする。ゆえに、フリップフロップ
２０６は波形３４８に示されるように、時間間隔１６で
始まるハイを発生する。同様に、フリップフロップ２０
８はカウンタ２２０から時間間隔１６の間、５Ｔ１６ク
ロツク信号の波形３４６を受取り、ハイであるＲＥＣＣ
ＬＫ信号をサンプリングする。フリップフロップ２０８
は波形３５０によって示されるように、時間間隔１７で
始まるハイを発生する。フリップフロップ２０６および
２０ｇはそれぞれ両方がハイ信号を発生するので、モジ
ュロ３カウンタ２１８がノ１イを発生してている間はい
かなる間隔でも５ＬＣＫがＲＥＣ−ＣＬＫに関して遅れ
ていると、ＡＮＤゲート２１０はローのＳＬＯＷ信号を
発生し、ＡＮＤゲート＝ ３３− ２１２はハイのＦＡＳＴ信号を発生する。したがって、
３１で除算のカウンタ２２０への入力は活性化され、そ
してカウンタ２２０は第３Ｃ図に例示される間隔の残り
の間、３１で除算のモードで動作する。こうして５ＣＬ
Ｋ波形３４２は第３Ｃ図に示されるように、３１番目の
時間間隔でローレベルに戻る。結果として生じる１つの
時間間隔の前進は、第３Ｃ図に示されるように、間隔３
１で始まる次のクロックサイクルで始まるＲＦＣ−ＣＬ
Ｋ信号の適切な位相関係により近くに５ＣＬＫ信号の波
形を位置決めする。
第３Ｂ図および第３Ｃ図に関連して−Ｆに説明されるよ
うに、この発明の直列ポート同期装置の動作は、ＡＮＤ
ゲート２１６を介して５ＣＬＫ発生器のカウンタ２２０
からＡＮＤゲート２２０および２１２の真の入力端子へ
と導く、回路内のモジュロ３カウンタ２１８の存在のた
めに、５ＣＬＫクロツク信号の３つの期間ごとに多くて
も１つの位相調整を発生する。たとえば５ＣＬＫ信号が
第３Ｂ図のように、ＲＥＣＣＬＫ信号を５ＣＬＫクロッ
ク期間の半分だけ進むとい−、た最悪の場合でも、１６
のＳｌ、ＯＷ調整信号の発生がＳ ＣＬ Ｋクロックを
＋Ｔｆ同期化するために必要とされる。この場合１つの
位相調整が３つのＳ ＣＬ Ｋクロック期間ごとに起こ
るので、ＬＩＵＩＩＯかＦ６またはｌｒ ７状態のいず
れかに入った後にＳ ＣＬ Ｋ信号をＲＥＣＣＬＫ信号
に位相ロックするために多く’−ｃも４８の５ＣＬＫク
ロック期間（２５０マイクロセカンド）が必・冴である
。
うに、この発明の直列ポート同期装置の動作は、ＡＮＤ
ゲート２１６を介して５ＣＬＫ発生器のカウンタ２２０
からＡＮＤゲート２２０および２１２の真の入力端子へ
と導く、回路内のモジュロ３カウンタ２１８の存在のた
めに、５ＣＬＫクロツク信号の３つの期間ごとに多くて
も１つの位相調整を発生する。たとえば５ＣＬＫ信号が
第３Ｂ図のように、ＲＥＣＣＬＫ信号を５ＣＬＫクロッ
ク期間の半分だけ進むとい−、た最悪の場合でも、１６
のＳｌ、ＯＷ調整信号の発生がＳ ＣＬ Ｋクロックを
＋Ｔｆ同期化するために必要とされる。この場合１つの
位相調整が３つのＳ ＣＬ Ｋクロック期間ごとに起こ
るので、ＬＩＵＩＩＯかＦ６またはｌｒ ７状態のいず
れかに入った後にＳ ＣＬ Ｋ信号をＲＥＣＣＬＫ信号
に位相ロックするために多く’−ｃも４８の５ＣＬＫク
ロック期間（２５０マイクロセカンド）が必・冴である
。
第１図はこの発明の直列ボート同期装置を採用するデジ
タル加入者制御器（ＤＳＣ’ｌの機能フロック図である
。 ′７ｊＳ２図は−の発明の直列ボート同期装置の論理図
である。 第３Ａ図は受取られたクロックと直列ボートクロックの
間の同相関係を示すタイミング図である。 第３Ｂ図はＳＬＯＷ調整信号の発生を引き起こす受取ら
れたクロックと直列ポー川・クロックの間の位相関係を
示すタイミング図である。 第３Ｃ図はＦＡＳＴ調整信号の発生を引き起こす、受取
られたクロックと歯列ボートクロックの間の位相関係を
示すタイミング図である。 図において、３４はデジタル加入者制御器、１００はマ
イクロプロセッザインターフＪイス、１１０はラインイ
ンターフェイスユニット、１２０は受信器セクション、
１３０は送信器セクション、１４０はバス、１５０はデ
ータリンク制御器、１６０は−１：要オーディオプロセ
ッサ、１６２はデジタル−アナログセクション、１６４
はアナログ−デジタルセクション、１６６は受信／送信
フィルタセクション、１７０はデータ経路指示マルチプ
レクザ、１８０はＯ８Ｃ，２００，２０２および２０４
は信号ライン、２０６および２０８はフリップフロップ
、２１０．２１２および２１６はＡＮＤゲー ト、２１
４はＯＲゲート、２１８はモジュロ３カウンタ、２２０
は可変モジュロカウンタである。
タル加入者制御器（ＤＳＣ’ｌの機能フロック図である
。 ′７ｊＳ２図は−の発明の直列ボート同期装置の論理図
である。 第３Ａ図は受取られたクロックと直列ボートクロックの
間の同相関係を示すタイミング図である。 第３Ｂ図はＳＬＯＷ調整信号の発生を引き起こす受取ら
れたクロックと直列ポー川・クロックの間の位相関係を
示すタイミング図である。 第３Ｃ図はＦＡＳＴ調整信号の発生を引き起こす、受取
られたクロックと歯列ボートクロックの間の位相関係を
示すタイミング図である。 図において、３４はデジタル加入者制御器、１００はマ
イクロプロセッザインターフＪイス、１１０はラインイ
ンターフェイスユニット、１２０は受信器セクション、
１３０は送信器セクション、１４０はバス、１５０はデ
ータリンク制御器、１６０は−１：要オーディオプロセ
ッサ、１６２はデジタル−アナログセクション、１６４
はアナログ−デジタルセクション、１６６は受信／送信
フィルタセクション、１７０はデータ経路指示マルチプ
レクザ、１８０はＯ８Ｃ，２００，２０２および２０４
は信号ライン、２０６および２０８はフリップフロップ
、２１０．２１２および２１６はＡＮＤゲー ト、２１
４はＯＲゲート、２１８はモジュロ３カウンタ、２２０
は可変モジュロカウンタである。
Claims (13)
- （１）マスタクロック信号およびモード信号に応答して
クロック信号を発生するための装置であって、前記発生
されたクロック信号は前記モード信号が存在する場合、
受取られたクロック信号と同期化するために調整され、
そして前記発生されたクロック信号は前記モード信号が
ない場合、予め定められた周波数で自走し： 前記受取られたクロック信号と複数個のサンプル可能信
号に応答して、前記サンプル可能信号を受取ると前記受
取られたクロック信号をサンプリングおよび保持し、前
記サンプリングされた受取られたクロック信号を示す複
数個の信号を発生するための手段と； 前記モード信号と前記複数個の受取られたクロックサン
プル信号に応答して、前記モード信号が存在する場合に
、前記受取られたクロック信号と前記発生されたクロッ
ク信号との間の相対的な位相関係を示す複数個の信号を
発生するための手段と；さらに 前記相対的位相関係信号および前記マスタクロック信号
に応答し、前記モード信号が存在する場合、前記相対的
位相関係信号が同期か、またはそれぞれ遅れ、または進
み位相関係を示すかどうかに従って、最も最近に発生さ
れたクロック信号に関連して同期の、またはそれぞれ１
つのマスタクロック期間だけ進められるか、遅らされた
前記クロック信号を発生し、前記モード信号のない場合
、前記自走クロック信号を発生し、さらに前記複数個の
サンプル可能信号を発生するための、位相調整手段とを
含む、装置。 - （２）前記相対的位相関係信号発生手段がさらに調整可
能化信号を発生し、そして： 前記調整可能信号と前記複数個の受取られたクロックサ
ンプル信号に応答して、前記調整可能信号を受取ると前
記複数個の相対的位相関係信号を発生するための第１の
ゲート手段を含む、特許請求の範囲第１項に記載の同期
クロック信号発生器。 - （３）前記相対的位相関係信号発生手段が：前記発生さ
れたクロック信号と前記モード信号に応答して、前記発
生されたクロック信号の予め定められたｎ番目の遷移で
デシメイトされた（ｄｅｃｉｍａｔｅｄ）クロック信号
を発生するためのｎ状態カウント手段と； 前記モード信号と前記デシメイトされたクロック信号と
に応答し、前記予め定められたｎ番目に発生されたクロ
ック信号の遷移で前記調整可能信号を発生するための第
２のゲート手段とをさらに含む、特許請求の範囲第２項
に記載の同期クロック信号発生器。 - （４）前記サンプリングおよび保持手段が；クロック入
力端子を有し、データ入力で前記受取られたクロック信
号を受取り、そして第１の前記サンプル可能信号を前記
クロック入力端子で受取ると、第１の前記サンプリング
されて受取られたクロック信号を発生する第１のＤ型フ
リップフロップと； クロック入力端子を有し、データ入力で前記受取られた
クロック信号を受取り、そして第２の前記サンプル可能
信号を前記クロック入力端子で受取ると、第２の前記サ
ンプリングされて受取られたクロック信号を発生する第
２のＤ型フリップフロップとを含む、特許請求の範囲第
３項に記載の同期クロック信号発生器。 - （５）前記第１のゲート手段が： 第１の補数の入力端子で前記第１の受取られたクロック
信号サンプルを、第２の補数の入力端子で前記第２の受
取られたクロック信号サンプルを、そして第１の真の入
力端子で前記調整可能信号を受取り、そしてそこから出
力端子に第１の前記相対的位相関係信号を発生する第１
のＡＮＤゲートと； 第１の時間入力端子で前記第１の受取られたクロック信
号サンプルを、第２の時間入力端子で前記第２の受取ら
れたクロック信号サンプルを、そして第３の時間入力端
子で前記調整可能信号を受取り、そしてそこから出力端
子に第２の前記相対的位相関係信号を発生する第２のＡ
ＮＤゲートとを含む、特許請求の範囲第４項に記載の同
期クロック信号発生器。 - （６）前記位相調整手段が通常のｍ状態カウントモード
、速い（ｍ−１）状態カウントモード、そして遅い（ｍ
＋１）状態カウントモードを含む複数個のモードで動作
が可能である可変状態カウンタであり； それによって前記カウントモードは前記相対的位相関係
信号によって決定され、そのため前記クロック信号は前
記同期またはそれぞれ前記遅れまたは進む位相関係信号
を受取ると、同期してまたはそれぞれ進んで、または遅
れて発生されて、前記可変の状態カウンタの動作を前記
通常（ｍ−状態）モードまたはそれぞれ前記速い（ｍ−
１）状態モードまたは前記遅い（ｍ＋１）状態モードで
引き起こし、；さらに それによって前記サンプル可能信号は前記可変状態カウ
ンタの（ｍ／２）−１カウント状態の間発生される第１
のサンプル可能信号と（ｍ／２）カウント状態の間に発
生される第２のサンプル可能信号とを含む、特許請求の
範囲第１項に記載の同期クロック信号発生器。 - （７）それぞれ前記第１および第２の相対的位相関係信
号を受取ることが、前記可変状態カウンタがそれぞれ前
記遅い（ｍ＋１）状態および速い（ｍ−１）状態カウン
トモードで動作することを引き起こし、そして前記第１
または第２の相対的位相関係信号のどちらも受取らない
ことが、前記可変状態カウンタが前記公称ｍ状態カウン
トモードで動作することを引き起こす、特許請求の範囲
第６項に記載の同期クロック信号発生器。 - （８）前記第１のＤ型フリップフロップが前記クロック
入力端子で前記第１のサンプル可能信号を受取り、そし
て前記第２のＤ型フリップフロップが前記クロック入力
端子で前記第２のサンプル可能信号を受取る、特許請求
の範囲第６項に記載の同期クロック信号発生器。 - （９）第１のモードで受取られたクロック信号との同期
化のために調整されたクロック信号を発生し、第２のモ
ードで予め定められた周波数で自走するクロック信号を
発生する方法であって：ａ）前記受取られたクロック信
号を複数個の時間でサンプリングしおよび保持する段階
と；ｂ）前記第１のモードのとき、前記サンプリングし
た受取られたクロック信号と前記発生されクロック信号
との間の相対的位相関係を決定する段階と；さらに ｃ）前記第１のモードのとき、段階（ｂ）で決定された
前記相対的位相関係が同期した、またはそれぞれ遅れた
または進んだ位相関係を示すかどうかに従って、最も最
近に発生されたクロック信号に関して同期の調整されて
いないクロック信号を発生するか、またはそれぞれ１つ
のマスタクロック期間だけ進められまたは遅らされた調
整されたクロック信号を発生する段階と；あるいはｄ）
前記第２のモードのとき、前記自走クロック信号を発生
する段階とを含む、方法。 - （１０）前記発生されるクロック信号期間が前記マスタ
クロック期間のｍと等しく、段階（ａ）で要求された前
記受取られたクロック（ＲＥＣ ＣＬＫ）のサンプリン
グが前記発生されたクロック信号期間の（ｍ／２）−１
およびｍ／２の時間間隔の間に起こり、段階（ｂ）で要
求される前記位相決定は以下のブールの方程式に基づい
ており、ＳＬＯＷ＝ＲＥＣ ＣＬＫ（ｍ／２−１） ＲＥＣ ＣＬＫ（ｍ／２） ＦＡＳＴ＝ＲＥＣ ＣＬＫ（ｍ／２−１） ＲＥＣ ＣＬＫ（ｍ／２）； もしＳＬＯＷおよびＦＡＳＴが零ならば、前記調整され
てない発生が段階（ｃ）で要求され、もしＳＬＯＷが１
ならば、段階（ｃ）で要求された前記調整は前記１つの
マスタクロック期間だけ進められたものであり、もしＦ
ＡＳＴが１ならば、前記１つのマスタクロック期間だけ
遅らされたものである、特許請求の範囲第９項に記載の
同期クロック信号を発生するための方法。 - （１１）前記第１のモードが前記クロック信号のｎ番目
の発生ごとに確立され、前記第２のモードが前記クロッ
ク信号のその他すべての発生の間で確立される、特許請
求の範囲第９項に記載の同期クロック信号を発生するた
めの方法。 - （１２）ｎ＝３である、特許請求の範囲第１１項に記載
の同期クロック信号を発生するための方法。 - （１３）前記ＦＡＳＴまたは前記ＳＬＯＷが１のとき前
記第１のモードが確立され、そして前記ＦＡＳＴおよび
前記ＳＬＯＷが０であるとき前記第２のモードが確立さ
れる、特許請求の範囲１２項に記載の同期クロック信号
を発生するための方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/759,623 US4737722A (en) | 1985-07-26 | 1985-07-26 | Serial port synchronizer |
| US759623 | 1985-07-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6226919A true JPS6226919A (ja) | 1987-02-04 |
| JP2578590B2 JP2578590B2 (ja) | 1997-02-05 |
Family
ID=25056360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17655586A Expired - Lifetime JP2578590B2 (ja) | 1985-07-26 | 1986-07-25 | 同期クロック信号発生装置および同期クロック信号発生方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4737722A (ja) |
| EP (1) | EP0210799B1 (ja) |
| JP (1) | JP2578590B2 (ja) |
| AT (1) | ATE88307T1 (ja) |
| DE (1) | DE3688269T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10525234B2 (en) | 2010-09-10 | 2020-01-07 | C. R. Bard, Inc. | Antimicrobial/haemostatic interface pad for placement between percutaneously placed medical device and patient skin |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4808937A (en) * | 1986-07-15 | 1989-02-28 | Hayes Microcomputer Products, Inc. | Phase-locked loop for a modem |
| US4818950A (en) * | 1987-04-24 | 1989-04-04 | Ncr Corporation | Low jitter phase-locked loop |
| JP2787725B2 (ja) * | 1990-02-14 | 1998-08-20 | 第一電子工業株式会社 | データ・クロックのタイミング合わせ回路 |
| EP0516232B1 (fr) * | 1991-05-31 | 1998-02-04 | Philips Communication D'entreprise | Dispositif permettant le transfert de données à débit variable entre un modem et un terminal synchrone |
| GB2390000A (en) * | 2002-06-18 | 2003-12-24 | Zarlink Semiconductor Inc | Frame Boundary Discriminator to Remove Jitter |
| JP2016092445A (ja) * | 2014-10-29 | 2016-05-23 | 株式会社リコー | シリアル通信システム |
| US10205586B2 (en) * | 2016-02-02 | 2019-02-12 | Marvell World Trade Ltd. | Method and apparatus for network synchronization |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS561824A (en) * | 1979-07-12 | 1981-01-10 | Toshio Takayama | Seedling growing box |
| JPS58205336A (ja) * | 1982-05-26 | 1983-11-30 | Hitachi Ltd | デイジタル位相同期回路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3363183A (en) * | 1965-07-13 | 1968-01-09 | Ibm | Self-correcting clock for a data transmission system |
| US4014025A (en) * | 1975-03-24 | 1977-03-22 | The Cessna Aircraft Company | Scalloping suppression system and method |
| US3983498A (en) | 1975-11-13 | 1976-09-28 | Motorola, Inc. | Digital phase lock loop |
| US4216544A (en) | 1978-09-19 | 1980-08-05 | Northern Telecom Limited | Digital clock recovery circuit |
| US4600845A (en) * | 1983-12-30 | 1986-07-15 | The Charles Stark Draper Laboratory, Inc. | Fault-tolerant clock system |
| SE8403225D0 (sv) * | 1984-06-15 | 1984-06-15 | Asea Ab | Metod for fastlast sampling av en periodisk signal |
-
1985
- 1985-07-26 US US06/759,623 patent/US4737722A/en not_active Expired - Lifetime
-
1986
- 1986-07-18 DE DE8686305539T patent/DE3688269T2/de not_active Expired - Fee Related
- 1986-07-18 EP EP86305539A patent/EP0210799B1/en not_active Expired - Lifetime
- 1986-07-18 AT AT86305539T patent/ATE88307T1/de not_active IP Right Cessation
- 1986-07-25 JP JP17655586A patent/JP2578590B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS561824A (en) * | 1979-07-12 | 1981-01-10 | Toshio Takayama | Seedling growing box |
| JPS58205336A (ja) * | 1982-05-26 | 1983-11-30 | Hitachi Ltd | デイジタル位相同期回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10525234B2 (en) | 2010-09-10 | 2020-01-07 | C. R. Bard, Inc. | Antimicrobial/haemostatic interface pad for placement between percutaneously placed medical device and patient skin |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3688269D1 (de) | 1993-05-19 |
| EP0210799A2 (en) | 1987-02-04 |
| JP2578590B2 (ja) | 1997-02-05 |
| ATE88307T1 (de) | 1993-04-15 |
| US4737722A (en) | 1988-04-12 |
| EP0210799A3 (en) | 1987-07-29 |
| EP0210799B1 (en) | 1993-04-14 |
| DE3688269T2 (de) | 1993-07-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7200767B2 (en) | Maintaining synchronization of multiple data channels with a common clock signal | |
| US6838945B2 (en) | Data resynchronization circuit | |
| CN101222315B (zh) | 集成的锁相环和网络phy或开关 | |
| CA2037739C (en) | Frame synchronization dependent type bit synchronization extraction circuit | |
| CA1316241C (en) | Electronic exchange apparatus synchronized with digital network | |
| JPS59214357A (ja) | リング通信システム | |
| US5509037A (en) | Data phase alignment circuitry | |
| CA1218773A (en) | Apparatus and method for providing a transparent interface across a satellite communications link | |
| US4680779A (en) | Distributed clock synchronization in a digital data switching system | |
| JPS6226919A (ja) | 同期クロック信号発生装置および同期クロック信号発生方法 | |
| JPS63290431A (ja) | 非同期時分割通信システム | |
| EP1336270B1 (en) | An arrangement for capturing data | |
| JPH06204997A (ja) | クリア・チャネル通信ネットワークへの接続用アダプタ | |
| JP2500980B2 (ja) | 通信スイッチ及び伝送方法 | |
| JP2621769B2 (ja) | Ｄｐｌｌ回路 | |
| JPH01254024A (ja) | Ａ／ｄ変換器 | |
| JP2001077798A (ja) | 単独タイムベースを有する双方向同期インタフェース | |
| JPH0834457B2 (ja) | 同期式伝送システムの受信カウンタ位相同期回路 | |
| US7023943B1 (en) | Detector for detecting timing in a data flow | |
| JPH0438026A (ja) | 受信データ同期回路 | |
| KR0141301B1 (ko) | 위상조정이 가능한 데이타클럭신호 생성회로 | |
| KR920001686B1 (ko) | 사설교환기와 u인터페이스 카드와의 프레임 동기회로 | |
| JPS633532A (ja) | 受信タイミング回路 | |
| JPH03226036A (ja) | 信号伝送方式 | |
| JPS6075197A (ja) | ディジタル電話端末インタフェ−ス回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |