JPH0834457B2 - 同期式伝送システムの受信カウンタ位相同期回路 - Google Patents
同期式伝送システムの受信カウンタ位相同期回路Info
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- JPH0834457B2 JPH0834457B2 JP1322772A JP32277289A JPH0834457B2 JP H0834457 B2 JPH0834457 B2 JP H0834457B2 JP 1322772 A JP1322772 A JP 1322772A JP 32277289 A JP32277289 A JP 32277289A JP H0834457 B2 JPH0834457 B2 JP H0834457B2
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- 230000001960 triggered effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 7
- 230000007704 transition Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は同期式伝送システムの受信カウンタ位相同期
回路、特に多重化されたデータストリームに包含された
同期パターンの位相に受信カウンタの位相を同期させる
ようにした同期式伝送システムの受信カウンタ位相同期
回路に関するものである。
回路、特に多重化されたデータストリームに包含された
同期パターンの位相に受信カウンタの位相を同期させる
ようにした同期式伝送システムの受信カウンタ位相同期
回路に関するものである。
［従来の技術］ 多重化されたシリアルビットストリームがディジタル
多重化システムから、同期伝送モード（STM）で伝送さ
れるとき、多重化されたシリアルビットストリームに、
フレーム情報、すなわち、受信されたシリアルビットス
トリームを受信側で分類するための情報が包含されてい
る。このような伝送システムは、電話交換網や、種々の
データ通信網の間の長距離伝送に広く使用されている。
多重化システムから、同期伝送モード（STM）で伝送さ
れるとき、多重化されたシリアルビットストリームに、
フレーム情報、すなわち、受信されたシリアルビットス
トリームを受信側で分類するための情報が包含されてい
る。このような伝送システムは、電話交換網や、種々の
データ通信網の間の長距離伝送に広く使用されている。
このような伝送システムには、予め定めたデータパタ
ーンを非同期に送る非同期式システムと、同期させて送
る同期式システムがある。
ーンを非同期に送る非同期式システムと、同期させて送
る同期式システムがある。
同期式システムを利用する場合、受信されたビットス
トリームを受信側で分類するためのタイミング信号を供
給する受信カウンタの位相を、ビットストリームに包含
される同期パターンの位相に、迅速かつ効果的に同期す
る同期回路が必要になる。
トリームを受信側で分類するためのタイミング信号を供
給する受信カウンタの位相を、ビットストリームに包含
される同期パターンの位相に、迅速かつ効果的に同期す
る同期回路が必要になる。
［発明が解決しようとする課題］ しかしながら、電話交換網やデータ通信網で、標準化
された伝送速度および標準化された伝送形態の位相同期
回路は、標準化された伝送速度と標準化された伝送形態
で、多く研究、開発されているが、このような位相同期
回路は、標準化されない伝送速度および標準化されない
伝送形態では、一般に広く利用されていない。
された伝送速度および標準化された伝送形態の位相同期
回路は、標準化された伝送速度と標準化された伝送形態
で、多く研究、開発されているが、このような位相同期
回路は、標準化されない伝送速度および標準化されない
伝送形態では、一般に広く利用されていない。
本発明は上記のような問題点を解決するためになされ
たものであって、その目的とするところは、伝送線路の
損失に起因するランダムデータや、同期パターンの劣化
により、トランスミッタとレシーバの間で、予め定めた
同期パターンに一時的に一致した場合、受信カウンタを
予め定めた位相パターンに保ち、その結果、標準化され
ない伝送速度と伝送形態でも広く利用することができ、
かつ、伝送損失を最小にできる同期伝送システムを提供
することにある。
たものであって、その目的とするところは、伝送線路の
損失に起因するランダムデータや、同期パターンの劣化
により、トランスミッタとレシーバの間で、予め定めた
同期パターンに一時的に一致した場合、受信カウンタを
予め定めた位相パターンに保ち、その結果、標準化され
ない伝送速度と伝送形態でも広く利用することができ、
かつ、伝送損失を最小にできる同期伝送システムを提供
することにある。
［課題を解決するための手段］ このような目的を達成するため、本発明は、外部クロ
ックにトリガーされ、入力されるデータを遅延させるＤ
フリップフロップ回路と、該Ｄフリップフロップ回路の
出力信号と受信カウンタからの既存の位相情報信号を入
力してNOR論理処理した後出力する第1NOR論理素子と、
伝送されて来たシリアルビットストリーム内の同期パタ
ーンの検出状態を示すフレーム同期パターン検出部から
の出力信号と、前記第1NOR論理素子の出力信号とを入力
してNOR論理処理した後前記Ｄフリップフロップ回路の
データ入力端子に伝達する第2NOR論理素子と、伝送され
て来たシリアルビットストリーム内の同期パターンの検
出状態を示すフレーム同期パターン検出部からの出力信
号を入力し反転させて出力するインバータと、該インバ
ータと前記第1NOR論理素子の出力信号を入力して受信カ
ウンタ制御信号を出力するOR論理素子とを備えたことを
特徴とする。
ックにトリガーされ、入力されるデータを遅延させるＤ
フリップフロップ回路と、該Ｄフリップフロップ回路の
出力信号と受信カウンタからの既存の位相情報信号を入
力してNOR論理処理した後出力する第1NOR論理素子と、
伝送されて来たシリアルビットストリーム内の同期パタ
ーンの検出状態を示すフレーム同期パターン検出部から
の出力信号と、前記第1NOR論理素子の出力信号とを入力
してNOR論理処理した後前記Ｄフリップフロップ回路の
データ入力端子に伝達する第2NOR論理素子と、伝送され
て来たシリアルビットストリーム内の同期パターンの検
出状態を示すフレーム同期パターン検出部からの出力信
号を入力し反転させて出力するインバータと、該インバ
ータと前記第1NOR論理素子の出力信号を入力して受信カ
ウンタ制御信号を出力するOR論理素子とを備えたことを
特徴とする。
［作用］ 本発明では、 （１）従来のカウンタチップの基本モードである、カウ
ントアップモードまたはパラレル同期モードのみを制御
しながら、同期パターンの位相にカウンタの位相を同期
させ、伝送線損失等に起因して一時的に同期パターン損
失が発生しても、カウンタの過去の位相情報を保持し、
データの損失を最小限にする。
ントアップモードまたはパラレル同期モードのみを制御
しながら、同期パターンの位相にカウンタの位相を同期
させ、伝送線損失等に起因して一時的に同期パターン損
失が発生しても、カウンタの過去の位相情報を保持し、
データの損失を最小限にする。
（２）標準化されない伝送速度および伝送形態でもカウ
ンタの位相と同期信号の位相を迅速かつ効果的に同期さ
せることでき、使用範囲が広く、信頼性がある。
ンタの位相と同期信号の位相を迅速かつ効果的に同期さ
せることでき、使用範囲が広く、信頼性がある。
すなわち、伝送速度は数kHzから数百MHz（約250kHz）
まで幅広く利用することができる。
まで幅広く利用することができる。
また、商業的に製作され、かつ、標準化した伝送速度
で使用される位相同期チップは、種々の伝送速度で直接
利用することができないが、同期システムを利用した全
てのディジタルシステムのインターフェースユニットに
利用することができる。
で使用される位相同期チップは、種々の伝送速度で直接
利用することができないが、同期システムを利用した全
てのディジタルシステムのインターフェースユニットに
利用することができる。
［実施例］ 以下、本発明の実施例を図面を参照して詳細に説明す
る。
る。
第１図は本発明に係る装置を示す。
図において、ｘはフレーム同期パターン部１の出力信
号で、伝送されたシリアルビットストリーム内の同期パ
ターンの検出状態を示す。すなわち、予め定めた同期パ
ターンがシリアルビットストリームで検出された場合
は、論理信号は“0"であり、そうでない場合は、論理信
号は“1"である。ｙはカウンタ３からの帰還信号、すな
わち、カウンタ３の既存の位相情報である。ｚは位相同
期回路２で決定された出力信号であり、論理状態が“0"
の場合はパラレルロードモードで、論理状態が“1"の場
合はカウントアップモードで、カウンタ３を制御する信
号である。
号で、伝送されたシリアルビットストリーム内の同期パ
ターンの検出状態を示す。すなわち、予め定めた同期パ
ターンがシリアルビットストリームで検出された場合
は、論理信号は“0"であり、そうでない場合は、論理信
号は“1"である。ｙはカウンタ３からの帰還信号、すな
わち、カウンタ３の既存の位相情報である。ｚは位相同
期回路２で決定された出力信号であり、論理状態が“0"
の場合はパラレルロードモードで、論理状態が“1"の場
合はカウントアップモードで、カウンタ３を制御する信
号である。
第１図において、フレーム同期パターン検出部１は、
受信されたシリアルビットストリーム内に予め定めた同
期パターンを検出した場合、出力信号ｘの反転信号を
位相同期回路２へ伝送するものである。
受信されたシリアルビットストリーム内に予め定めた同
期パターンを検出した場合、出力信号ｘの反転信号を
位相同期回路２へ伝送するものである。
位相同期回路２は、フレーム同期パターン検出部１か
らの信号と、カウンタ３からの帰還信号を入力し、
カウンタ３の期間Ｔの間で、予め定めた同期パターンが
検出され場合、位相同期回路２は出力信号ｚを“0"に
し、カウンタ３をパラレルロードモードで制御するの
で、同期されたタイミング信号を、受信多重化データを
分類するためのシステムに供給する。
らの信号と、カウンタ３からの帰還信号を入力し、
カウンタ３の期間Ｔの間で、予め定めた同期パターンが
検出され場合、位相同期回路２は出力信号ｚを“0"に
し、カウンタ３をパラレルロードモードで制御するの
で、同期されたタイミング信号を、受信多重化データを
分類するためのシステムに供給する。
予め定めた同期パターンが検出されない場合は、位相
同期回路２は出力信号ｚを“1"にし、カウンタ３をカウ
ントアップモードで制御し、期間Ｔの間で、予め定めた
同期パターンが検出されるまでカウントを継続する。
同期回路２は出力信号ｚを“1"にし、カウンタ３をカウ
ントアップモードで制御し、期間Ｔの間で、予め定めた
同期パターンが検出されるまでカウントを継続する。
また、標準化されない伝送速度および伝送形態で、同
期パターンが偶然検出された場合、位相同期回路２はカ
ウンタ３をカウントアップモードにし、予め定めた同期
パターンが検出されるまで、カウントをする。
期パターンが偶然検出された場合、位相同期回路２はカ
ウンタ３をカウントアップモードにし、予め定めた同期
パターンが検出されるまで、カウントをする。
カウンタ３はカウンタ３の帰還信号を位相同期回路
の入力端子に帰還させる。帰還信号はフレーム同期パ
ターン検出部１から位相同期回路２に出力される出力信
号と同一の周期を有する。また、位相同期回路２から
の制御信号ｚを入力し、カウントアップモードとパラレ
ルロードモードに応じて動作し、入力信号ｚに同期した
タイミング信号を、受信多重化ストリームのデータ分類
をするためのシステムへ送出する。
の入力端子に帰還させる。帰還信号はフレーム同期パ
ターン検出部１から位相同期回路２に出力される出力信
号と同一の周期を有する。また、位相同期回路２から
の制御信号ｚを入力し、カウントアップモードとパラレ
ルロードモードに応じて動作し、入力信号ｚに同期した
タイミング信号を、受信多重化ストリームのデータ分類
をするためのシステムへ送出する。
第２図は本発明の詳細な回路図である。
NORゲート４はNORゲート６の出力とともに、フレーム
同期パターン検出部１の出力信号を入力し、両入力信
号が“0"である場合にのみ、論理状態が“1"の出力信号
をＤフリップフロップ５のＤ端子に入力させるようにな
っている。
同期パターン検出部１の出力信号を入力し、両入力信
号が“0"である場合にのみ、論理状態が“1"の出力信号
をＤフリップフロップ５のＤ端子に入力させるようにな
っている。
Ｄフリップフロップ５はNORゲート４の出力とクロッ
クパルスを入力し、カウンタ制御信号ｚがカウンタ３を
パラレルロードモードで動作することができるようにそ
の出力信号をNORゲート６に出力するようになってい
る。
クパルスを入力し、カウンタ制御信号ｚがカウンタ３を
パラレルロードモードで動作することができるようにそ
の出力信号をNORゲート６に出力するようになってい
る。
すなわち、Ｄフリップフロップ５の出力Ｑが“0"であ
る場合にのみ、カウンタ３の制御信号ｚが“1"になる。
る場合にのみ、カウンタ３の制御信号ｚが“1"になる。
NORゲート６は、カウンタ３の位相情報信号ととも
に、Ｄフリップフロップ５の出力を入力し、両入力信号
が“0"である場合にのみ、論理状態が“1"の出力信号を
ORゲート８に出力するようになっている。
に、Ｄフリップフロップ５の出力を入力し、両入力信号
が“0"である場合にのみ、論理状態が“1"の出力信号を
ORゲート８に出力するようになっている。
ORゲート８は信号とともに、NORゲート６の出力信
号を入力し、制御信号ｚをカウンタ３に出力するように
なっている。
号を入力し、制御信号ｚをカウンタ３に出力するように
なっている。
以下、第３図に示す状態遷移図と第４図に示すタイミ
ング図を参照して、本発明実施例の動作を詳細に説明す
る。
ング図を参照して、本発明実施例の動作を詳細に説明す
る。
Ｄフリップフロップ５の初期状態が“0"である場合に
は、 （１）信号ｘと信号ｙがそれぞれ“0"である場合、すな
わち、入力ビットストリームの同期パターンの位相とカ
ウンタ３の位相とが同期した場合、Ｄフリップフロップ
５は論理状態“0"のままであり、信号ｚは“0"になり、
カウンタ３がパラレルロードモードで動作する。この状
態を第４図の12に示す。
は、 （１）信号ｘと信号ｙがそれぞれ“0"である場合、すな
わち、入力ビットストリームの同期パターンの位相とカ
ウンタ３の位相とが同期した場合、Ｄフリップフロップ
５は論理状態“0"のままであり、信号ｚは“0"になり、
カウンタ３がパラレルロードモードで動作する。この状
態を第４図の12に示す。
（２）入力信号ｘと入力信号ｙがそれぞれ“0,1",ある
いは“1,1"である場合、Ｄフリップフロップ５の出力Ｑ
は論理状態“0"のままで、信号ｚが“1"になり、カウン
タ３がカウントアップモードで動作する。このとき、入
力信号x,yが“0,1"である場合であって、しかもカウン
タ３がパラレルロードモードになった後、シリアルビッ
トストリーム内に同期パターンと一致するパターンを検
出した場合は無視する。この状態を第４図の10と11に示
す。
いは“1,1"である場合、Ｄフリップフロップ５の出力Ｑ
は論理状態“0"のままで、信号ｚが“1"になり、カウン
タ３がカウントアップモードで動作する。このとき、入
力信号x,yが“0,1"である場合であって、しかもカウン
タ３がパラレルロードモードになった後、シリアルビッ
トストリーム内に同期パターンと一致するパターンを検
出した場合は無視する。この状態を第４図の10と11に示
す。
（３）入力信号ｘおよび入力信号ｙがそれぞれ“1"、
“0"である場合、すなわち、任意の同期パターンから期
間Ｔの間で、入力ビットストリーム内に、同期パターン
が検出されない場合、当初仮定した同期パターンの位相
は、実際の同期信号の位相と見ることができないので、
Ｄフリップフロップ５の出力状態Ｑが“0"から“1"に変
化し、Ｄフリップフロップ５は新しい同期パターン待ち
状態になる。この時、信号ｚは“1"になり、カウンタ３
をカウントアップモードで制御する。このような状態を
第４図の９に示す。
“0"である場合、すなわち、任意の同期パターンから期
間Ｔの間で、入力ビットストリーム内に、同期パターン
が検出されない場合、当初仮定した同期パターンの位相
は、実際の同期信号の位相と見ることができないので、
Ｄフリップフロップ５の出力状態Ｑが“0"から“1"に変
化し、Ｄフリップフロップ５は新しい同期パターン待ち
状態になる。この時、信号ｚは“1"になり、カウンタ３
をカウントアップモードで制御する。このような状態を
第４図の９に示す。
次に、Ｄフリップフロップ５の初期状態が“1"である
場合の動作を説明する。
場合の動作を説明する。
（ａ）入力信号ｘと入力信号ｙがそれぞれ“0"および
“0"、または“0"および“1"である場合、Ｄフリップフ
ロップ５は新しい同期パターンの位置の待ち状態にな
り、Ｄフリップフロップ５の出力Ｑは“1"から“0"に変
化し、信号ｚは“0"になり、カウンタ３をパラレルロー
ドモードで制御する。この状態を第４図の13に示す。第
４図において、破線はＤフロップフロップ５の初期状態
が“1"である場合を示す。
“0"、または“0"および“1"である場合、Ｄフリップフ
ロップ５は新しい同期パターンの位置の待ち状態にな
り、Ｄフリップフロップ５の出力Ｑは“1"から“0"に変
化し、信号ｚは“0"になり、カウンタ３をパラレルロー
ドモードで制御する。この状態を第４図の13に示す。第
４図において、破線はＤフロップフロップ５の初期状態
が“1"である場合を示す。
（ｂ）入力信号ｘと入力信号ｙがそれぞれ“1"および
“1"、または“1"および“0"である場合、Ｄフリップフ
ロップ５の出力状態Ｑは論理状態が“1"のままで、同期
パターンの待ち状態になる。このとき、信号ｚは“1"に
なり、カウンタ３はカウントを続行する。この状態を第
４図の９および10に示す。
“1"、または“1"および“0"である場合、Ｄフリップフ
ロップ５の出力状態Ｑは論理状態が“1"のままで、同期
パターンの待ち状態になる。このとき、信号ｚは“1"に
なり、カウンタ３はカウントを続行する。この状態を第
４図の９および10に示す。
［発明の効果］ 以上述べたように、本発明によれば、受信シリアルビッ
トストリームに包含された同期パターンの位相にカウン
タの位相を迅速かつ効果的に同期させるようにしたの
で、データの損失を最小にでき、種々の伝送速度のディ
ジタルシステムのインターフェースに広く利用でき、そ
の使用範囲が広く経済的である。
トストリームに包含された同期パターンの位相にカウン
タの位相を迅速かつ効果的に同期させるようにしたの
で、データの損失を最小にでき、種々の伝送速度のディ
ジタルシステムのインターフェースに広く利用でき、そ
の使用範囲が広く経済的である。
第１図は本発明に係る装置の構成を示すブロック図、 第２図は第１図示位相同期回路の構成を示すブロック
図、 第３図は本発明の動作状態を示す状態遷移図、 第４図は位相の同期を説明するタイミング図である。 １…フレーム同期パターン検出部、２…位相同期回路、
３…カウンタ、4,6…NORゲート、５…Ｄフリップフロッ
プ、７…インバータ、８…ORゲート。
図、 第３図は本発明の動作状態を示す状態遷移図、 第４図は位相の同期を説明するタイミング図である。 １…フレーム同期パターン検出部、２…位相同期回路、
３…カウンタ、4,6…NORゲート、５…Ｄフリップフロッ
プ、７…インバータ、８…ORゲート。
Claims (1)
- 【請求項１】外部クロックにトリガーされ、入力される
データを遅延させるＤフリップフロップ回路と、 該Ｄフリップフロップ回路の出力信号と受信カウンタか
らの既存の位相情報信号を入力してNOR論理処理した後
出力する第1NOR論理素子と、 伝送されて来たシリアルビットストリーム内の同期パタ
ーンの検出状態を示すフレーム同期パターン検出部から
の出力信号と、前記第1NOR論理素子の出力信号とを入力
してNOR論理処理した後前記Ｄフリップフロップ回路の
データ入力端子に伝達する第2NOR論理素子と、 伝送されて来たシリアルビットストリーム内の同期パタ
ーンの検出状態を示すフレーム同期パターン検出部から
の出力信号を入力し反転させて出力するインバータと、 該インバータと前記第1NOR論理素子の出力信号を入力し
て受信カウンタ制御信号を出力するOR論理素子と を備えたことを特徴とする同期式伝送システムの受信カ
ウンタ位相同期回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019880016678A KR910005490B1 (ko) | 1988-12-14 | 1988-12-14 | 동기식 전송시스템의 수신카운터 위상동기회로 |
| KR1988-16678 | 1988-12-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02202733A JPH02202733A (ja) | 1990-08-10 |
| JPH0834457B2 true JPH0834457B2 (ja) | 1996-03-29 |
Family
ID=19280161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1322772A Expired - Fee Related JPH0834457B2 (ja) | 1988-12-14 | 1989-12-14 | 同期式伝送システムの受信カウンタ位相同期回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5003560A (ja) |
| JP (1) | JPH0834457B2 (ja) |
| KR (1) | KR910005490B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2982731B2 (ja) * | 1997-01-10 | 1999-11-29 | 日本電気株式会社 | 同期信号検出方式 |
| US6262606B1 (en) * | 2000-08-04 | 2001-07-17 | Dolphin Technology, Inc. | Waveform compensated output driver |
| US9797936B2 (en) * | 2015-03-05 | 2017-10-24 | National Instruments Corporation | Counter enhancements for improved performance and ease-of-use |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2193406B (en) * | 1986-08-02 | 1990-04-25 | Marconi Instruments Ltd | Phase detector |
-
1988
- 1988-12-14 KR KR1019880016678A patent/KR910005490B1/ko not_active IP Right Cessation
-
1989
- 1989-12-11 US US07/449,778 patent/US5003560A/en not_active Expired - Lifetime
- 1989-12-14 JP JP1322772A patent/JPH0834457B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR900011197A (ko) | 1990-07-11 |
| US5003560A (en) | 1991-03-26 |
| JPH02202733A (ja) | 1990-08-10 |
| KR910005490B1 (ko) | 1991-07-31 |
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