JPH0344131A - 同期通信方式 - Google Patents
同期通信方式Info
- Publication number
- JPH0344131A JPH0344131A JP1179360A JP17936089A JPH0344131A JP H0344131 A JPH0344131 A JP H0344131A JP 1179360 A JP1179360 A JP 1179360A JP 17936089 A JP17936089 A JP 17936089A JP H0344131 A JPH0344131 A JP H0344131A
- Authority
- JP
- Japan
- Prior art keywords
- transmission
- signal
- reception
- clock
- outputs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001360 synchronised effect Effects 0.000 title description 18
- 238000004891 communication Methods 0.000 title description 13
- 230000005540 biological transmission Effects 0.000 claims abstract description 103
- 238000000034 method Methods 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は同期通信方式、特に、フラグ同期、半二重、ポ
ーリング・セレクティング通信方式に用いられる同期通
信方式に関する。
ーリング・セレクティング通信方式に用いられる同期通
信方式に関する。
従来の同期通信方式について図面を参照して詳細に説明
する。
する。
第２図は従来の一例を示すブロック図である。
第２図に示す同期通信方式は、親局１．子局２．３とも
に受信クロックには、受信信号よりデジタル・フェーズ
・ロックド・ループ回路（以下ＤＰＬＬ回路という）７
．１２．１７で生成したクロックを使用し、送信クロッ
クには受信クロックと同期のとれていない送信クロック
発生回路６，３３．３４にて生成するクロックを使用し
ていた。
に受信クロックには、受信信号よりデジタル・フェーズ
・ロックド・ループ回路（以下ＤＰＬＬ回路という）７
．１２．１７で生成したクロックを使用し、送信クロッ
クには受信クロックと同期のとれていない送信クロック
発生回路６，３３．３４にて生成するクロックを使用し
ていた。
上述した従来の同期通信方式は、子局において送信クロ
ックと受信クロックの同期がとれていないため、親局送
信から子局送信および子局送信から親局送信へ切り替る
毎に、親局、子局ともにＤＰＬＬ回路の生成する受信ク
ロックと受信信号との同期が確立する待つ必要がある。
ックと受信クロックの同期がとれていないため、親局送
信から子局送信および子局送信から親局送信へ切り替る
毎に、親局、子局ともにＤＰＬＬ回路の生成する受信ク
ロックと受信信号との同期が確立する待つ必要がある。
この待時間が一定でなく、また受信信号と受信クロック
との同期が最大にずれている（１ビット時間の半分ずれ
ている場合）もあり、この時は同期確立待ち時間が非常
に長くなるという欠点が本発明の同期通信方式は、 （Ａ）送信クロックを発生する送信クロック発生回路と
、前記送信クロックにもとづいて第１の送信信号を出力
する第１の送信制御部と、前記第１の送信信号を伝送回
線へ出力する第１のドライバーと、前記伝送回線からの
第２の送信信号を受け第１の受信信号として出力する第
１のレシーバ−と、前記第１の受信信号にもとづいて受
信クロック信号を出力する第１のデジタル・フェーズ・
ロックド・ループ回路と、前記第１の受信信号と前記受
信クロック信号にもとづいて前記第１の受信信号を処理
する第１の受信制御部、 （Ｂ）前記伝送回線からの前記第１の送信信号を受け第
２の受信信号として出力する第２のレシーバ−と、前記
第２の受信信号にもとづいて送受信クロック信号を出力
する第２のデジタル・フェーズ・ロックド・ループ回路
と、前記第２の受信信号と前記送受信クロック信号にも
とづいて前記第２の受信信号を処理する第２の受信料ｍ
＃ｉと、前記送受信クロック信号にもとづいて第２の送
信信号を出力する第２の送信制御部と、前記第２の送信
信号を前記伝送回線を介して前記第１のレシーバ−に向
けて送出する第２のドライバー、 とを含んで構成される。
との同期が最大にずれている（１ビット時間の半分ずれ
ている場合）もあり、この時は同期確立待ち時間が非常
に長くなるという欠点が本発明の同期通信方式は、 （Ａ）送信クロックを発生する送信クロック発生回路と
、前記送信クロックにもとづいて第１の送信信号を出力
する第１の送信制御部と、前記第１の送信信号を伝送回
線へ出力する第１のドライバーと、前記伝送回線からの
第２の送信信号を受け第１の受信信号として出力する第
１のレシーバ−と、前記第１の受信信号にもとづいて受
信クロック信号を出力する第１のデジタル・フェーズ・
ロックド・ループ回路と、前記第１の受信信号と前記受
信クロック信号にもとづいて前記第１の受信信号を処理
する第１の受信制御部、 （Ｂ）前記伝送回線からの前記第１の送信信号を受け第
２の受信信号として出力する第２のレシーバ−と、前記
第２の受信信号にもとづいて送受信クロック信号を出力
する第２のデジタル・フェーズ・ロックド・ループ回路
と、前記第２の受信信号と前記送受信クロック信号にも
とづいて前記第２の受信信号を処理する第２の受信料ｍ
＃ｉと、前記送受信クロック信号にもとづいて第２の送
信信号を出力する第２の送信制御部と、前記第２の送信
信号を前記伝送回線を介して前記第１のレシーバ−に向
けて送出する第２のドライバー、 とを含んで構成される。
次に、本発明について図面を参照して詳細に説明する。
第１図は本発明の一実施例を示すブロック図である。
第１図に示す同期通信方式は、
（Ａ）送信クロック２０を発生する送信クロック発生回
路６と、送信クロック２ｏにもとづいて第１の送信信号
２１を出力する第１の送信制御部４と、送信信号２１を
伝送回線２５へ出力する第１のドライバー８と、伝送回
線２５がらの第２の送信信号２６を受け第１の受信信号
２２として出力する第１のレシーバ−９と、受信信号２
２にもとづいて受信クロック信号２３を出力する第１の
ＤＰＬＬ回路７と、受信信号２２と受信クロック信号２
３にもとづいて受信信号２２を処理する第１の受信料ｒ
ｎ部５、 （Ｂ）伝送回線２５からの送信信号２１を受け第２の受
信信号２７として出力する第２のレシーバ−１４と、受
信信号２７にもとづいて送受信クロック信号２８を出力
する第２のＤＰＬＬ回路１２と、受信信号２７と送受信
クロック信号２８にもとづいて受信信号２７を処理する
第２の受信制御部１１と、送受信クロック信号２８にも
とづいて第２の送信信号２６を出力する第２の送信制御
部１０と、送信信号２６を伝送回線２５を介してレシー
バ−９に向けて送出する第２のドライバー１３、 とを含んで構成される。
路６と、送信クロック２ｏにもとづいて第１の送信信号
２１を出力する第１の送信制御部４と、送信信号２１を
伝送回線２５へ出力する第１のドライバー８と、伝送回
線２５がらの第２の送信信号２６を受け第１の受信信号
２２として出力する第１のレシーバ−９と、受信信号２
２にもとづいて受信クロック信号２３を出力する第１の
ＤＰＬＬ回路７と、受信信号２２と受信クロック信号２
３にもとづいて受信信号２２を処理する第１の受信料ｒ
ｎ部５、 （Ｂ）伝送回線２５からの送信信号２１を受け第２の受
信信号２７として出力する第２のレシーバ−１４と、受
信信号２７にもとづいて送受信クロック信号２８を出力
する第２のＤＰＬＬ回路１２と、受信信号２７と送受信
クロック信号２８にもとづいて受信信号２７を処理する
第２の受信制御部１１と、送受信クロック信号２８にも
とづいて第２の送信信号２６を出力する第２の送信制御
部１０と、送信信号２６を伝送回線２５を介してレシー
バ−９に向けて送出する第２のドライバー１３、 とを含んで構成される。
最初に親局１が送信する。送信クロック発生回路６より
供給される送信クロック２０に同期して、送信制御部４
は送信信号２１を出力する。
供給される送信クロック２０に同期して、送信制御部４
は送信信号２１を出力する。
その際、送信制御部４は、ドライバー、レシーバ−制御
信号２４により、ドライバー８をイネーブルに、レシー
バ−９をディスエーブルに制御する。
信号２４により、ドライバー８をイネーブルに、レシー
バ−９をディスエーブルに制御する。
このため、伝送回線２５には親局ｌの送信クロック信号
２０に同期した信号が出力され、子局２〜子局ｎに入力
される。
２０に同期した信号が出力され、子局２〜子局ｎに入力
される。
子局２では送信制御部１０が、ドライバー、レシーバ−
制御信号２９により、ドライバー１３をディスエーブル
に、レシーバ−１４をイネーブルに制御し、親局ｌから
の出力信号が受信信号２７として受信制御部１１に入力
される。
制御信号２９により、ドライバー１３をディスエーブル
に、レシーバ−１４をイネーブルに制御し、親局ｌから
の出力信号が受信信号２７として受信制御部１１に入力
される。
受信信号２７は、ＤＰＬＬ回路■２にも入力され、ＤＰ
ＬＬ回路１２の同期確立後、受信信号２７に同期のとれ
た送受信クロック信号２８が生成される。
ＬＬ回路１２の同期確立後、受信信号２７に同期のとれ
た送受信クロック信号２８が生成される。
この送受信クロック２８は、親局１の送信クロック２０
より、親局ｌ内、子局２内、および伝送口１１２５での
遅延分〈時間Ｔ１という〉だけ遅れた信号となる。
より、親局ｌ内、子局２内、および伝送口１１２５での
遅延分〈時間Ｔ１という〉だけ遅れた信号となる。
その他の子局３でも、子局２と同じ動作が行なわれ、送
受信クロック３２が生成され、子局２の送受信クロック
２８とほぼ同一の位相のクロックとなる。
受信クロック３２が生成され、子局２の送受信クロック
２８とほぼ同一の位相のクロックとなる。
この状態へは、親局１が送信信号としてフラグをある時
間送出することにより到達し、その後、データ通信が行
なわれる。
間送出することにより到達し、その後、データ通信が行
なわれる。
親局１の送信終了時は、ドライバー８がディスエーブル
となり、伝送回線２５の信号が変化しなくなるため、子
局側の受信信号２７．３１も変化しなくなり、ＤＰＬＬ
回路１２．１７の出力信号の位相は、そのまま維持され
る。
となり、伝送回線２５の信号が変化しなくなるため、子
局側の受信信号２７．３１も変化しなくなり、ＤＰＬＬ
回路１２．１７の出力信号の位相は、そのまま維持され
る。
次に、この状態から子局２が送信を行なう場合は、送信
制御部１０がドライバー、レシーバ−制御信号２９によ
り、ドライバー１３をイネーブルに、レシーバ−１４を
ディスエーブルに制御し、送受信クロック信号２８を送
信クロックとして送信信号２６を出力する。
制御部１０がドライバー、レシーバ−制御信号２９によ
り、ドライバー１３をイネーブルに、レシーバ−１４を
ディスエーブルに制御し、送受信クロック信号２８を送
信クロックとして送信信号２６を出力する。
この時、受信信号２７は変化しないので、送受信信号２
８は、親局ｌの送信クロック信号２０と同期めとれた状
態を維持する。
８は、親局ｌの送信クロック信号２０と同期めとれた状
態を維持する。
送信信号２６は、ドライバー１３．伝送口！１２５、レ
シーバ−９を介して、受信信号２２として親局■の受信
＄１ｌｔ１部５へ入力される。
シーバ−９を介して、受信信号２２として親局■の受信
＄１ｌｔ１部５へ入力される。
受信信号２２はＤＰＬＬ回路７へも入力され、ＤＰＬＬ
回路７の同期確立後、受信信号２２に同期のとれた受信
クロック信号２３が生成される。
回路７の同期確立後、受信信号２２に同期のとれた受信
クロック信号２３が生成される。
この受信信号２３は、子局２の送受信クロック信号２８
より、子局２内、親局ｌ内、および伝送回線２５での遅
延分〈時間Ｔ２という〉だけ遅れた信号、すなわち、親
局１の送信クロック２０より時間Ｔｌ＋Ｔ２分だけ遅れ
た信号となる。
より、子局２内、親局ｌ内、および伝送回線２５での遅
延分〈時間Ｔ２という〉だけ遅れた信号、すなわち、親
局１の送信クロック２０より時間Ｔｌ＋Ｔ２分だけ遅れ
た信号となる。
この状態へは、子局２が送信信号としてフラグをある時
間送出することにより到達し、その後、データ通信が行
なわれる。
間送出することにより到達し、その後、データ通信が行
なわれる。
子局２側の送信終了時は、ドライバー１３がディスエー
ブルになり、伝送回線２５の信号が変化しなくなるため
、親局１（！！Ｉの受信信号２２も変化しなくなり、Ｄ
ＰＬＬ回路７の出力信号の位相はそのまま維持される。
ブルになり、伝送回線２５の信号が変化しなくなるため
、親局１（！！Ｉの受信信号２２も変化しなくなり、Ｄ
ＰＬＬ回路７の出力信号の位相はそのまま維持される。
ここまでの動作で、親局１の送信クロック２０と子局２
およびその他の子局の送信クロック２８．３２と、親局
１の受信クロック２３は、ある一定の遅延をもって同期
がとれた状態になる。
およびその他の子局の送信クロック２８．３２と、親局
１の受信クロック２３は、ある一定の遅延をもって同期
がとれた状態になる。
したがって、この後の通信では、親局の送信と各子局の
受信および各子局の送信と親局の受信は、常に同期がと
れた状態となるため、ＤＰＬＬ回路の同期確立待ち時間
がほとんど不要となり、送受信の切り替えを早く行なう
ことができる。
受信および各子局の送信と親局の受信は、常に同期がと
れた状態となるため、ＤＰＬＬ回路の同期確立待ち時間
がほとんど不要となり、送受信の切り替えを早く行なう
ことができる。
本発明の同期通信方式は、親局においては、受信クロッ
クのみに受信信号よりＤＰＬＬ回路で生成したクロック
を使用し、子局においては、送受信クロックとも受信信
号よりＤＰＬＬ回路で生成したクロックを使用すること
により、−度送信・受信両方の同期がとれた後は、常に
同期がほぼ保たれた状態になり、ＤＰＬＬ回路の同期確
立の待ち時間がほとんどなくなり、送受信の切り替えが
早くできるという効果がある。
クのみに受信信号よりＤＰＬＬ回路で生成したクロック
を使用し、子局においては、送受信クロックとも受信信
号よりＤＰＬＬ回路で生成したクロックを使用すること
により、−度送信・受信両方の同期がとれた後は、常に
同期がほぼ保たれた状態になり、ＤＰＬＬ回路の同期確
立の待ち時間がほとんどなくなり、送受信の切り替えが
早くできるという効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
従来の一例を示すブロック図である。 １−・・・・−親局、２，３・−・・・・子局、４，１
０．１５・−・・・・送信制御部、５，１１．１６・・
・・・・受信制御部、６，３３．３４・・・・・・送信
クロック発生回路、７．１２．１７・・・・−ＤＰＬＬ
回路、８，１３．１８・・−・・・ドライバー、９，１
４．１９・・・・・−レシーバ−１２０・・・・−・送
信クロック、２１，２６．３０・・・・・・送信信号、
２２，２７．３１・・−・・・受信信号、２３・・・・
・・受信クロック信号、２４，２９．３３・・・・・・
ドライバー、レシーバ−制御信号、２５・−・・・・伝
送回線、２８．３２・・・・・・送受信クロック信号。
従来の一例を示すブロック図である。 １−・・・・−親局、２，３・−・・・・子局、４，１
０．１５・−・・・・送信制御部、５，１１．１６・・
・・・・受信制御部、６，３３．３４・・・・・・送信
クロック発生回路、７．１２．１７・・・・−ＤＰＬＬ
回路、８，１３．１８・・−・・・ドライバー、９，１
４．１９・・・・・−レシーバ−１２０・・・・−・送
信クロック、２１，２６．３０・・・・・・送信信号、
２２，２７．３１・・−・・・受信信号、２３・・・・
・・受信クロック信号、２４，２９．３３・・・・・・
ドライバー、レシーバ−制御信号、２５・−・・・・伝
送回線、２８．３２・・・・・・送受信クロック信号。
Claims (1)
- 【特許請求の範囲】 （Ａ）送信クロックを発生する送信クロック発生回路と
、前記送信クロックにもとづいて第１の送信信号を出力
する第１の送信制御部と、前記第１の送信信号を伝送回
線へ出力する第１のドライバーと、前記伝送回線からの
第２の送信信号を受け第１の受信信号として出力する第
１のレシーバーと、前記第１の受信信号にもとづいて受
信クロック信号を出力する第１のデジタル・フェーズ・
ロックド・ループ回路と、前記第１の受信信号と前記受
信クロック信号にもとづいて前記第１の受信信号を処理
する第１の受信制御部、 （Ｂ）前記伝送回線からの前記第１の送信信号を受け第
２の受信信号として出力する第２のレシーバーと、前記
第２の受信信号にもとづいて送受信クロック信号を出力
する第２のデジタル・フェーズ・ロックド・ループ回路
と、前記第２の受信信号と前記送受信クロック信号にも
とづいて前記第２の受信信号を処理する第２の受信制御
部と、前記送受信クロック信号にもとづいて第２の送信
信号を出力する第２の送信制御部と、前記第２の送信信
号を前記伝送回線を介して前記第１のレシーバーに向け
て送出する第２のドライバー、 とを含むことを特徴とする同期通信方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1179360A JPH0344131A (ja) | 1989-07-11 | 1989-07-11 | 同期通信方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1179360A JPH0344131A (ja) | 1989-07-11 | 1989-07-11 | 同期通信方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0344131A true JPH0344131A (ja) | 1991-02-26 |
Family
ID=16064492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1179360A Pending JPH0344131A (ja) | 1989-07-11 | 1989-07-11 | 同期通信方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0344131A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07177135A (ja) * | 1993-12-20 | 1995-07-14 | Iwatsu Electric Co Ltd | 通信装置 |
-
1989
- 1989-07-11 JP JP1179360A patent/JPH0344131A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07177135A (ja) * | 1993-12-20 | 1995-07-14 | Iwatsu Electric Co Ltd | 通信装置 |
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