JPS58205336A - デイジタル位相同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、ディジタル通信装置に用いられる位相同期回
路１％にディジタル的に位相を変化して位相同期をとる
位相同期回路に関するものである。

従来のディジタル位相同期回路では伝送信号の立上シと
基準発振器出力を分周して得られたクロンク信号の立上
りとの位相差を検出し、この位相差によって発振器の周
波数を制御するものが多い。

この方式では伝送信号にレベル変化がない時にも位相差
を検出するため誤動作するおそれがある。

そのため伝送信号からタンク回路などでクロック成分を
再生し、この再生された連続的な信号と基準発振器出力
を分周したクロック信号とで位相差を検出する必要があ
る。タンク回路、波形成形回路が必要なため回路規模が
大きくなる欠点があり。

またタンク回路はＩＣ化に適さないため全ＩＣ化の位相
同期回路が出来なかった。更にタンクは周波数選択性が
強いため使用周波数範囲を広くとれなかった。

本発明は、使用周波数範囲が広く、タンクを介さず簡単
な構成で直接伝送信号からクロック成分がとり出せるデ
ィジタル位相同期回路を提供することを目的とする。

本発明は上記目的を達成するため基準発振器出力を分局
し、伝送信号の周波数と大略同じ周波数の信号を得る可
変分局器と伝送信号のレベル変化があった時にだけ位相
差を検出する位相検出回路と上記位相検出回路の出力に
よって上記可変分局器の分周比を変えるか、あるいは分
局器の入力パルス数を増減する制御回路と具備して構成
されたことを特徴とする。

本発明は伝送信号にレベル変化がある時にのみ位相差を
補正するため特にＡＭ　Ｉ　（Ａｌ　ｔｅｒｎａｔｅＭ
ａｒｋ　Ｉｎｖｅｒｓｉｏｎ）符号などレベル変化を多
く含むディジタル信号に対して位相同期までの時間が短
くなシ、有効である。

以下１本発明を実施例によって詳細に説明する。

第１図は本発明によるディジタル位相同期回路の実施例
の構成を示すブロック図である。同図（ａ）において１
位相検出器１は入力信号（伝送信号）と分局器３の出力
の位相差を検出する。この検出６１は入力信号のレベル
変化がある時だけ位相差を検出するように構成されてい
て位相検出器１から娯った位相差信号が出力されること
を防ぐ。ここでは１位相差を検出する手段として、入力
ディジタル信号の立上シ時点が分周器３の出力のハイレ
ベルにあるか、ローレベルにあるかを判別するように構
成されている。これによシ、入カデイジタル信号と分周
器出力との位相の遅れ進みが分る。

この信号によって分局器３の分局比を変化させる。

分局比が変わると分周器出力の位相が遅れ、あるいは進
むから、入力信号と分周器出力との位相同期をとること
ができる。

（ｂ）図のものは本発明によるディジタル位相同期回路
の他の実施例の構成を示す。本実施例では分周比を変え
ずに１分局器３に入るパルス数を増減させる回路５を設
けた場合のものである。この実施例は分局比を変える゛
手段がいらないため回路が簡単になる。しかし１回路５
では基準発振器４の出力を処理するので応答速度の速い
素子が必要となる。

第３図は第１図（ａ）のディジタル位相同期回路と同じ
原理による本発明のディジタル位相同期回路の一実施例
の回路図を示す。又、第４図は上記回路の動作説明のた
めのタイムチャート図である。

以下の説明では、入力ディジタル信号として。

第２図（ｂ）に示すような２値Ａ　Ｍ　Ｉ　（Ａｌ　ｔ
ｅｒｎａｔｅＭａｒｋ　Ｉｎｖｅｒｓｉｏｎ）符号が加
えられる場合について説明する。２値ＡＭＩ符号は第５
図（ａ）に示すようなバイナリな符号を″０＃（又は＠
１”）を＠１０”に、″１＃（又は″０”）は交互に＠
１１”。

００＃に変換した符号で、原信号よシレペル変化部分を
多く含む特徴を有する。

第３図において、フリップフロップ９．ＮＡＮＤゲート
１０および１１が位相検出器１を構成し。

フリッププロップ（以下ＦＦと略記する）１２および１
３が制御回路２を構成し、ＦＦ１４〜１９が分周器３を
構成する。

本実施例では２値ＡＭＩの信号速度（ビットレート）は
２　Ｍ　ｂ　／　ｓで、基準発振器４の周波数３２ＭＨ
２とし１分局器は１／１６に分周し１位相差がある゛と
きは分局比を１／１５あるいは１／１７に変化させて位
相同期をとるようにしたものである。

まず分局器３について説明する。分周器はＦＦ１４〜１
９の１７段のシフトレジスタで構成され。

谷ＦＦのクロック端子Ｃに入力端子７から基準発振器の
出力パルスＣが加えられる。従ってパルスＣが加えられ
るにしたがって、第４図Ｑ８・・・Ｑ□のようにパルス
発生ＯＦＦの位置がシフトしてぃ＜、ＮＯＲゲート２７
は全てのＦ　Ｆ　１４〜１９の出力が１０”となるとき
、ＦＦ’１４に初期データ（パルス）を入力する。１度
上記初期データが加えられれば、以後上記ＦＦのいずれ
かの出方が１　となるので以後ＮＯＲゲート２７の出力
はローレベル（以下ローレベルは″０”ト表ス）トなる
。

さて１位相検出器１はＦ’Ｆ９のクロック端子に伝送信
号すが、入力端子りに上記分周器出方に上って作られた
タイミング信号ｄが加えられる。信号すの位相がタイミ
ング信号ｄよシ進んでいるときは、入力信号すの立上シ
時点で、ＮＯＲゲート２３の出力ｆが１１”となる。こ
の出力ｆによって、ＦＦ１２の出力ｇが１１＃となシ、
ＮＡＮＤゲート２５がオンとなる。

このような状態のとき分局器３のＦＦＩ　７の出力Ｑｓ
ｓが＠１”となるとＮＡＮＤゲー）２５．２４によって
ＮＡＮＤゲート２４の出力Ｑ。は＠１”Ｑ、ｌｓ−◎を
生じる。この信号Ｑ、５ｓ−ｏがＦＦＩ　４の入力端子
りに加えられ、ＦＦ１５〜１７にはその否定が加わるの
で分局器３の分周比はｌ／１５となる。またＱｓｓ−ｏ
がＮＡＮＤゲート２８．２９を介してＦＦ１２，１３に
加えられ、ＦＦ１２，１３はリセットされるので分局器
３の分局比は次の周期には１／１６に戻る。タイミング
出力の位相が進む。この動作は、伝送信号すとタイミン
グ出力ｄの位相差がなくなるまで続くから、伝送信号が
タイミング出力よシ位相が進んでいる場合には、この動
作で位相同期が行なわれる。

タイミング出力の位相が伝送信号のよシ進んだ場合１位
相検出器１のＮＯＲゲート２２の出力ｅが、パルスの立
上シ時点で＠１”となる。従ってＦＦＩ　３の出力がハ
イレベルとなυ、その否定出力りはＮＡＮＤゲート２６
をオフとする。ＦＦ１２の出力ｇも＠０”であるため、
ＮＡＮＤゲート２５もオフである。このため、ＦＦ１９
の出力ＱｔｙがＮＡＮＤゲート２４を通Ｊ）Ｑｘｙ、と
な）１分局器３をリセットし１分局器３の分周比を１／
１７とすることになシ、タイミング出力の位相を伝送信
号の位相に対して遅らすことになる。

次に伝送信号のパルスの立上シがない場合は。

ＮＡＮＤゲート２６がオンとなるため、ＦＦ１８の出力
Ｑ□。の否定がＮＡＮＤゲート２４を経てＱ１６゜とな
る。そのため、分周器３の分周比は１／１６となる。こ
のように伝送信号のパルスの立上りがない場合には１分
局比を正常の１／１６に戻すため、入力信号がないとき
１位相を誤まらせることはない。

なお、タイミング信号ｄは分局器３の出力Ｑ。

ＮＡＮＤゲート３０．遅延素子３２を介してＦＦ３１の
クロック端子Ｃに加えることによって。

ＦＦ３１の出力として取シ出して作る。ＦＦ３１はタイ
ミング出力の立上シをＦＦのｑａ（ｔ／ａ分周出力）に
合せるために用いている。τ１．Ｔ。

は遅延素子で、τ寡はパルスｅ、ｆの幅（１０〜１５ｎ
ｓ）を決め、Ｔ、はＮＡＮＤゲート２４゜２５．２６な
どの遅延を補償するものである。

第５図は本発明による位相同期回路の他の実施例におけ
る制御回路部の構成を示す。この実施例は伝送信号とタ
イミング出力との位相が大きい場合に１位相同期にかか
る時間を短縮するように構成したものである。図中、記
号ｅ、ｆ、ｇおよびｈは第３図の場合と同一の信号に対
応する。すなわち入力端子３３．３４．出力端子４１．
４２はそれぞれ第３図のＮＯＲゲート２２，２３．ＮＡ
Ｎｒ）ゲート２５．２６に接続される。またＦＦ３８゜
３９の入力端子Ｄ（３７，４０）には常に″１＃が入力
されている。この実施例ではＦＦ３８゜３９のリセット
を、第３図の信号Ｑ０ではなく。

それぞれ信号ｅおよびｆで行なう。したがって。

新しい入力の立上りが出来るまでＦＦ３８，３９が的に
設定された分局比（１／１５又は１／１７）を保つため
、入力の立上υのたびに１度だけ分局比を変える第３図
に示した実施例に比べ位相同期がとれるまでの時間を短
縮できる。

第６図（荀および（ｂ）はいずれも本発明による位相同
期回路の他の実施例における要部構成を示すもので、こ
の実施例では、伝送信号をタイミング信号の位相差が、
基準発振器の出力Ｃの１周期よシ小さい場合にも位相補
正を正しく行なわせるようにしたもので、（→は第３図
の実施例において。

ＦＦ１２および１３のクロック端子に入る信号ｅ。

ｆを分局器の１／７および１／８の分周出力を出す信号
Ｑ、およびＱ、が１１”の時に阻止するように、否定回
路４３．４４．ＡＮＤゲート４５．４６で構成したもの
である。この構成によれば、伝送信号とタイミング信号
の位相差が基準発振器の出力Ｃの１周期以下となったと
きＦＦ１２，１３の機能を停止することによって１位相
差を逆に拡大するようなことを防止している。（ｂ）図
の場合にも同様の目的を達成するもので、ＦＦ１２．１
３のデータ入力端子りに入る信号（Ｑ、の否定）をＱｙ
　−Ｑｓが１１”であるとき打消すようにしたものであ
る。

第７図は本発明による位相同期回路の更に他の実施例の
構成を示すもので、第８図は上記実施例の動作を示すタ
イムチャート図である。本実施例は第１図（ｂ）の構成
に対応するもので１分周器３に入るクロックパルス数を
制御することによシ位相同期をとるものである。

伝送信号すの位相がタイミング信号ｄの位相より進んで
いる場合、ＦＦ９．ＡＮＤゲート５３゜５４で構成され
た位相検出回路１の出力ｅ、ｆのうちｆが１１”となシ
、ＦＦ５６の出力ｋが１”　　。

となる。入力端子５９から加えられる基準発振信号１）
　ＦｉＮ　ＯＴ回路６４を介してＦＦ５８のクロック端
子に加えられ、ＦＦ５８の否定出力ｔは遅延素子６７を
介してＦＦ５６，５８のリセット端子に加えられるので
、ＦＦ５８の否定出力ｔは、伝送信号すがタイミング信
号ｄよシ進んでいるときは基準発振信号ｐに同期した細
いパルスｔ、を出力する。このパルスＬ、とＮＡＮＤゲ
ート６２の出力パルスｍがＮＡＮＤゲート６３を介して
１６進カウンタ５Ｏ（１１１の分周器を構成する）の入
力として加えられる。上記出力パルスｍは、ＡＮＤゲ−
）６１．ＮＯＴ回路６５．ＮＡＮＤゲート６２で構成さ
れる回路によって、後述の伝送信号が遅れている場合を
除き、基準発振のパルスｐと同一のパルスを発生する。

伝送信号の位相がタイミング信号よシ進んでいるときは
、上述の如くパルスｔ１が余分に、カウンタ６０の入力
として加わるので、パルスｐの１５周期に１６個のパル
スを計数することになシ。

カウンタ６０は１／１５の分局器として働き、タイミン
グ信号の位相を進ませる。

逆に、伝送信号の位相がタイミング信号の位相よυ遅れ
ている場合は、信号ｅがハイレベルとなｆｉ、ＦＦ５５
の出力ｉがハイレベルとなる。ＦＦ５７の否定出力Ｊ−
周期遅れてローレベルｊ、となる。従ってＮＡＮＤゲー
ト６２の出力ｍは基準発振パルスｐの１つのパルスを除
いたものとなシ。

カウンタ６０はその時人カパルスｎがないので。

正常な場合の１７周期で所定の出力を発生することとな
シ、これは分局器の分局比を１７１７としたものと等価
になる。

又、入力がないと１！！（すなわち、ｅ、ｆの出力変化
がないとき）、カウンタ６０は基準パルスｐのみを計数
することとなり　１／１６の分局器として働く。

以上述べたように本発明は伝送信号からタンク回路など
を経ずに直接にタイミング信号を取シ出せる。またディ
ジタル回路のみで構成できるためＩＣ化に適しておシ、
ディジタル伝送系に広く適用可能である。

【図面の簡単な説明】

第１図は本発明による位相同期回路の実施例の概念を示
すブロック図、第２図は本発明が実施される場合に用い
られる入力信号の波形図、第３図および第７図はいずれ
も本発明による位相同期回路の実施例の回路図、第４図
は上記第３図に示す実施例の動作を示すタイムチャート
、第５図及び第６図はいずれも上記第３図に示す実施例
の改良部を示す回路図、第８図は上記第７図に示す実施
例の動作を示すタイムチャート図である。

Claims (1)

1. 【特許請求の範囲】 １、基準発振器出力を分周し、伝送信号クロツクと大略
   等しい周波数パルスを出方する分局器と。 伝送信号のレベル変化点を検出し、上記変化点検出時点
   における分周器出力のレベルを検出する第１手段と、上
   記第１手段の出力にょシ上配分局器の分局比を変える第
   ２手段を具備して構成されたことを特徴とするディジタ
   ル位相同期回路。 ２　第１項記載のディジタル位相同期回路において、第
   ２手段が上記第１手段の出力が出るたびに一周期だけ上
   記分周器の分局比を増減させるように構成されたことを
   特徴とするディジタル位相同期回路。 ３、第１項記載のディジタル位相回路において。 上記第２手段が上記第１手段の出力にょシ上配分局器の
   分局比を増減し、第１手段が次に検出出力が出るまでそ
   の分局比を保持するように構成されたことを特徴とする
   ディジタル位相同期回路。 ４、第１項記載のディジタル位相同期回路において、上
   記第２手段が上記第１手段の出力によシ。 分局器に入力されるパルス数を増減させる第３手段を有
   して構成されたことを特徴とするディジタル位相同期回
   路。 ５、第１項記載のディジタル位相同期回路において、上
   記第２手段が伝送信号の変化点と分周器出力の変化点が
   ある設定時間以内の時には上記第１手段の出力を阻止す
   る第４手段を有して構成されたことを特徴とするディジ
   タル位相同期回路。