JP2014168210A - デジタル発振器及びデジタルｐｌｌ回路 - Google Patents

Abstract

【課題】低コストで製造できるデジタル発振器を得ること。
【解決手段】デジタル発振器は、原発振クロックを生成する原発振器と、前記生成された原発振クロックを互いに重ならない複数の分別クロックに分別するクロック分別器と、前記分別された複数の分別クロックのうち発振制御信号に応じた複数の分別クロックを選択し、選択された複数の分別クロックを合成して内部クロックを生成するクロック合成器とを備える。
【選択図】図１９

Description

本発明は、デジタル発振器及びデジタルＰＬＬ回路に関する。

特許文献１には、３相整流器において、３相交流電源から全波整流回路への各相の入力をＯＮ／ＯＦＦする双方向スイッチを所定のスイッチング周期のスイッチングパターンに基づいてスイッチング制御することが記載されている。これにより、特許文献１によれば、入力される交流電流を高調波が低減された正弦波にでき、出力される直流電圧を一定にできるとされている。

特開２０１１−３０４０９号公報

特許文献１に記載の技術では、キャリアの周期をどのように制御するのかについて一切記載がなく、キャリアの周期を制御するためにクロックの周波数をどのように制御するのかについても一切記載がない。

仮に、クロックの周波数を制御するために３相整流器にＰＬＬ回路を導入することを考えた場合、ＰＬＬ回路の候補として、アナログＰＬＬ回路及びデジタルＰＬＬ回路が考えられる。アナログＰＬＬ回路は、ディスクリートの部品を組み合わせて構成するため、コストが高くなりやすく、集積化も困難である。

一方、デジタルＰＬＬ回路は、ＤＣＯ（デジタル制御発振器）を用いるものが一般的である。ＤＣＯは、構成要素であるコイル、コンデンサ、抵抗が、ＬＳＩの微細加工技術で生成される。そのため、ＤＣＯを用いたデジタルＰＬＬ回路は、多額の費用を使って開発する必要があり、製造コストが増大しやすい。

本発明は、上記に鑑みてなされたものであって、低コストで製造できるデジタル発振器及びデジタルＰＬＬ回路を得ることを目的とする。

上述した課題を解決し、目的を達成するために、本発明の第１の側面にかかるデジタル発振器は、原発振クロックを生成する原発振器と、前記生成された原発振クロックを互いに重ならない複数の分別クロックに分別するクロック分別器と、前記分別された複数の分別クロックのうち複数の分別クロックを選択し、選択された複数の分別クロックを合成して内部クロックを生成するクロック合成器とを備えたことを特徴とする。

また、本発明の第２の側面にかかるデジタル発振器は、本発明の第１の側面にかかるデジタル発振器において、前記クロック分別器は、前記生成された原発振クロックから互いに重ならない複数のパルス群を互いに個別に抜き出し、抜き出された複数のパルス群を前記複数の分別クロックとすることを特徴とする。

また、本発明の第３の側面にかかるデジタル発振器は、本発明の第１の側面又は第２の側面にかかるデジタル発振器において、前記クロック分別器は、前記生成された原発振クロックの周波数をｆ０とするとき、前記生成された原発振クロックを、ｆ０／２^ｎ（ｎ＝１，２，・・・，ｋ）の周波数を有する前記複数の分別クロックに分別することを特徴とする。

また、本発明の第４の側面にかかるデジタルＰＬＬ回路は、内部クロックを生成する本発明の第１の側面から第３の側面のいずれかにかかるデジタル発振器と、前記生成された内部クロックを分周し、追従信号を生成する分周部と、基準信号の位相と前記追従信号の位相とを比較し、比較結果に応じた位相誤差信号を出力する位相比較部と、前記位相誤差信号に応じて、発振制御信号を生成する生成部とを備え、前記デジタル発振器は、前記発振制御信号に応じて、前記内部クロックを生成することを特徴とする。

また、本発明の第５の側面にかかるデジタルＰＬＬ回路は、本発明の第４の側面にかかるデジタルＰＬＬ回路において、前記生成部は、前記追従信号が前記基準信号に比べて進み位相であることが前記位相誤差信号により示される場合、前記内部クロックの時間平均した周波数が高くなるように前記発振制御信号を生成し、前記追従信号が前記基準信号に比べて遅れ位相であることが前記位相誤差信号により示される場合、前記内部クロックの時間平均した周波数が低くなるように前記発振制御信号を生成し、前記デジタル発振器は、前記内部クロックの時間平均した周波数を、前記発振制御信号のレベルに応じて線形的に変えることを特徴とする。

本発明によれば、ＤＣＯ（デジタル制御発振器）を用いることなく、発振制御信号のレベルに応じて線形的に内部クロックの時間平均した周波数を変えることができるデジタル発振器を得ることができる。これにより、デジタル発振器を低コストで製造できる。

図１は、実施の形態にかかるデジタル発振器が適用される３相整流器の構成を示す図である。 図２は、実施の形態における制御部の構成を示す図である。 図３は、実施の形態における相電圧判別器の構成を示す図である。 図４は、実施の形態におけるパターン信号発生器の構成を示す図である。 図５は、実施の形態における６つの区間Ｉ〜ＶＩを示す図である。 図６は、実施の形態における区間ＩＩ，Ｖでの３相整流器の動作を示す図である。 図７は、実施の形態における区間Ｉ，ＩＶでの３相整流器の動作を示す図である。 図８は、実施の形態における区間ＩＩＩ，ＶＩでの３相整流器の動作を示す図である。 図９は、実施の形態におけるデジタル発振器が適用されるＰＬＬ回路の構成を示す図である。 図１０は、実施の形態におけるキャリア発生部の構成を示す図である。 図１１は、実施の形態におけるキャリア発生部の動作を示す図である。 図１２は、実施の形態における第２の生成部の動作を示す図である。 図１３は、実施の形態にかかるデジタル発振器の動作を示す図である。 図１４は、実施の形態にかかるデジタル発振器の動作を示す図である。 図１５は、実施の形態にかかるデジタル発振器の構成を示す図である。 図１６は、実施の形態にかかるデジタル発振器の構成を示す図である。 図１７は、実施の形態にかかるデジタル発振器の構成を示す図である。 図１８は、実施の形態にかかるデジタル発振器の構成を示す図である。 図１９は、実施の形態にかかるデジタルＰＬＬ回路の構成を示す図である。 図２０は、実施の形態にかかるデジタル発振器の特性を示す図である。 図２１は、実施の形態の変形例における制御部の構成を示す図である。 図２２は、実施の形態の他の変形例におけるＰＬＬ回路の構成を示す図である。 図２３は、実施の形態の他の変形例におけるキャリア発生部の構成を示す図である。 図２４は、基本の形態におけるＰＬＬ回路の構成を示す図である。 図２５は、基本の形態の変形例におけるＰＬＬ回路の構成を示す図である。

以下に、本発明にかかるデジタル発振器及びデジタルＰＬＬ回路の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。

実施の形態．
まず、実施の形態にかかるデジタル発振器２００（図１９参照）が適用される３相整流器１の概略構成について図１を用いて説明する。図１は、３相整流器１の構成を示す図である。

３相整流器１は、３相交流電源ＰＳから入力端子ＩＴ−ｒ〜ＩＴ−ｔを介して入力される３相交流電力を直流電力に変換して出力端子ＯＴ−ｐ，ＯＴ−ｎから負荷ＬＤに出力する。３相交流電力は、例えば、Ｒ相の交流電力、Ｓ相の交流電力、及びＴ相の交流電力を含む。

具体的には、３相整流器１は、３相リアクトル８、入力コンデンサ９、全波整流回路４、双方向スイッチ回路３、直流リアクトル２、コンデンサ１０、及び制御部１１を備える。

３相リアクトル８は、入力端子ＩＴ−ｒ〜ＩＴ−ｔと双方向スイッチ回路３との間に接続されている。入力コンデンサ９は、入力端子ＩＴ−ｒ〜ＩＴ−ｔと双方向スイッチ回路３との間に接続されている。

全波整流回路４は、双方向スイッチ回路３と出力端子ＯＴ−ｐ，ＯＴ−ｎとの間に接続されている。全波整流回路４は、例えば、ブリッジ接続された６つのダイオードを有し、６つのダイオードを用いて、双方向スイッチ回路３を介して供給された３相交流電力を全波整流して直流電力を生成する。

双方向スイッチ回路３は、入力端子ＩＴ−ｒ〜ＩＴ−ｔ側と全波整流回路４の各相の入力ノードとの接続をＯＮ／ＯＦＦする。すなわち、双方向スイッチ回路３は、３相交流電源ＰＳから全波整流回路４への各相の交流電力の供給をＯＮ／ＯＦＦする複数のスイッチング素子ＳＷ−ｒ，ＳＷ−ｓ，ＳＷ−ｔを有する。

直流リアクトル２は、全波整流回路４と出力端子ＯＴ−ｐとの間に接続されている。直流リアクトル２は、例えば、全波整流回路４と出力端子ＯＴ−ｐとの間のＰラインに直列に挿入されている。

コンデンサ１０は、全波整流回路４と出力端子ＯＴ−ｐ，ＯＴ−ｎとの間に接続されている。コンデンサ１０は、例えば、一端の電極１０ｐが全波整流回路４と出力端子ＯＴ−ｐとの間のＰラインに接続され、他端の電極１０ｎが全波整流回路４と出力端子ＯＴ−ｎとの間のＮラインとに接続されている。

制御部１１は、３相交流電源ＰＳから入力される３相交流電力に対応した各相の電圧に基づいて、双方向スイッチ回路３をスイッチング制御する。

具体的には、制御部１１は、スイッチングパターン発生器５、及び駆動回路６を有する。スイッチングパターン発生器５は、各相（例えば、Ｒ相、Ｓ相、Ｔ相）の電圧に基づいて、双方向スイッチ回路３のスイッチングパターンを生成する。駆動回路６は、スイッチングパターン発生器５で生成されたスイッチングパターンに基づいて、双方向スイッチ回路３のスイッチング素子ＳＷ−ｒ，ＳＷ−ｓ，ＳＷ−ｔをそれぞれスイッチング制御する。このとき、スイッチングパターン発生器５は、３相交流電力における各相の電圧の大小関係に応じて相電圧の１周期が区分された６つの区間Ｉ〜ＶＩに応じて、双方向スイッチ回路３のスイッチングパターンを生成する（図６〜図８参照）。

次に、６つの区間Ｉ〜ＶＩについて図５を用いて説明する。図５は、６つの区間Ｉ〜ＶＩを示す図である。

制御部１１は、各相（Ｒ相、Ｓ相、Ｔ相）の交流電圧の大小関係に応じて、例えば図５に示すような６つの区間Ｉ〜ＶＩを認識する。

区間Ｉでは、Ｒ相が最大電圧相であり、Ｓ相が最小電圧相であり、Ｔ相が中間電圧相である。例えば、制御部１１は、Ｒ相が最大電圧相であり、Ｓ相が最小電圧相であり、Ｔ相が中間電圧相であることを認識した場合、現在のモードが区間Ｉであると認識する。

区間ＩＩでは、Ｒ相が最大電圧相であり、Ｔ相が最小電圧相であり、Ｓ相が中間電圧相である。例えば、制御部１１は、Ｒ相が最大電圧相であり、Ｔ相が最小電圧相であり、Ｓ相が中間電圧相であることを認識した場合、現在のモードが区間ＩＩであると認識する。

区間ＩＩＩでは、Ｓ相が最大電圧相であり、Ｔ相が最小電圧相であり、Ｒ相が中間電圧相である。例えば、制御部１１は、Ｓ相が最大電圧相であり、Ｔ相が最小電圧相であり、Ｒ相が中間電圧相であることを認識した場合、現在のモードが区間ＩＩＩであると認識する。

区間ＩＶでは、Ｓ相が最大電圧相であり、Ｒ相が最小電圧相であり、Ｔ相が中間電圧相である。例えば、制御部１１は、Ｓ相が最大電圧相であり、Ｒ相が最小電圧相であり、Ｔ相が中間電圧相であることを認識した場合、現在のモードが区間ＩＶであると認識する。

区間Ｖでは、Ｔ相が最大電圧相であり、Ｒ相が最小電圧相であり、Ｓ相が中間電圧相である。例えば、制御部１１は、Ｔ相が最大電圧相であり、Ｒ相が最小電圧相であり、Ｓ相が中間電圧相であることを認識した場合、現在のモードが区間Ｖであると認識する。

区間ＶＩでは、Ｔ相が最大電圧相であり、Ｓ相が最小電圧相であり、Ｒ相が中間電圧相である。例えば、制御部１１は、Ｔ相が最大電圧相であり、Ｓ相が最小電圧相であり、Ｒ相が中間電圧相であることを認識した場合、現在のモードが区間ＶＩであると認識する。

次に、スイッチングパターン発生器５の構成例について図２〜図４を用いて説明する。図２は、図１のスイッチングパターン発生器５の一例を示すブロック図である。図３は、スイッチングパターン発生器５の相電圧判別器５２の構成例を示す図である。図４は、スイッチングパターン発生器５のパターン信号発生器５１の構成例を示す回路図である。

スイッチングパターン発生器５は、現在の区間が６つの区間Ｉ〜ＶＩのいずれであるかに応じて、例えば図６〜図８に示すようなスイッチングパターン（Ｒ，Ｓ，Ｔ相パルス）を生成する。スイッチングパターン発生器５は、スイッチング周期の立ち上がり等の所定のタイミングで３相交流電源ＰＳからの３相交流電力のどの相が中間電位相かを検出し、検出結果に応じて発生させた変調波形と鋸歯状波によってスイッチングパターンのＯＮ／ＯＦＦのタイミングを得て、スイッチングパターンを生成する。

例えば、スイッチングパターン発生器５は、図２に示すように、キャリア発生部５ｂ及びスイッチングパターン発生部５ａを有する。キャリア発生部５ｂは、キャリア用クロックに同期して、キャリアを発生する。スイッチングパターン発生部５ａは、発生されたキャリアを用いて、双方向スイッチ回路３のスイッチングパターンを発生する。

キャリア発生部５ｂは、直流電圧設定器５３及び鋸歯状波発生器５４を有する。スイッチングパターン発生部５ａは、パターン信号発生器５１、相電圧判別器５２、コンパレータ５５−１〜５５−３、ＮＯＴ回路５６−１，５６−２、ＯＲ回路５７−１，５７−２、ＮＯＴ回路５８−１，５８−２、ＡＮＤ回路５９−１，５９−２、ＡＮＤ回路６０Ｒ、６０Ｔ、ＯＲ回路６０Ｓ、ＮＡＮＤ回路６１Ｒ〜６１Ｔ、ＡＮＤ回路６２Ｒ〜６２Ｔ、ＯＲ回路６３Ｒ〜６３Ｔ、及びＡＮＤ回路６４を有する。

パターン信号発生器５１は、全区間Ｉ〜ＶＩでの区間電圧のパルス順序を規則的にするため、入力相電圧のピーク値を「１」に規格化したＲ相電圧規格化信号ａ、Ｓ相電圧規格化信号ｂ、Ｔ相電圧規格化信号ｃを演算して、変調波形１、変調波形２Ａ、変調波形２Ｂ、変調波形３を出力する。

直流電圧設定器５３は、鋸歯状波発生器５４に、直流電圧設定ゲインｋ（但し、ｋ≦１）を設定する。鋸歯状波発生器５４は、鋸歯状波１および鋸歯状波２を出力する。相電圧判別器５２は、入力されるＲ相電圧規格化信号ａ、Ｓ相電圧規格化信号ｂ、およびＴ相電圧規格化信号ｃの電位を比較し、Ｒ相中間、Ｓ相中間、Ｔ相中間を判別して、中間判定信号（中間の場合「１」、中間でない場合「０」）をそれぞれ出力する。具体的には、Ｓ相中間の場合、変調波形１、３を出力し、鋸歯状波１、２を出力する（図６参照）。Ｔ相中間の場合、変調波形１、２Ａを出力し、鋸歯状波１を出力する（図７参照）。Ｒ相中間の場合、変調波形３、２Ｂを出力し、鋸歯状波２を出力する（図８参照）。このように、スイッチングパターン発生器５では、中間相がどの相かに応じてスイッチングパターンの生成方法を変える。これにより、全モードで同一の相のスイッチングパターンに同一の規則性を持たせる。

コンパレータ５５−１で変調波形１と鋸歯状波１とが比較された比較信号と、Ｒ相中間信号をＮＯＴ回路５８−１でＮＯＴ演算された出力とが、ＡＮＤ回路６０ＲでＡＮＤ演算され、Ｒ相非中間時パルスとして出力される。

コンパレータ５５−３で変調波形３と鋸歯状波２とが比較された比較信号と、Ｔ相中間信号をＮＯＴ回路５８−２でＮＯＴ演算された出力とが、ＡＮＤ回路６０ＴでＡＮＤ演算され、Ｔ相非中間時パルスとして出力される。

コンパレータ５５−２Ａで変調波形２Ａと鋸歯状波１を比較された比較信号と、コンパレータ５５−１の比較信号をＮＯＴ回路５６−１でＮＯＴ演算された出力とが、ＯＲ回路５７−１でＯＲ演算される。コンパレータ５５−２Ｂで変調波形２Ｂと鋸歯状波２を比較した比較信号と、コンパレータ５５−３の比較出力をＮＯＴ回路５６−２でＮＯＴ演算した出力とが、ＯＲ回路５７−２でＯＲ演算される。

ＯＲ回路５７−１のＯＲ演算した出力とＴ相中間信号とをＡＮＤ回路５９−１でＡＮＤ演算した出力と、ＯＲ回路５７−２のＯＲ演算した出力とＲ相中間信号とをＡＮＤ回路５９−２でＡＮＤ演算した出力とが、ＯＲ回路６０ＳでＯＲ演算され、Ｓ相非中間時パルスが出力される。

ＮＡＮＤ回路６１ＲでＳ相非中間時パルスとＴ相非中間時パルスとをＮＡＮＤ演算した出力と、Ｒ相中間信号とが、ＡＮＤ回路６２ＲでＡＮＤ演算され、Ｒ相中間時パルスが出力される。

ＮＡＮＤ回路６１ＳでＲ相非中間時パルスとＴ相非中間時パルスがＮＡＮＤ演算された出力と、Ｓ相中間信号とが、ＡＮＤ回路６２ＳでＡＮＤ演算され、Ｓ相中間時パルスとして出力される。

ＮＡＮＤ回路６１ＴでＲ相非中間時パルスとＳ相非中間時パルスがＮＡＮＤ演算された出力と、Ｔ相中間信号とが、ＡＮＤ回路６２ＴでＡＮＤ演算され、Ｔ相中間時パルスとして出力される。

コンパレータ６５では、鋸歯状波１と「０」入力が比較され、比較信号が０電圧挿入ロック信号として出力される。

ＯＲ回路６３ＲでＲ相非中間時パルスとＲ相中間時パルスとがＯＲ演算された出力と、０電圧挿入信号とが、ＡＮＤ回路６４でＡＮＤ演算され、Ｒ相パルスとして出力される。これにより、Ｒ相パルスに、双方向スイッチをＯＦＦするスイッチングパターン（各区間Ｉ〜ＶＩにおける区間４）が導入される。

ＯＲ回路６３Ｔでは、Ｔ相非中間時パルスとＴ相中間時パルスがＯＲ演算され、Ｔ相パルスとして出力される。かかるＴ相パルスは、ＯＲ回路６３Ｔの出力が、０電圧挿入信号期間時に「０」であるため、０電圧挿入信号との演算は行わない。

ＯＲ回路６３Ｓでは、Ｓ相非中間時パルスとＳ相中間時パルスがＯＲ演算され、Ｓ相パルスが出力される。Ｒ相パルスとＴ相パルスが、０電圧挿入信号期間時に「０」となり、Ｓ相パルスがＯＮでも直流電圧は発生しない。Ｔ相のスイッチング回数を増加させないことを目的に、０電圧挿入信号との演算を行わないことにしている。

鋸歯状波発生器５４は、直流電圧発生器５３の直流電圧設定ゲインｋに基づき、周期Ｔとした時、（時間軸ｋＴ、ゲイン軸０）と（時間軸０、ゲイン軸１）を結ぶ直線で鋸歯状波１を出力する。また、鋸歯状波発生器５４は、直流電圧設定ゲインｋに基づき、（時間軸０、ゲイン軸０）と（時間軸ｋＴ、ゲイン軸１）を結ぶ直線で鋸歯状波２を出力する。

相電圧判別器５２は、図３に示すように、コンパレータ７０Ｒ，７０Ｓ，７０Ｔと、ＡＮＤ回路７１Ｒ，７１Ｓ，７１Ｔと、ＡＮＤ回路７２Ｒ，７２Ｓ，７２Ｔと、ＮＯＲ回路７３Ｒ，７３Ｓ，７３Ｔとを備えている。

コンパレータ７０Ｒは、Ｒ相電圧規格化信号ａとＳ相電圧規格化信号ｂとを比較して、比較信号（Ｒ相電圧規格化信号ａ＞Ｓ相電圧規格化信号ｂの場合に「１」、Ｒ相電圧規格化信号ａ≦Ｓ相電圧規格化信号ｂの場合に「０」）をＡＮＤ回路７１Ｒ，７２Ｓ，７１Ｔ，７２Ｔに出力する。コンパレータ７０Ｓは、Ｓ相電圧規格化信号ｂとＴ相電圧規格化信号ｃとを比較して、比較信号（Ｓ相電圧規格化信号ｂ＞Ｔ相電圧規格化信号ｃの場合に「１」、Ｓ相電圧規格化信号ｂ≦Ｔ相電圧規格化信号ｃの場合に「０」）をＡＮＤ回路７１Ｒ、７２Ｒ、７１Ｓ、７２Ｔに出力する。コンパレータ７０Ｔは、Ｔ相電圧規格化信号ｃとＲ相電圧規格化信号ａとを比較して、比較信号（Ｔ相電圧規格化信号ｃ＞Ｒ相電圧規格化信号ａの場合に「１」、Ｔ相電圧規格化信号ｃ≦Ｒ相電圧規格化信号ａの場合に「０」）をＡＮＤ回路７２Ｒ、７１Ｓ、７２Ｓ、７１Ｔに出力する。

ＡＮＤ回路７１Ｒは、コンパレータ７０Ｒの比較信号とコンパレータ７０Ｓの比較信号とのＡＮＤ演算結果を出力する。ＡＮＤ回路７２Ｒは、コンパレータ７０Ｓの比較信号とコンパレータ７０Ｔの比較信号とのＡＮＤ演算結果を出力する。ＡＮＤ回路７１Ｓは、コンパレータ７０Ｓの比較信号とコンパレータ７０Ｔの比較信号とのＡＮＤ演算結果を出力する。ＡＮＤ回路７２Ｓは、コンパレータ７０Ｔの比較信号とコンパレータ７０Ｒの比較信号とのＡＮＤ演算結果を出力する。ＡＮＤ回路７１Ｔは、コンパレータ７０Ｔの比較信号とコンパレータ７０Ｒの比較信号とのＡＮＤ演算結果を出力する。ＡＮＤ回路７２Ｔは、コンパレータ７０Ｒの比較信号とコンパレータ７０Ｓの比較信号とのＡＮＤ演算結果を出力する。

ＮＯＲ回路７３Ｒは、ＡＮＤ回路７１Ｒの出力とＡＮＤ回路７２Ｒの出力とのＮＯＲ演算結果（中間の場合「１」、中間でない場合「０」）をＲ相中間信号として出力する。ＮＯＲ回路７３Ｓは、ＡＮＤ回路７１Ｓの出力とＡＮＤ回路７２Ｓの出力とのＮＯＲ演算結果（中間の場合「１」、中間でない場合「０」）をＳ相中間信号として出力する。ＮＯＲ回路７３Ｔは、ＡＮＤ回路７１Ｔの出力とＡＮＤ回路７２Ｔの出力とのＮＯＲ演算結果（中間の場合「１」、中間でない場合「０」）をＴ相中間信号として出力する。

各変調波形を形成するパターン信号発生器５１は、図４に示すように、絶対値回路８０Ｒ、８０Ｓ、８０Ｔと、３入力加算器８１−１，８１−２とを備えている。絶対値回路８０Ｒは、Ｒ相電圧規格化信号ａの絶対値｜ａ｜を演算し、変調波形１を出力する。絶対値回路８０Ｓは、Ｓ相電圧規格化信号ｂの絶対値｜ｂ｜を演算して出力する。絶対値回路８０Ｔは、Ｔ相電圧規格化信号ｃの絶対値｜ｃ｜を演算して変調波形３を出力する。

３入力加算器８１−１は、変調波形１と、絶対値回路８０Ｓの出力と、定数−１とを加算して、変調波形２Ａを出力する。３入力加算器８１−２は、変調波長３と、絶対値回路８０Ｓの出力と、定数−１とを加算して、変調波形２Ｂを出力する。

次に、スイッチングパターン発生器５の各区間Ｉ〜ＶＩにおける動作について図６〜図８を用いて説明する。

図６〜図８を参照して、各区間Ｉ〜ＶＩでのスイッチング動作による直流電圧・各相の電流を説明する。区間Ｉと区間ＩＶでは共にＴ相が中間相となり、区間ＩＩと区間Ｖでは共にＳ相が中間相となり、区間ＩＩＩと区間ＶＩでは共にＲ相が中間相となるので、以下、区間Ｉ、ＩＩ、ＩＩＩについて説明する。図６は、区間ＩＩ、Ｖにおける、変調波形と、鋸歯状波と、Ｒ，Ｓ，Ｔ相パルスの一例を示す図である。図７は、区間Ｉ、ＩＶにおける、変調波形と、鋸歯状波と、Ｒ，Ｓ，Ｔ相パルスの一例を示す図である。図８は、区間ＩＩＩ、ＶＩにおける、変調波形と、鋸歯状波と、Ｒ，Ｓ，Ｔ相パルスの一例を示す図である。

図６〜図８に示すように、全区間Ｉ〜ＶＩにおいて、Ｒ相パルスは、ＯＦＦ→ＯＮ→ＯＦＦ、Ｓ相パルスは、ＯＮ→ＯＦＦ→ＯＮ、Ｔ相パルスは、ＯＮ→ＯＦＦとなっており、全区間Ｉ〜ＶＩで同一の相は、ＯＮとＯＦＦの変化が規則的である同一の規則性のあるパターンとなっている。また、全区間Ｉ〜ＶＩでＲ相パルスには、０電圧挿入信号が挿入される期間（区間４）が設けられており、この０電圧挿入信号が挿入された期間は、Ｒ相パルスに双方向スイッチ回路をＯＦＦするスイッチングパターンが挿入される。したがって、区間４では、３相のうち２相（Ｒ相とＴ相）がＯＦＦするので、全相で電流が流れないことになる。

（１）区間ＩＩ
まず、直流電圧について説明する。図６において、区間１、２、３、４の直流電圧は、それぞれＳＴ間電圧＝ｂ−ｃ、ＲＴ間電圧＝ａ−ｃ、ＲＳ間電圧＝ａ−ｂ、整流器出力短絡電圧＝０となる。次に、各相パルスについて説明する。区間ＩＩでは、Ｒ相が最大相、Ｔ相が最小相、Ｓ相が中間相となる。最大相と最小相では、パルスはそれぞれの電位に比例する時間ＯＮとなる。したがって、Ｒ相のパルス幅ｘ＝ｋＴ｜ａ｜、Ｔ相のパルス幅ｚ＝ｋＴ｜ｃ｜となる。ここで、Ｒ相パルスがＯＮとなるタイミング（区間２＋区間３）は、Ｒ相電圧｜ａ｜と鋸歯状波１との交点から求められる。また、Ｒ相パルスがＯＦＦとなるタイミング（区間１＋区間４）は、鋸歯状波１とゲイン軸０との交点から求められる。これにより、Ｒ相パルスが得られる。一方、Ｔ相パルスがＯＦＦとなるタイミング（区間３＋区間４）は、Ｔ相電圧｜ｃ｜と鋸歯状波２との交点から求められる。これにより、Ｔ相パルスが得られる。中間相パルスは、最大相又は最小相のパルスのどちらかがＯＦＦのときにＯＮする。したがって、Ｓ相パルスは、Ｒ相電圧｜ａ｜と鋸歯状波１との交点、およびＴ相電圧｜ｃ｜と鋸歯状波２との交点から求められる。また、区間１、２、３、４の幅は、それぞれｋＴ×（１−｜ａ｜）、ｋＴ×（｜ａ｜＋｜ｃ｜−１）、ｋＴ×（１−｜ｃ｜）、Ｔ×（１−ｋ）となる。スイッチング周期Ｔの直流電圧の平均は、それぞれの区間ごとに直流電圧を積算しそれぞれを加算してスイッチング周期Ｔで除して、以下のように表すことができる。スイッチング周期Ｔの直流電圧の平均＝｛（ｂ−ｃ）×ｋＴ×（１−ａ）＋（ａ−ｃ）×ｋＴ×（ａ−ｃ−１）＋（ａ−ｂ）×ｋＴ×（１＋ｃ）＋０×Ｔ×（１−ｋ）｝／Ｔ
＝ｋ｛ａ^２＋ｃ^２−ｂ（ａ＋ｃ）｝
ここで、ａ＋ｂ＋ｃ＝０（３相条件）を考慮すると、
＝ｋ（ａ^２＋ｂ^２＋ｃ^２）

さらに、交流理論から、ａ^２＋ｂ^２＋ｃ^２＝３／２より、
＝ｋ×３／２
このように、ｋに比例する一定電圧となる。

つぎに、入力電流について説明する。Ｒ相の入力電流は、Ｒ相電圧ａの時間に比例する正の電流が流れる。Ｔ相の入力電流は、Ｔ相の電圧の大きさ｜ｃ｜に比例する負の電流が流れる。Ｓ相の入力電流は、区間１で正の電流が流れ、区間３で負の電流が流れる。したがって、流れる電流は、ｋＴ×（１−ａ）−ｋＴ×（１＋ｃ）−ｋＴ（−ａ−ｃ）＝ｋＴｂとなり、スイッチング周期Ｔのうち、０電圧挿入信号が挿入される区間４を除いた期間ｋＴで除すると、Ｓ相電圧ｂとなる。したがって、Ｒ相、Ｓ相、Ｔ相には、Ｒ相電圧ａ、Ｓ相電圧ｂ、Ｔ相電圧ｃに比例する電流が流れることになり、正弦波電流となる。

（２）区間Ｉ
図７において、区間１、２、３、４の直流電圧は、それぞれＳＴ間電圧＝ｃ−ｂ、ＲＴ間電圧＝ａ−ｃ、ＲＳ間電圧＝ａ−ｂ、整流器出力短絡電圧＝０となる。次に各相のパルスについて説明する。区間Ｉでは、Ｒ相が最大相、Ｓ相が最小相、Ｔ相が中間相となる。Ｒ，Ｓ，Ｔ相のパルスのＯＮ、ＯＦＦ順序を変えずに、最大相と最小相でそれぞれの電位に比例する時間ＯＮとするため、区間Ｉでは、変調波形１，２Ａと鋸波状波１を用いて、図７に示す各パルスのＯＮ，ＯＦＦタイミングを得る。また、区間１、２、３、４の幅は、それぞれｋＴ×（１−｜ａ｜）、ｋＴ（１−｜ｂ｜）、ｋＴ×（｜ａ｜−｜ｂ｜−１）、Ｔ×（１−ｋ）となる。スイッチング周期Ｔの直流電圧の平均は、以下のように表すことができる。

スイッチング周期Ｔの直流電圧の平均＝｛（ｃ−ｂ）×ｋＴ×（１−ａ）＋（ａ−ｃ）×ｋＴ×（ｂ＋１）＋（ａ−ｂ）×ｋＴ×（ａ−ｂ−１）＋０×ｋＴ×（１−ｋ）｝／Ｔ
＝ｋ｛ａ^２＋ｂ^２−ｃ（ａ＋ｂ）｝

ここで、ａ＋ｂ＋ｃ＝０（３相条件）を考慮すると、
＝ｋ（ａ^２＋ｂ^２＋ｃ^２）

さらに、交流理論から、ａ^２＋ｂ^２＋ｃ^２＝３／２より、
＝ｋ×３／２
このように、ｋに比例する一定電圧となる。

つぎに、入力電流について説明する。区間ＩＩの場合と同様に、最大相のＲ相には、Ｒ相電圧ａの時間に比例する正の電流が流れる。最小相のＳ相には、Ｓ相電圧ｂの時間に比例する負の電流が流れる。Ｔ相は、区間１で負の電流が流れ、区間２で正の電流が流れる。このため、流れる電流は、ｋＴ×（１−ａ）−ｋＴ×（１＋ｂ）＝ｋＴｃとなり、ｋＴで除するとｃとなる。従って、電圧に比例する電流が、各相に流れ、正弦波電流となる。

（３）区間ＩＩＩ
図８において、区間１、２、３、４の直流電圧は、それぞれＳＴ間電圧＝ｂ−ｃ、ＲＴ間電圧＝ａ−ｃ、ＲＳ間電圧＝ｂ−ａ、整流器出力短絡電圧＝０となる。次に、各相のパルスについて説明する。区間ＩＩＩでは、Ｓ相が最大相、Ｔ相が最小相、Ｒ相が中間相となる。区間Ｉと同じく、Ｒ，Ｓ，Ｔ相のパルスのＯＮ，ＯＦＦ順序を変えずに、最大相と最小相でそれぞれの電位に比例する時間をＯＮとするため、区間ＩＩＩでは、変調波形３、２Ｂと鋸歯状波２を用いて、図８に示す各相パルスのＯＮ，ＯＦＦタイミングを得る。また、区間１、２、３、４の幅は、それぞれ、ｋＴ×（｜ｂ｜＋｜ｃ｜−１）、ｋＴ×（１−｜ｂ｜）、ｋＴ×（１−｜ｃ｜）、Ｔ×（１−ｋ）となる。スイッチング周期Ｔの直流電圧の平均は、以下のように表すことができる。

スイッチング周期Ｔの直流電圧の平均＝｛（ｂ−ｃ）×ｋＴ×（−ｃ＋ｂ−１）＋（ａ−ｃ）×ｋＴ×（−ｂ＋１）＋（ｂ−ａ）×ｋＴ×（１＋ｃ）＋０×ｋＴ×（１−ｋ）｝／Ｔ
＝ｋ｛ｂ^２＋ｃ^２−ａ（ｂ＋ｃ）｝

ここで、ａ＋ｂ＋ｃ＝０（３相条件）を考慮すると、
＝ｋ（ａ^２＋ｂ^２＋ｃ^２）

さらに、交流理論から、ａ^２＋ｂ^２＋ｃ^２＝３／２より、
＝ｋ×３／２
このように、ｋに比例する一定電圧となる。

つぎに、入力電流について説明する。区間ＩＩＩでは、Ｓ相が最大相で、Ｔ相が最小相なので、Ｓ相はＳ相電圧ｂの時間に比例する正の電流が流れ、Ｔ相は、Ｔ相電圧ｃの時間に比例する負の電流が流れる。Ｒ相は区間２で負の電流が流れ、区間３で正の電流が流れる。このため、流れる電流は、ｋＴ×（１−ｂ）−ｋＴ×（１＋ｃ）＝ｋＴａとなり、ＲＴで除するとａとなる。従って、電圧に比例する電流が、各相に流れ、正弦波電流となる。

このように、スイッチングパターン発生器５では、相電圧の１周期を６つの区間Ｉ〜ＶＩに区分し、各区間Ｉ〜ＶＩごとにスイッチング制御の内容を切り換えている。そのため、仮に、スイッチング制御に用いるキャリアの周期と６つの区間Ｉ〜ＶＩの各周期とが非同期になると、入力側の相電圧の波形が歪む可能性がある。

すなわち、スイッチングパターン発生器５では、Ｒ、Ｓ、Ｔ相の相電圧を１に規格化し、キャリア信号と比較を行い、パルス信号を生成する。そのパルスは、Ｒ、Ｓ、Ｔ相の大小関係の判定に従って演算され、駆動回路６で駆動信号を生成し、双方向スイッチ回路３のスイッチング素子ＳＷ−ｒ，ＳＷ−ｓ，ＳＷ−ｔを駆動する。これにより、直流電圧を一定にできるとともに入力電流を正弦波にできる。

このとき、Ｒ、Ｓ、Ｔ相の相電圧は、系統のノイズのために、一般的に歪があり、３相交流電源ＰＳからの３相交流電力をそのまま使用すると、理論通りの成果を得ることが困難である。従って、スイッチング制御に用いる各相の相電圧は、理想的な正弦波が望ましい。

また、変調は、図５の各区間Ｉ〜ＶＩの初めと終わりは、キャリア波形の初めと終わりに一致させておく必要がある。そうでない場合、すなわちキャリアの周期の途中のタイミングで次のキャリアが始まる場合、理想的なパルス信号を得ることが困難になり、理論通りの波形を得ることが困難になる。

すなわち、６つの区間Ｉ〜ＶＩの各周期と非同期のキャリアを使用すると、入力電流波形、直流電圧波形は歪む傾向にある。

そこで、本実施の形態では、制御部１１が、スイッチング制御に用いるキャリアの周期と６つの区間Ｉ〜ＶＩの各周期とを同期させるような制御を行う。

具体的には、制御部１１は、図１に示すように、ゼロクロス検出部１２、ＰＬＬ回路１３、及び推定部１４をさらに有する。

ゼロクロス検出部１２は、３相交流電力における相電圧のゼロクロスのタイミングを検出する。例えば、図１に示す場合、ゼロクロス検出部１２は、Ｒ相の電圧がゼロクロスするタイミングを検出する。例えば、ゼロクロス検出部１２は、コンパレータを有し、相電圧の極性の反転をコンパレータ等で検出することにより、相電圧のゼロクロスのタイミングを検出する。ゼロクロス検出部１２は、検出結果をＰＬＬ回路１３へ出力する。以下では、この検出結果を、相電圧のゼロクロス信号と呼ぶことにする。すなわち、相電圧のゼロクロス信号は、例えば、相電圧が立ち上がり方向にゼロクロスするタイミングを示す信号であり、例えば、相電圧の周波数を有するパルス状の信号である。

なお、ゼロクロス検出部１２は、相電圧のゼロクロスのタイミングを検出する代わりに、線間電圧のゼロクロスのタイミングを検出してもよい。例えば、図示しないが、ゼロクロス検出部１２は、Ｒ相及びＳ相の線間電圧がゼロクロスするタイミングを検出してもよい。この場合、ゼロクロス検出部１２は、検出結果として線間電圧のゼロクロス信号を生成する。線間電圧のゼロクロス信号は、例えば、線間電圧が立ち上がり方向にゼロクロスするタイミングを示す信号であり、例えば、相電圧の周波数を有するパルス状の信号である。このとき、ゼロクロス検出部１２は、線間電圧のゼロクロス信号が相電圧のゼロクロス信号に比べて略３０°進み位相となることを考慮し、生成された線間電圧のゼロクロス信号を略３０°で位相遅延させ、位相遅延された信号を線間電圧のゼロクロス信号に応じた信号としてＰＬＬ回路１３へ出力する。すなわち、ゼロクロス検出部１２は、生成された線間電圧のゼロクロス信号に応じて、相電圧のゼロクロス信号に相当する信号を生成してＰＬＬ回路１３へ出力する。

ＰＬＬ回路１３は、ゼロクロス信号を、３相交流電源ＰＳからの３相交流電力に対応した基準信号として受ける。ＰＬＬ回路１３は、３相交流電力に対応した基準信号（例えば、ゼロクロス信号）に応じて相電圧の周波数を把握する。例えば、ゼロクロス信号は相電圧の周波数を有するので、ＰＬＬ回路１３は、ゼロクロス信号の周波数から相電圧の周波数を把握することができる。ＰＬＬ回路１３は、把握された相電圧の周波数に６の整数倍をかけた周波数を有するキャリア用クロックを発生させる。ＰＬＬ回路１３は、発生されたキャリア用クロックをキャリア発生部５ｂ（図２参照）へ出力する。これにより、キャリア発生部５ｂは、相電圧の周波数に６の整数倍をかけた周波数を有するキャリア用クロックに同期して、キャリアを発生する。

例えば、６つの区間Ｉ〜ＶＩの各周期は相電圧の１周期を６等分したものであるので、キャリア用クロックの周波数を相電圧の周波数に６の整数倍をかけたものにすることで、６つの区間Ｉ〜ＶＩの各周期が、キャリア用クロックに同期して発生されるキャリアの周期（スイッチング周期Ｔ）の整数倍になるようにすることができる。これにより、６つの区間Ｉ〜ＶＩのそれぞれに整数個のキャリア波形が収まるようにすることができる（図１１参照）。すなわち、キャリアの周期（スイッチング周期Ｔ）と６つの区間Ｉ〜ＶＩの各周期とを同期させることができる。

また、ＰＬＬ回路１３は、３相交流電力に対応した基準信号（例えば、ゼロクロス信号）に応じて、６つの区間Ｉ〜ＶＩの各周期に均等な周期を有する区間周期クロックを発生させる。すなわち、ＰＬＬ回路１３は、キャリア用クロックを複数分周してキャリア周期クロックを生成し、キャリア周期クロックを複数分周して区間周期クロックを生成する。ＰＬＬ回路１３は、発生されたキャリア周期クロック、区間周期クロック、及びキャリア周期クロックから区間周期クロックまでの途中段階における分周クロック（以下、途中分周クロックとする）を推定部１４へ出力する。なお、途中分周クロックは、キャリア周期クロックを繰り返し２分周して区間周期クロックを生成する際における複数の段階における分周クロックを含んでもよい。

さらに、ＰＬＬ回路１３は、区間周期クロックを２分周して、第１の分周クロック（図１２参照）を生成する。ＰＬＬ回路１３は、第１の分周クロックを２分周して、第２の分周クロック（図１２参照）を生成する。ＰＬＬ回路１３は、第２の分周クロックを２分周した第３の分周クロック（追従信号とも呼ぶ、図１２参照）を生成する。

推定部１４は、キャリア周期クロック、途中分周クロック、区間周期クロック、第１の分周クロック、第２の分周クロック、及び第３の分周クロックを、ＰＬＬ回路１３から受ける。推定部１４は、第１の分周クロック、第２の分周クロック、及び第３の分周クロックの組み合わせに応じて、現在の区間が６つの区間Ｉ〜ＶＩのいずれであるかを推定する（図１２参照）。さらに、推定部１４は、キャリア周期クロック、及び途中分周クロック、及び区間周期クロックの組み合わせに応じて、現在のタイミングが現在の区間におけるどの時間位置（すなわち、図５の横軸における位置）にあるのかを推定する。そして、推定部１４は、推定結果に応じて、各相の電圧を図５に示すように推定して、推定された各相の電圧（例えば、Ｒ相電圧ａ、Ｓ相電圧ｂ、Ｔ相電圧ｃ）をスイッチングパターン発生器５へ出力する。

具体的には、推定部１４は、ＲＯＭ１４ａ及び制御信号生成器１４ｂ（図９参照）を有する。ＲＯＭ１４ａには、ピーク値が「１」に規格化された正弦波における時間位置データと規格化振幅とが対応付けられた正弦波データ（例えば、テーブルデータ）が格納されている。制御信号生成器１４ｂは、上記のように、現在の区間Ｉ〜ＶＩ及び現在の区間Ｉ〜ＶＩにおける時間位置を推定している。

例えば、制御信号生成器１４ｂは、第１の分周クロック、第２の分周クロック、及び第３の分周クロックの各ビット値をまとめて現在の区間を示す第１のデータを生成する。制御信号生成器１４ｂは、キャリア用クロック、途中分周クロック、及び区間周期クロックの各ビット値をまとめて現在のタイミングを示す第２のデータを生成する。制御信号生成器１４ｂは、第１のデータ及び第２のデータをまとめて、時間位置データを生成する。そして、制御信号生成器１４ｂは、ＲＯＭ１４ａに格納された正弦波データを参照し、生成された時間位置データに対応する各相の規格化振幅を特定し、特定された各相の規格化振幅を各相の電圧の推定結果とする。これにより、３相交流電源ＰＳからの３相交流電力における各相の相電圧をそのまま使用する場合に比べて、理想的な正弦波に近い各相（Ｒ相、Ｓ相、Ｔ相）の相電圧を得ることができる。

このように、スイッチング制御に使用する各相の相電圧は、Ｒ、Ｓ、Ｔ相の検出された相電圧を使用する代わりに、Ｒ、Ｓ、Ｔ相の相電圧のいずれかのゼロクロス信号、および位相から、理想的な正弦波をＲＯＭ１４ａに格納したデータより得る事で、理想的な正弦波に近いものとして得ることができる。

また、キャリアの初めと終わりとをゼロクロス信号に同期させる機能が必要である。直流分が残らないためには、正弦波波形の正側のキャリア数と負側のキャリア数とを同じにするため、キャリア用クロックの周波数は、相電圧の周波数に対して２の倍数をかけたものとすることが必要である。次に、１２０°づつ遅れてくる他の２相と対称にするためには、相電圧の周波数に対して３の倍数をかけたものである必要がある。このように、各区間Ｉ〜ＶＩの周期に収まるキャリアの数を一定にすることが必要である。

仮に、キャリア用クロックが一定の周波数を有するクロックである場合、キャリア用クロックに同期して発生されるキャリアも一定の周波数を有するものとなる。この場合、３相交流電源ＰＳからの３相交流電力の周波数が変動したときに、その変動に追従することが困難であり、結果として、スイッチング制御に用いるキャリアの周期と６つの区間Ｉ〜ＶＩの各周期とが非同期になりやすい。

それに対して、本実施の形態では、ＰＬＬ回路１３が、３相交流電源ＰＳからの３相交流電力に対応した基準信号（例えば、ゼロクロス信号）の位相と、キャリア用クロックに対応して内部的に生成した追従信号とを同期させる。例えば、ＰＬＬ回路１３において、分周段を６の倍数にし、ゼロクロス信号に同期させるように構成する。これにより、３相交流電源ＰＳからの３相交流電力の周波数が変動したときに、その変動に追従することができる。すなわち、入力波形の変動に対して対応でき、入力波形の周期に応じて追従できる。

次に、デジタル発振器２００（図１９参照）が適用されるＰＬＬ回路１３内の概略構成について図９を用いて説明する。図９は、ＰＬＬ回路１３の構成を示す図である。

ＰＬＬ回路１３は、発振部１３ａ、第１の分周部１３ｂ、第２の分周部１３ｃ、位相比較部１３ｄ、及び生成部１３ｅを有する。

発振部１３ａは、基準信号（例えば、ゼロクロス信号）に応じた周波数で発振して、キャリア用クロックを生成する。発振部１３ａは、生成したキャリア用クロックを、第１の分周部１３ｂに出力するとともに、キャリア発生部５ｂの鋸歯状波発生器５４へ出力する。

これにより、図１０に示すように、キャリア発生部５ｂの鋸歯状波発生器５４において、ダウンカウンタ５４ａは、キャリア用クロックに同期して、初期値からカウント値をディクリメントしていき、キャリーオーバーが発生した時点でカウント値を初期値に戻すようなカウント動作を行う。ダウンカウンタ５４ａは、キャリア用クロックに同期して、このようなカウント動作を繰り返すことで、図１１に示すような鋸歯状波１を生成する。すなわち、鋸歯状波１の周期をダウンカウンタ５４ａのカウント値の上限に対応した一定の値（すなわち、図１１に示すスイッチング周期Ｔ）にすることができる。

同様に、キャリア発生部５ｂの鋸歯状波発生器５４において、アップカウンタ５４ｂは、キャリア用クロックに同期して、初期値からカウント値をインクリメントしていき、キャリーオーバーが発生した時点でカウント値を初期値に戻すようなカウント動作を行う。アップカウンタ５４ｂは、キャリア用クロックに同期して、このようなカウント動作を繰り返すことで、図１１に示すような鋸歯状波２を生成する。すなわち、鋸歯状波２の周期をアップカウンタ５４ｂのカウント値の上限に対応した一定の値（すなわち、図１１に示すスイッチング周期Ｔ）にすることができる。

図９に示す第１の分周部１３ｂは、Ｍを正の整数とするとき、キャリア用クロックをＭ（例えば、Ｍ＝２^Ｎ、Ｎは正の整数）分周して、６つの区間Ｉ〜ＶＩに対応した（例えば、６つの区間Ｉ〜ＶＩのそれぞれの周期と均等な周期を有する）区間周期クロックを生成する。例えば、第１の分周部１３ｂは、分周器１３ｂ１及び分周器１３ｂ２を有する。

例えば、Ｐ，Ｑを正の整数とし、Ｎ＝Ｐ＋Ｑとするとき、分周器１３ｂ１は、キャリア用クロックを２^Ｐ分周して、キャリアの周期（すなわち、図１１に示すスイッチング周期Ｔ）に対応した（例えば、キャリアの周期と均等な周期を有する）キャリア周期クロックを生成する。分周器１３ｂ２は、キャリア周期クロックを２^Ｑ分周して、６つの区間Ｉ〜ＶＩに対応した（例えば、６つの区間Ｉ〜ＶＩのそれぞれの周期と均等な周期を有する）区間周期クロックを生成する。

すなわち、整数Ｐは、ダウンカウンタ５４ａ（図１０参照）におけるディクリメント回数及びアップカウンタ５４ｂ（図１０参照）におけるインクリメント回数に対応したものである。整数Ｑは、６つの区間Ｉ〜ＶＩのそれぞれに収まるキャリアの数（図１１参照）に対応したものである。

第１の分周部１３ｂの分周器１３ｂ２は、生成された区間周期クロックを第２の分周部１３ｃへ出力する。それとともに、第１の分周部１３ｂの分周器１３ｂ２は、キャリア周期クロック、途中分周クロック、及び区間周期クロックを推定部１４の制御信号生成器１４ｂへ出力する。途中分周クロックは、キャリア周期クロックを繰り返し２分周して区間周期クロックを生成する際における複数の段階における分周クロックを含んでもよい。例えば、Ｒ，ＳをＱより小さい正の整数とするとき、途中分周クロックは、キャリア周期クロックを２^ＱーＲ分周した分周クロックと、キャリア周期クロックを２^ＱーＳ分周した分周クロックとを含んでいてもよい。

第２の分周部１３ｃは、区間周期クロックを６分周して、３相交流電源ＰＳからの３相交流電力の周期に対応した（例えば、３相交流電力の周期と均等な周期を有する）追従信号を生成する。例えば、第２の分周部１３ｃは、６分周器１３ｃ１を有する。６分周器１３ｃ１は、区間周期クロックを６分周して、追従信号を生成する。例えば、６つの区間Ｉ〜ＶＩの各周期は相電圧の１周期を６等分したものであるので、区間周期クロックを６分周することで、追従信号の周期を、相交流電源ＰＳからの３相交流電力における相電圧の周期に対応したものとすることができる。

例えば、図１２に示すように、６分周器１３ｃ１は、区間周期クロックを２分周した第１の分周クロックと、第１の分周クロックを２分周した第２の分周クロックと、第２の分周クロックを２分周した第３の分周クロック（追従信号）とを生成する。

例えば、図９に示す６分周器１３ｃ１は、区間周期クロックを分周器１３ｂ２から受ける。６分周器１３ｃ１は、区間周期クロックを２分周して、第１の分周クロックを発生させる。６分周器１３ｃ１は、発生させた第１の分周クロックをさらに２分周して、第２の分周クロックを発生させる。６分周器１３ｃ１は、発生させた第２の分周クロックをさらに２分周して、第３の分周クロックを発生させる。このとき、６分周器１３ｃ１は、第２の分周クロックの立ち上がりタイミングなどにより、区間ＶＩから区間Ｉに戻るタイミングｔｃを認識できる。すなわち、６分周器１３ｃ１は、図１２に示すタイミングｔｃにおいて、第１の分周クロック、第２の分周クロック、及び第３の分周クロックの各レベルをリセットする。例えば、タイミングｔｃにおいて、図１２に示す破線のレベルを実線のレベルにリセットする。これにより、第３の分周クロックの周期が区間周期クロックの６クロック分となるので、第３の分周クロックを、区間周期クロックが６分周された追従信号とすることができる。

第２の分周部１３ｃの６分周器１３ｃ１は、生成された第３の分周クロック（追従信号）を位相比較部１３ｄへ出力する。それとともに、第２の分周部１３ｃの６分周器１３ｃ１は、第１の分周クロック、第２の分周クロック、及び第３の分周クロック（追従信号）を推定部１４の制御信号生成器１４ｂへ出力する。

推定部１４の制御信号生成器１４ｂは、キャリア周期クロック、途中分周クロック、及び区間周期クロックを第１の分周部１３ｂの分周器１３ｂ２から受け、第１の分周クロック、第２の分周クロック、及び第３の分周クロック（追従信号）を第２の分周部１３ｃの６分周器１３ｃ１から受ける。制御信号生成器１４ｂは、第１の分周クロック、第２の分周クロック、及び第３の分周クロックの組み合わせに応じて、現在の区間が６つの区間Ｉ〜ＶＩのいずれであるかを推定する。さらに、制御信号生成器１４ｂは、キャリア周期クロック、途中分周クロック、及び区間周期クロックの組み合わせに応じて、現在のタイミングが現在の区間におけるどの時間位置（すなわち、図５の横軸における位置）にあるのかを推定する。そして、制御信号生成器１４ｂは、推定結果に応じて、各相の電圧を図５に示すように推定する。

例えば、制御信号生成器１４ｂは、第１の分周クロック、第２の分周クロック、及び第３の分周クロックの各ビット値をまとめて現在の区間を示す第１のデータを生成する。制御信号生成器１４ｂは、キャリア用クロック、途中分周クロック、及び区間周期クロックの各ビット値をまとめて現在のタイミングを示す第２のデータを生成する。制御信号生成器１４ｂは、第１のデータ及び第２のデータをまとめて、時間位置データを生成する。そして、制御信号生成器１４ｂは、ＲＯＭ１４ａに格納された正弦波データを参照し、生成された時間位置データに対応する各相の規格化振幅を特定し、特定された各相の規格化振幅を各相の電圧の推定結果とする。

位相比較部１３ｄは、基準信号（例えば、ゼロクロス信号）をゼロクロス検出部１２から受け、追従信号を第２の分周部１３ｃから受ける。位相比較部１３ｄは、基準信号の位相と追従信号の位相とを比較し、比較結果に応じた位相誤差信号を生成する。位相比較部１３ｄは、例えば、位相差検出器１３ｄ１を有する。位相差検出器１３ｄ１は、基準信号の位相と追従信号の位相との位相差を検出し、検出された位相差に応じて位相誤差信号を生成する。位相比較部１３ｄは、生成された位相誤差信号を生成部１３ｅへ出力する。

生成部１３ｅは、位相誤差信号を位相比較部１３ｄから受ける。生成部１３ｅは、位相誤差信号に応じて、発振制御信号を生成する。例えば、生成部１３ｅは、追従信号が基準信号に比べて進み位相であることが位相誤差信号により示される場合、キャリア用クロックの周波数が高くなるように発振制御信号を生成する。例えば、生成部１３ｅは、追従信号が基準信号に比べて遅れ位相であることが位相誤差信号により示される場合、キャリア用クロックの周波数が低くなるように発振制御信号を生成する。例えば、生成部１３ｅは、フィルタ１３ｅ１を有する。フィルタ１３ｅ１は、例えば、位相誤差信号にローパスフィルタ処理を施すことで、発振制御信号を生成する。生成部１３ｅは、生成された発振制御信号を発振部１３ａへ出力する。

これにより、発振部１３ａは、発振制御信号に基づいて、基準信号に応じた周波数で発振する。例えば、発振部１３ａは、発振器１３ａ１及び分周器１３ａ２を有する。発振器１３ａ１は、発振制御信号に応じた周波数で発振して、内部クロックを生成する。発振器１３ａ１は、生成された内部クロックを分周器１３ａ２へ出力する。分周器１３ａ２は、内部クロックを分周して（例えば、２分周して）キャリア用クロックを生成する。なお、発振器１３ａ１は、デジタル発振器２００（図１９）として実装される。デジタル発振器２００の詳細については後述する。

ＰＬＬ回路１３では、位相差検出器１３ｄ１、フィルタ１３ｅ１、発振器１３ａ１、分周器１３ａ２、分周器１３ｂ１、分周器１３ｂ２、及び６分周器１３ｃ１を含む位相同期ループが形成されており、基準信号の位相と追従信号の位相とが一致した際に両者の位相関係がロック状態になる。すなわち、３相交流電源ＰＳからの３相交流電力に対応した基準信号（ゼロクロス信号）の位相と、キャリア用クロックに対応して内部的に生成した追従信号とを同期させる。これにより、３相交流電源ＰＳからの３相交流電力の周波数が変動したときに、その変動に追従することができる。すなわち、入力波形の変動に対して対応でき、入力波形の周期に応じて追従できる。

これに応じて、ＰＬＬ回路１３は、相電圧の周波数に６の整数倍をかけた周波数を有するキャリア用クロックを発生させる。すなわち、ＰＬＬ回路１３を構成することで、歪の無い正弦波の相電圧を用いながら、スイッチング制御に用いるキャリアの周期と６つの区間Ｉ〜ＶＩの各周期とを同期させることができる（図１１参照）。
次に、ＰＬＬ回路１３の実装形態について検討する。

本実施の形態では、上記の問題の解決策として制御部１１へのＰＬＬ回路１３の導入を提案するが、ＰＬＬ回路１３の候補として、例えば、図２４に示すようなアナログＰＬＬ回路が考えられる。図２４に示すアナログＰＬＬ回路では、基準信号に対して、ＰＬＬ回路で生成する追従信号との位相差を位相差検出器で検出し、アナログフィルタでローパスフィルタ処理を行った後、ＶＣＯ（電圧制御発振器）に入力し、そのクロック出力を分周し追従信号としてフィードバックする回路である。追従信号は、常に、基準信号に同期するよう動作する。アナログＰＬＬ回路は、ディスクリートの部品を組み合わせて構成するため、コストが高くなりやすく、集積化も困難である。

一方、ＰＬＬ回路１３の他の候補として、例えば、図２５に示すようなＡＤＰＬＬ（完全デジタルＰＬＬ回路）も考えられる。図２５に示すＡＤＰＬＬ回路では、図２４に示すアナログＰＬＬ回路に比べて、アナログフィルタ、ＶＣＯは、それぞれ、デジタルフィルタ、ＤＣＯ（デジタル制御発振器）に置き換えられ位相差検出器もデジタル回路で構成される。ＡＤＰＬＬ（完全デジタルＰＬＬ回路）回路は、集積化、高周波での精度改善が可能である。

しかし、ＡＤＰＬＬ回路は、発振器としてＤＣＯを使用するが、発振の構成要素であるコイル、コンデンサ、抵抗は、ＬＳＩの微細加工技術で生成される。従って、図２５に示すようなＡＤＰＬＬ回路は、目的の決まった回路（無線発振回路等）に専用に多額の費用を使って開発する用途に限定されるという課題がある。

そこで、本実施の形態では、３相整流器の方式を提案し、その実現技術としてのＡＤＰＬＬ回路を非常に低コストで作成でき、汎用ＬＳＩ（ＦＰＧＡ，ゲートアレイ等）で構成できるＰＬＬ回路１３を提供するものである。

次に、ＰＬＬ回路１３を完全デジタルＰＬＬ回路１３’（図１９参照）として実装する場合の実装形態について説明する。

図９に示す発振器１３ａ１として、任意の周波数のクロックが発生できるような発振器が必要になる。すなわち、完全デジタルＰＬＬ回路１３’を構成するためには、周波数の制御可能な発振器（すなわち、図１９に示すデジタル発振器２００）が必要になる。通常のデバイスでは、単一の高周波クロックが得られるデジタル型のデバイスは多いが、周波数の制御可能な発振器を利用できるデジタル型のデバイスは無い。通常のデバイスで得られる単一の周波数のクロック（原発振クロック）が得られるデジタル型のデバイスを使用して原発振器３０とするものとする。

このクロック（原発振クロック）を後に述べるクロック分別器３７（図１５参照）により、原周波数の１／２、１／２^２、１／２^３、・・・・１／２^ｋ、の周波数を有する複数の分別クロックに分別する（図１３参照）。また、この複数の分別クロックは、タイミングが互いに重ならないという特徴がある（図１４参照）。このことにより、互いに違った周波数を有する分別クロックは、（例えば、図１８に示すクロック合成器２６において）ＯＲ回路での加算により得ることができる。従って、発振制御信号のレベルによってこれに比例する周波数の分別クロックを得ることが可能になる（図２０参照）。すなわち、予め決められた（発振制御信号のレベルを示す）データに応じて、複数の分別クロックを合成することで得られる内部クロックの時間平均した周波数を変化させることも可能となる。なお、予め決められたデータではなく、例えば入力電流や出力電圧などのプロセス量によってこれに比例する周波数のクロックを得ることも可能である。

図９に示す位相差検出器１３ｄ１として、簡単なゲート回路で次の信号を生成するように構成する。例えば、位相差検出器１３ｄ１は、基準信号と追従信号との位相不一致発生の検出の信号、基準信号と追従信号との位相遅れ及び位相進みの判定の信号、基準信号と追従信号と位相不一致の信号などを生成するように構成する。

図９に示すフィルタ１３ｅ１は、ローパスフィルタの特性を必要とし、例えば、次の（１）式で示される特性を有するように構成する。
Ｋ（１＋ＳＴ）／ＳＴ＝Ｋ／ＳＴ ＋ Ｋ・・・（１）

（１）式において、Ｔは積分定数であり、Ｋは比例定数である。（１）式の第１項は、積分動作、第２項は、比例動作を意味する。積分動作は、リセットなしのアップダウンカウンタ、比例動作は、サンプル毎にリセットするアップダウンカウンタで実現できる。位相の遅れ、進みは、カウンタのアップ動作、ダウンの動作に対応させる。位相不一致の期間、カウンタにクロックを入力する。カウンタへの入力クロックの周波数が積分時間、比例定数を決めるが、この方法については、後述する。（１）式は、両方の出力を加算することで得られる。

このように構成されたフィルタ１３ｅ１の出力は、周波数調節データ（発振制御信号）となる。例えば、周波数調節データのデータ内容は、発振制御信号のレベルを示す。これを発振器１３ａ１におけるクロック合成器に入力すると時間平均した周波数の調節された内部クロックが得られる。

図９に示す分周器１３ａ２，１３ｂ１，１３ｂ２は、例えば、カウンタで構成することができる。また、６分周器１３ｃ１は、例えば、カウンタで構成することができる。

このように、完全デジタルＰＬＬ回路を汎用のデジタルＬＳＩ（ＦＰＧＡ，ゲートアレー等）で構成でき、安価で集積化された完全デジタルＰＬＬ回路を得る事ができる。

次に、ＰＬＬ回路１３を完全デジタルＰＬＬ回路として実装する場合の実装形態について図１５〜図１８を用いてより具体的に説明する。図１５〜図１８は、それぞれ、デジタル発振器２００の構成を部分的に示す図である。

図１５に示すクロック分別器３７は、原発振器３０から原発振クロック３１を受ける。クロック分別器３７は、原発振クロック３１を、原周波数ｆ０に対して１／２、１／２^２、１／２^３、・・・・１／２^ｋ倍となっている複数の分別クロック３６−１〜３６−ｋに分別する。

例えば、クロック分別器３７において、カウンタ３２で原発振クロック３１に同期してカウント動作を行い、カウンタ３２でカウンタの出力をＤＦＦ３３−１〜３３−ｋのデータ入力とし、ＮＯＴ回路３５によって原発振クロック３１と逆相となったクロックで各ＤＦＦ３３−１〜３３−ｋにおいてラッチさせると、各ＤＦＦ３３−１〜３３−ｋの出力は、カウンタ３２の入力に対して半サイクルシフトしたクロックとなる。ＡＮＤ回路３４−１〜３４−ｋでカウンタ３２の出力とＤＦＦ３３−１〜３３−ｋの反転出力とのＡＮＤ演算をすると、カウンタ３２の出力の立ち上がりに同期して原発振クロック３１から複数の分別クロックを抜き出す事ができる（図１３参照）。カウンタ３２の出力は原発振クロック３１の周波数ｆ０に対して周波数を１／２^ｎ（ｎ＝１，２，・・・，ｋ）倍にした出力であるため、パルスは、ｆ０／２^ｎ（ｎ＝１，２，・・・，ｋ）の周波数を有する複数のパルス群（複数の分別クロック）３６−１〜３６−ｋを得る事ができる（図１４参照）。例として図１４に４ビットカウンタの場合を示す。その簡略図を図１６で表す事にする。

図１７に示すクロック合成器２６は、クロック分別器３７により分別された複数のパルス３６−１〜３６−ｋのうち、発振制御信号２２−１〜２２−ｋに応じたものを選択し、選択されたパルスを合成して、内部クロック２５を生成する。

例えば、クロック合成器２６において、クロック分別器３７から出力された複数のパルス群（複数の分別クロック）３６−１〜３６−ｋと選択したいパルスを指定する発振制御信号（周波数指定データ）２２−１〜２２−ｋをＡＮＤ回路２３−１〜２３−ｋでＡＮＤ演算をした後、ＯＲ回路２４でＯＲ演算をすることにより、指定した周波数の出力、すなわち内部クロック２５を得る事ができる（図１４参照）。複数のパルス群３６−１〜３６−ｋを４ビットとし、指定データを１０（２進数で１０１０）としたときの例を図１４に示す。その簡略図を図１８に示す。

次に、ＰＬＬ回路１３を完全デジタルＰＬＬ回路１３’として実装する場合の回路構成例について図１９を用いて説明する。図１９は、ＰＬＬ回路１３を完全デジタルＰＬＬ回路として実装する場合の回路構成例を示す図である。

完全デジタルＰＬＬ回路１３’は、デジタル発振器２００、分周部２１０、位相比較部２２０、及び生成部２３０を備える。

デジタル発振器２００は、発振制御信号に応じて、内部クロック１８３を生成する。デジタル発振器２００は、上記の発振部１３ａの発振器１３ａ１（図９参照）に対応したものである。

例えば、デジタル発振器２００は、原発振器１９０、クロック分別器１９２、及びクロック合成器１８２を有する。原発振器１９０は、原発振器３０（図１５参照）に対応したものである。原発振器１９０は、例えば単一の周波数ｆ０で原発振クロック１９１を生成する。原発振器１９０は、生成された原発振クロック１９１をクロック分別器１９２へ出力する。

クロック分別器１９２は、クロック分別器３７（図１５参照）に対応したものである。クロック分別器１９２は、原発振クロック１９１を原発振器１９０から受ける。クロック分別器１９２は、原発振クロック１９１を、互いに重ならない複数の分別クロック１８１−１〜１８１−ｋに分別する。

例えば、クロック分別器１９２は、原発振クロック１９１から互いに重ならない複数のパルス群１９３−１〜１９３−ｋを互いに個別に抜き出し（図１３参照）、抜き出された複数のパルス群１９３−１〜１９３−ｋを複数の分別クロック１８１−１〜１８１−ｋとする。例えば、クロック分別器１９２は、原発振クロック３１の周波数をｆ０とするとき、原発振クロック３１を、ｆ０／２^ｎ（ｎ＝１，２，・・・，ｋ）の周波数を有する複数の分別クロック１８１−１〜１８１−ｋに分別する。

例えば、クロック分別器１９２は、図１３に示すように、原発振クロック３１からｆ０／２，ｆ０／４，ｆ０／８，ｆ０／１６の周波数を有する４つのパルス群を抜き出し、抜き出された４つのパルス群を４つの分別クロックとする。

クロック分別器１９２は、分別された複数の分別クロック１８１−１〜１８１−ｋをクロック合成器１８２へ出力する。

クロック合成器１８２は、クロック合成器２６（図１７参照）に対応したものである。クロック合成器１８２は、複数の分別クロック１８１−１〜１８１−ｋをクロック分別器１９２から受ける。クロック合成器１８２は、複数の分別クロック１８１−１〜１８１−ｋのうち周波数制御データ（発振制御信号）１６４に応じた複数の分別クロックを選択し、選択された複数の分別クロックを合成して内部クロック１８３を生成する。

例えば、図１７に示すクロック合成器２６において、ｋ＝４であり、図１４に示す動作を行う場合を考える。周波数制御データ２２−１〜２２−４のうち周波数制御データ２２−１，２２−３がハイレベルであり残りの周波数制御データ２２−２，２２−４がローレベルである場合、ＡＮＤ回路２３−１，２３−３がアクティブになりＡＮＤ回路２３−２，２３−４がノンアクティブになるので、分別クロック３６−１，３６−３が選択され、分別クロック３６−２，３６−４が非選択になる。すなわち、クロック合成器２６は、ｆ０／２，ｆ０／４，ｆ０／８，ｆ０／１６の周波数を有する４つの分別クロックのうち、周波数制御データ（周波数制御信号）２２−１〜２２−４のレベル「１０１０」に応じて、ｆ０／２，ｆ０／８の周波数を有する２つの分別クロックを選択し、選択された２つの分別クロックを合成して内部クロックとする。

図１４に示すように、合成された内部クロックは、その周期が必ずしも一定でないが、時間平均した周波数として、図２０に示すように、周波数制御データ（周波数制御信号）２２−１〜２２−４のレベルに比例したものとなっている。なお、時間平均する場合の時間は、例えば、原発振クロックのＮ周期（Ｎ＞１）とすることができる。

クロック合成器１８２は、生成された内部クロック１８３を分周部２１０へ出力する。

このように、デジタル発振器２００は、発振制御信号のレベルに応じて、その時間平均した発振周波数を線形的に変えることができ（図２０参照）、生成すべき内部クロックの時間平均した周波数を、発振制御信号のレベルに応じて線形的に変えることができる。

分周部２１０は、内部クロック１８３を分周し、追従信号１４２を生成する。デジタル発振器２００は、上記の発振部１３ａの分周器１３ａ２、第１の分周部１３ｂ、第２の分周部１３ｃ（図９参照）に対応したものである。

例えば、分周部２１０は、分周器１９５を有する。分周器１９５は、例えば、所定数のカウンタを用いて構成することができる。

位相比較部２２０は、基準信号１４１の位相と追従信号１４２の位相とを比較し、比較結果に応じた位相誤差信号を出力する。位相比較部２２０は、上記の位相比較部１３ｄに対応したものである。

例えば、位相比較部２２０は、位相差検出器１５３を有する。例えば、位相差検出器１５３において、基準信号１４１と追従信号１４２とをＯＲ回路１４３でＯＲ演算を行いその立上りをモノステ１４４で位相不一致発生（位相差演算開始）のパルスとする。一方、遅れ、進みの判定として、ＤＦＦ１４６のデータ入力に追従信号１４２を、また、基準信号１４１をクロック入力とすると、ＤＦＦ１４６の出力がＨの時、追従信号の進み、ＤＦＦ１４６の出力がＬの時、追従信号の遅れと判定できる。

位相の不一致期間の信号として、追従信号が進みの時は、基準信号１４１と、追従信号１４２をＮＯＴ回路１４７で反転したものと、ＤＦＦ１４６の正側出力信号とのＡＮＤをＡＮＤ回路１４９で演算する。また、追従信号遅れの時は、基準信号１４１をＮＯＴ回路１４８で反転したものと、追従信号１４２と、ＤＦＦ１４６の負側出力信号とのＡＮＤをＡＮＤ回路１５０で演算する。ＡＮＤ回路１４９の出力とＡＮＤ回路１５０の出力とをＯＲ回路１５１でＯＲ演算し、ＯＲ回路１５１から位相不一致期間中信号（位相誤差信号）１５２を出力する。

生成部２３０は、位相誤差信号を位相比較部２２０から受ける。生成部２３０は、位相誤差信号に応じて、発振制御信号を生成する。例えば、生成部２３０は、追従信号１４２が基準信号１４１に比べて進み位相であることが位相誤差信号により示される場合、内部クロック１８３の時間平均した周波数が高くなるように発振制御信号を生成する。例えば、生成部２３０は、追従信号１４２が基準信号１４１に比べて遅れ位相であることが位相誤差信号により示される場合、内部クロック１８３の時間平均した周波数が低くなるように発振制御信号を生成する。生成部２３０は、上記の生成部１３ｅ（図９参照）に対応したものである。

例えば、生成部２３０は、フィルタ１７３を有する。例えば、フィルタ１７３において、アップダウンカウンタ１６１は、上記の（１）式の第２項演算用のリセット機能付きアップダウンカウンタである。アップダウンカウンタ１６１では、位相差検出器１５３のモノステ１４４の出力パルスがＣＬ端子に入力されリセットされる。アップダウンカウンタ１６１では、ＤＦＦ１４６の進み・遅れ出力信号がＵ／Ｄ端子に入力され、カウント動作の極性（インクリメント及びディクリメントのいずれを行うか）を決める。アップダウンカウンタ１６１では、位相不一致期間信号１５２がＣＥ端子に入力される。

（１）式のＫの分解能とゲインは、リセット付きアップダウンカウンタ１６１の段数と入力するクロックの周波数により変わる。原発振の分別クロック群１６９（１９３）の出力と予め設定された周波数指定データ１７０からＰ用クロック合成器１７１により合成周波数信号１７２を得てアップダウンカウンタ１６１のクロック入力とする。Ｐ用クロック合成器１７１は、クロック合成器２６（図１７参照）に対応したものである。入力信号の１周期毎に位相差に比例する演算結果をリセット付きアップダウンタ１６１の出力は演算することになる。また、そのゲインは、周波数指定データ１７０によって調節できる。

アップダウンカウンタ１６２は、上記の（１）式の第１項演算用のアップダウンカウンタである。アップダウンカウンタ１６２では、位相差検出器１５３の進み・遅れ出力信号１４６がＵ／Ｄ端子に入力され、カウント動作の極性（インクリメント及びディクリメントのいずれを行うか）を決める。アップダウンカウンタ１６２では、位相不一致信号１５２がＣＥ端子に入力される。

（１）式の第１項のＫ／Ｔの分解能とゲインは、アップダウンカウンタ１６２の段数と入力するクロックの周波数により変わる。原発振の分別クロック群１６５（１９３）の出力と予め設定された周波数指定データ１６６からＩ用クロック合成器１６７により合成周波数信号１６８を得てアップダウンカウンタ１６２のクロック入力とする。Ｉ用クロック合成器１６７は、クロック合成器２６（図１７参照）に対応したものである。入力信号の１周期毎にリセットせず加算するので、積分の演算結果をアップダウンカウンタ１６２は演算することになる。また、そのゲインは、周波数指定データ１６６によって調節できる。加算器１６３の演算結果が、周波数制御データ（発振制御信号）１６４となる。

発振器１８４において、原発振の分別クロック群１８１（１９３）とフィルタ１７３からの周波数制御データ１６４が、クロック合成器１８２に入力され、周波数制御データ１６４に比例する周波数出力（内部クロック）１８３を得る。

周波数出力１８３を分周器１９５で分周し、追従信号１４２を生成する。

次に、図１９に示す完全デジタルＰＬＬ回路１３’の動作を説明する。

完全デジタルＰＬＬ回路１３’では、基準信号１４１と追従信号１４２から、位相差検出器１５３で位相不一致発生パルス、進み、遅れ判定、位相不一致継続信号を演算する。

フィルタ１７３は、アップダウンカウンタ１６１で、位相一致発生パルスによって、カウンタ内部データをリセットし、位相不一致期間中だけ、進み、遅れ信号に対応してアップ動作、ダウン動作を行い（１）式の第２項を演算する。ゲインは、周波数指定データによって調節できる。

アップダウンカウンタ１６２で、位相不一致期間中だけ、進み・遅れ信号に対応してアップ動作、ダウン動作を行い（１）式の第１項を演算する。この動作は途中でのリセット動作を含まない為、積分動作として機能する。積分定数ゲインは、周波数指定データによって調節できる。

アップダウンカウンタ１６１の出力とアップダウンカウンタ１６２の出力とを加算器１６３で加算して、（１）式の演算ができる。

発振器１８４は、（１）式の演算出力である周波数制御データ１６４と分別クロック群のデータ１８１とをクロック合成器１８２で演算し、周波数出力１８３を得る。

分周器１９５で周波数出力（内部クロック）１８３を分周し追従信号１４２を生成する。

この系では、通常のＰＬＬ回路と同様に、追従信号の遅れ、進みに応じて、周波数がアップ、ダウンする機能を有する事から、追従信号と基準信号との位相を同期させることができる。

このように、３相整流器１へＰＬＬ回路１３を導入する事で、３相整流器１の制御としてＲ、Ｓ、Ｔ相の相電圧を使用せず歪の無い正弦波を使用でき、キャリアの周期と６つの区間の各周期とを同期させることができる。これにより、厳密に理論通りの変調ができ、精度よく、また、安定した波形を得ることができる。

また、ＰＬＬ回路１３を完全デジタルＰＬＬ回路１３’として、上記のように構成することで、ＤＣＯとして微細加工技術を使用することなく、可変周波数の取得が可能である。従って、専用でＬＳＩを開発しなくても、汎用ＦＰＧＡやゲートアレーが使用可能の為、安価に機能の達成ができる。また、アナログ部品が無い為、集積化が容易である。さらに、ゲインの設定が容易である。また、掛算器が無い事により、ロジック回路規模を容易に小さくできる。以上より、安価で、小型のＰＬＬ回路を得る事ができる。

なお、本文説明では、発振器の構成を周波数を汎用的に作り出せるように、クロック分別器とクロック合成器との構成としたが、一般のレートマルチプライヤは、一体となっている。この一体となった、レートマルチを必要な周波数の数だけ使用しても同じ効果が得られる為、この方式も発明の範囲とする。

次に、デジタル発振器２００の特性について図２０を用いて説明する。例えば、図２０に示す場合、発振制御信号のレベルがＣＳ１→ＣＳ２→ＣＳ３と変わるに従って、デジタル発振器２００は、発振制御信号のレベルに比例して、時間平均した発振周波数をＦ１→Ｆ２→Ｆ３と変化させる。これにより、デジタル発振器２００は、生成すべき内部クロックの時間平均した周波数を、発振制御信号のレベルに応じて線形的に変える。

以上のように、実施の形態では、デジタル発振器２００において、原発振器１９０が、原発振クロック１９１を生成する。クロック分別器１９２は、生成された原発振クロック１９１を互いに重ならない複数の分別クロック１８１−１〜１８１−ｋに分別する。クロック合成器１８２は、分別された複数の分別クロック１８１−１〜１８１−ｋのうち発振制御信号（周波数制御データ１６４）に応じた複数の分別クロックを選択し、選択された複数の分別クロックを合成して内部クロック１８３を生成する。これにより、ＤＣＯ（デジタル制御発振器）を用いることなく、発振制御信号のレベルに応じて線形的に内部クロックの時間平均した周波数を変えることができるデジタル発振器を得ることができる。すなわち、ＤＣＯ（デジタル制御発振器）を用いることなく、汎用ＦＰＧＡやゲートアレーを使用して所望の特性を有するデジタル発振器２００を製造することができる。これにより、デジタル発振器２００を低コストで製造できる。

また、実施の形態では、デジタル発振器２００において、クロック分別器１９２が、生成された原発振クロック１９１から互いに重ならない複数のパルス群１９３−１〜１９３−ｋを互いに個別に抜き出し、抜き出された複数のパルス群１９３−１〜１９３−ｋを複数の分別クロック１８１−１〜１８１−ｋとする。これにより、内部クロックとして合成されるべき候補となる複数の分別クロックを、簡易な処理及び構成で生成することができる。

また、実施の形態では、デジタル発振器２００において、クロック分別器１９２が、生成された原発振クロック１９１の周波数をｆ０とするとき、生成された原発振クロック１９１を、ｆ０／２^ｎ（ｎ＝１，２，・・・，ｋ）の周波数を有する複数の分別クロック１８１−１〜１８１−ｋに分別する。これにより、発振制御信号のレベルに応じて線形的に内部クロックの時間平均した周波数を変えるように、分別クロック１８１−１〜１８１−ｋのうち選択された複数の分別クロックを合成することができる。

また、実施の形態では、完全デジタルＰＬＬ回路１３’において、分周部２１０が、内部クロック１８３を分周し、追従信号１４２を生成する。位相比較部２２０は、基準信号１４１の位相と追従信号１４２の位相とを比較し、比較結果に応じた位相誤差信号を出力する。生成部２３０は、位相誤差信号に応じて、発振制御信号を生成する。デジタル発振器２００は、発振制御信号に応じて、内部クロックを生成する。これにより、完全デジタルＰＬＬ回路１３’は、基準信号１４１の位相と追従信号１４２の位相とが同期するように、内部クロックを生成することができる。

また、実施の形態では、完全デジタルＰＬＬ回路１３’において、生成部２３０は、追従信号が基準信号に比べて進み位相であることが位相誤差信号により示される場合、内部クロック１８３の時間平均した周波数が高くなるように発振制御信号を生成し、追従信号が基準信号に比べて遅れ位相であることが位相誤差信号により示される場合、内部クロック１８３の時間平均した周波数が低くなるように発振制御信号を生成する。デジタル発振器２００は、内部クロックの時間平均した周波数を、発振制御信号のレベルに応じて線形的に変える。これにより、基準信号１４１の位相と追従信号１４２の位相とを容易に同期させることができる。

なお、制御部１１において、ゼロクロス検出部１２が、３相交流電力における２つ以上の相電圧のゼロクロスのタイミングを検出してもよい。

あるいは、制御部１１において、ゼロクロス検出部１２は、３相交流電力における線間電圧のゼロクロスのタイミングを検出し、検出された線間電圧のゼロクロスのタイミングを示すゼロクロス信号を生成して位相遅延させてもよい。この場合、ＰＬＬ回路１３は、生成されたゼロクロス信号に応じた信号（例えば、ゼロクロス信号が位相遅延された信号）を基準信号として受ける。これによっても、ＰＬＬ回路１３は、基準信号に基づいて、相電圧の周波数を把握できるので、相電圧の周波数に６の整数倍をかけた周波数を有するキャリア用クロックを発生させることができる。

あるいは、図２１に示すように、制御部１１において、相電圧判別器５２ｉは、推定された各相の電圧を比較することでＲ相中間、Ｓ相中間、Ｔ相中間を判別する代わりに、現在の区間がどの区間であるのかの推定結果を推定部１４から受け、その推定結果に応じてＲ相中間、Ｓ相中間、Ｔ相中間を判別してもよい。この場合、例えば、図５に対応するような、区間Ｉ〜ＶＩを識別する区間識別情報と中間相がどの相であるのかを示す中間相情報とが対応付けられたテーブルを相電圧判別器５２ｉに設定しておく。相電圧判別器５２ｉは、推定結果を受けた際に、テーブルを参照し推定結果に示される区間に対応した中間相を特定することで、Ｒ相中間、Ｓ相中間、Ｔ相中間を判別できる。

あるいは、図２２及び図２３に示すように、キャリア発生部５ｂの鋸歯状波発生器５４ｊにおけるカウンタは、リセット機能を有していてもよい。この場合、例えば、図２２に示すように、キャリア発生部５ｂは、リセット信号発生器５５ｊをさらに有する。リセット信号発生器５５ｊは、例えば、キャリア用クロックのクロック数をカウントし、クロック数が、図１１に示すスイッチング周期Ｔに対応した閾値クロック数になった時点でアクティブレベルのリセット信号を発生させる。鋸歯状波発生器５４ｊにおいて、図２３に示すように、ダウンカウンタ５４ｊａ及びアップカウンタ５４ｊｂは、アクティブレベルのリセット信号が入力されたことに応じて、そのカウント値をリセットする。これにより、鋸歯状波１の周期を閾値クロック数に対応した一定の値（すなわち、図１１に示すスイッチング周期Ｔ）にすることができ、鋸歯状波２の周期を閾値クロック数に対応した一定の値（すなわち、図１１に示すスイッチング周期Ｔ）にすることができる。

以上のように、本発明にかかる３相整流器は、３相交流電力からの直流電圧の生成に有用である。

１ ３相整流器
３ 双方向スイッチ回路
４ 全波整流回路
５ スイッチングパターン発生器
５ａ スイッチングパターン発生部
５ｂ キャリア発生部
６ 駆動回路
８ ３相リアクトル
９ 入力コンデンサ
１０ コンデンサ
１１ 制御部
１２ ゼロクロス検出部
１３ ＰＬＬ回路
１３’ 完全デジタルＰＬＬ回路
１３ａ 発振部
１３ｂ 第１の分周部
１３ｃ 第２の分周部
１３ｄ 位相比較部
１３ｅ 生成部
１４ 推定部
１４ａ ＲＯＭ
１４ｂ 制御信号生成器
２００ デジタル発振器
２１０ 分周部
２２０ 位相比較部
２３０ 生成部

Claims (5)

1. 原発振クロックを生成する原発振器と、
   前記生成された原発振クロックを互いに重ならない複数の分別クロックに分別するクロック分別器と、
   前記分別された複数の分別クロックのうち複数の分別クロックを選択し、選択された複数の分別クロックを合成して内部クロックを生成するクロック合成器と、
   を備えたことを特徴とするデジタル発振器。
2. 前記クロック分別器は、前記生成された原発振クロックから互いに重ならない複数のパルス群を互いに個別に抜き出し、抜き出された複数のパルス群を前記複数の分別クロックとする
   ことを特徴とする請求項１に記載のデジタル発振器。
3. 前記クロック分別器は、前記生成された原発振クロックの周波数をｆ０とするとき、前記生成された原発振クロックを、ｆ０／２^ｎ（ｎ＝１，２，・・・，ｋ）の周波数を有する前記複数の分別クロックに分別する
   ことを特徴とする請求項１又は２に記載のデジタル発振器。
4. 内部クロックを生成する請求項１から３のいずれか１項に記載のデジタル発振器と、
   前記生成された内部クロックを分周し、追従信号を生成する分周部と、
   基準信号の位相と前記追従信号の位相とを比較し、比較結果に応じた位相誤差信号を出力する位相比較部と、
   前記位相誤差信号に応じて、発振制御信号を生成する生成部と、
   を備え、
   前記デジタル発振器は、前記発振制御信号に応じて、前記内部クロックを生成する
   ことを特徴とするデジタルＰＬＬ回路。
5. 前記生成部は、前記追従信号が前記基準信号に比べて進み位相であることが前記位相誤差信号により示される場合、前記内部クロックの時間平均した周波数が高くなるように前記発振制御信号を生成し、前記追従信号が前記基準信号に比べて遅れ位相であることが前記位相誤差信号により示される場合、前記内部クロックの時間平均した周波数が低くなるように前記発振制御信号を生成し、
   前記デジタル発振器は、前記内部クロックの時間平均した周波数を、前記発振制御信号のレベルに応じて線形的に変える
   ことを特徴とする請求項４に記載のデジタルＰＬＬ回路。

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