KR19980019638A - 데이터 분리 회로 - Google Patents

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KR19980019638A KR1019960037839A KR19960037839A KR19980019638A KR 19980019638 A KR19980019638 A KR 19980019638A KR 1019960037839 A KR1019960037839 A KR 1019960037839A KR 19960037839 A KR19960037839 A KR 19960037839A KR 19980019638 A KR19980019638 A KR 19980019638A
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Abstract

본 발명은 플로피 디스크 컨트롤러에서의 데이터 분리에 관한 것으로, 다중화되어진 1/4주기 지연된 리드 데이터 펄스와 리드 데이터의 데이터율에 따라 그 비율이 결정되어 분주된 표본화 주파수를 입력으로 하여 그 신호의 위상과 디지탈 제어 오실레이터의 클럭 펄스의 오차를 검출해내는 위상 검출부와, 상기 위상 검출부의 위상 검출 신호를 게이트 로직 상태에 따라 표본화 주파수에 동기시켜 카운트하여 현재 입력되는 펄스들의 오차를 검출하여 위상 및 주파수 조정을 하는 위상/주파수 조정부와, 상기 위상/주파수 조정부의 카운트 신호에 의해 다음의 펄스 발생 시점을 결정하여 클럭 펄스를 결정하는 디지탈 제어 오실레이터로 이루어진 디지탈 PLL을 포함하여 이루어져 VCO주파수, 이득, 컴포넌트 전류 등의 부가적인 조정이 필요없고, 소자의 제조 공정상에서 발생할 수 있는 변동 요인에 의한 불안정한 특성을 없앨 수 있어 플로피 디스크 드라이브에서 읽어온 정보에서 데이터와 클럭을 보다 안정적으로 복원하는 효과가 있다.

Description

데이터 분리 회로
본 발명은 플로피 디스크 컨트롤러에서의 데이터 분리에 관한 것으로, 특히 DPLL(Digital Phase Locked Loop)을 사용하여 안정적인 특성을 갖도록 한 데이터 분리 회로에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래 기술의 데이터 분리 회로에 관하여 설명하면 다음과 같다.
도 1은 종래 기술의 데이터 분리 회로의 구성 블록도이다.
종래 기술의 내부 데이터 분리 회로는 크게 아나로그 PLL부와 그와 관계되는 회로들로 구성된다.
먼저, 고정된 24MHz의 기준 주파수를 갖는 XTAL의 발진 주파수를 특정 크기로 레벨링하여 출력하는 프리 스케일러(Prescaler)(1)와, 상기 프리 스케일러(1)의 레벨링된 주파수를 입력으로 하여 시스템 기준 클럭을 발생하는 기준 클럭 발생부(2)와, 상기 프리 스케일러(1)의 레벨링된 주파수를 분주하는 제1분주기(3)와, 상기 기준 클럭 발생부(2)의 기준 클럭에 동기되어 디스크 드라이브에서 읽어온 데이터를 1/4 주기 지연 출력하는 1/4 주기 지연부(4)와, 게이트 로직 상태를 나타내는 신호에 의해 상기 제1분주기(3)의 분주된 신호와 1/4 주기 지연부(4)의 지연 신호를 다중화하는 출력하는 MUX(5)와, 상기 게이트 로직 상태를 나타내는 신호와 1/4 주기 지연된 리드 데이터 신호를 입력으로 하여 영위상(Zero Phase)오차를 검출하는 영위상 오차 검출부(6)와, 디스크 드라이브에서 읽어온 데이터와 게이트 로직 상태에 따라 인에이블 신호를 출력하는 인에이블 로직부(7)와, 상기 인에이블 로직부(7)의 인에이블 신호에 의해 상기 MUX(5)의 다중화된 출력신호와 아나로그 PLL(14)의 피드백되는 분주 신호를 비교하여 그 차이를 검출하여 업 다운(Up Down)형태의 신호를 출력하는 위상 비교부(8)와, 상기 위상 비교부(8)의 업 또는 다운 신호에 의해 충전 또는 방전을 하여 클럭 신호의 주파수와 위상을 변화시키기 위한 제어 전압을 출력하는 전하 펌프(9)와, 상기 전하 펌프(9)가 전류를 충전 또는 방전할 때에 직각 모양의 리플 형태를 갖는 제어 전압의 리플의 폭과 크기를 조정하는 루프필터(10)와, 상기 전하 펌프(9)의 제어 전압에 의해 기준 클럭에 동기된 주파수를 발진하는 VCO(11)와, 상기 VCO(11)의 발진 주파수를 데이터율에 따라 분주비를 결정하여 분주하는 제2분주기(12)와, 상기 1/4 주기 지연부(4)의 지연 신호와 상기 제2분주기(12)의 분주 신호에 의해 데이터/클럭 신호를 분리하여 출력하는 데이터/클럭 신호 출력부(13)로 구성된다.
상기와 같이 구성된 종래 기술의 데이터 분리 회로는 데이터율 등의 여러 가지 조건에 따라 VCO 주파수, 이득, 회로 인가 전류 등의 부가적인 조정을 하여 데이터를 분리해낸다.
종래 기술의 데이터 분리 회로에 있어서는 데이터 복원 특성은 우수하나 그 회로를 구현하기 위한 설계가 어렵고, 데이터 분리 회로를 종래 기술에서와 같이 아나로그 PLL을 사용하여 설계하였을 경우에는 소자의 부피가 커지는 문제점이 있었다.
그리고 그 회로를 이용한 데이터 분리 동작시에는 VCO 주파수, 이득, 컴포넌트 전류 등의 부가적인 조정이 필요하여 외부의 영향에 대하여 안정적이지 못하다.
본 발명은 상기와 같은 종래 기술의 데이터 분리 회로의 문제점을 해결하기 위하여 안출한 것으로, DPLL을 사용하여 안정적인 특성을 갖는 데이터 분리 회로를 제공하는데 그 목적이 있다.
도 1은 종래 기술의 데이터 분리 회로의 구성 블록도
도 2는 본 발명의 데이터 분리 회로의 구성 블록도
도 3은 윈도우 신호의 파형도
도 4는 데이터 분리 회로의 동작 파형도
도 5는 게이트 로직 판독부와 1/4 주기 지연부의 상세 구성도 및 동작 파형도
도 6는 위상 검출부의 동작 상태를 나타낸 다이어그램
도 7은 위상/주파수 조정부의 동작 파형도
도 8은 윈도우 타입의 변환을 위한 위상 조정값을 나타낸 테이블
도 9은 디지탈 제어 오실레이터의 동작 상태를 나타낸 다이어그램
도 10는 윈도우 타입에 따른 디지탈 제어 오실레이터의 동작 파형도
*도면의 주요 부분에 대한 부호의 설명*
20:게이트 로직 판독부21:표본화 주파수 생성부
22:분주기23:1/4주기 지연부
24:MUX25:위상 검출부
26:위상/주파수 조정부27:디지탈 제어 오실레이터
28:데이터/클럭 신호 출력부
본 발명의 데이터 분리 회로는 다중화되어진 1/4주기 지연된 리드 데이터 펄스와 리드 데이터의 데이터율에 따라 그 비율이 결정되어 분주된 표본화 주파수를 입력으로 하여 그 신호의 위상과 디지탈 제어 오실레이터의 클럭 펄스의 오차를 검출해 내는 위상 검출부와, 상기 위상 검출부의 위상 검출 신호를 게이트 로직 상태에 따라 표본화 주파수에 동기시켜 카운트하여 현재 입력되는 펄스들의 오차를 검출하여 위상 및 주파수 조정을 하는 위상/주파수 조정부와, 상기 위상/주파수 조정부의 카운트 신호에 의해 다음의 펄스 발생 시점을 결정하여 클럭 펄스를 결정하는 디지탈 제어 오실레이터로 이루어진 디지탈 PLL을 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명의 데이터 분리 회로에 관하여 상세히 설명하면 다음과 같다.
도 2는 본 발명의 데이터 분리 회로의 구성 블록도이다.
플로피 디스크에 저장되어진 데이터와 클럭 정보를 가진 신호에서 데이터와 클럭 정보를 분리 추출하려는 데이터 분리 회로는 DPLL과 플로피 드라이브 신호를 받아 주기적인 펄스 신호를 발생시키는 부분과 데이터 복원을 위한 부분으로 구성된다.
본 발명의 데이터 분리 회로는 고정된 기준 주파수를 갖는 OSC의 발진 주파수에서 표본화된 주파수를 생성해내는 표본화 주파수 생성부(21)와, 플로피 디스크 드라이브의 데이터율(Data Rate)에 따라 클럭 주파수를 가변시키는 상기 표본화 주파수 생성부(21)의 표본화 주파수에 동기되어 디스크 드라이브로부터 읽어온 데이터에서 게이트의 로직 상태를 판별하는 게이트 로직 판독부(20)와, 상기 표본화 주파수 생성부(21)의 표본화 주파수를 플로피 디스크의 데이터율에 따라 분주비를 결정하여 분주하는 분주기(22)와, 디스크 드라이브로부터 읽어온 데이터를 상기 표본화 주파수 생성부(21)의 표본화 주파수에 동기시켜 1/4 주기 지연 출력하는 1/4 주기 지연부(23)와, 상기 분주기(22)의 분주된 신호와 1/4 주기 지연부(23)의 지연된 신호를 입력으로 하여 게이트 로직 판독부(20)에서 출력되는 게이트 로직 상태에 관한 신호에 의해 입력되는 그 신호들을 다중화하여 출력하는 MUX(24)와, 상기 MUX(24)의 다중화된 출력 신호와 피드백되는 디지탈 제어 오실레이터(27)의 출력 신호의 위상차를 검출해내는 위상 검출부(25)와, 상기 위상 검출부(25)의 위상 검출 신호 및 상기 게이트 로직 판독부(20)의 출력 신호를 입력으로 하여 표본화 주파수에 그 신호를 동기시켜 카운트하여 현재 입력되는 펄스들의 오차를 검출하여 위상 및 주파수 조정을 하는 위상/주파수 조정부(26)와, 상기 위상/주파수 조정부(26)의 카운트 신호에 의해 다음의 펄스 발생 시점을 결정하여 클럭 펄스를 발생하는 디지탈 제어 오실레이터(27)와, 상기 디지탈 제어 오실레이터(27)와 1/4 주기 지연부(23)의 발진 주파수 및 지연 신호에 의해 표본화 주파수에 동기된 데이터 신호(Sep-data)와 클럭 신호(Sep-clk)를 분리하여 출력하는 데이터/클럭 신호 출력부(28)를 포함하여 구성된다.
상기의 1/4주기 지연부(23)는 직렬 연결되어 플로피 디스크 드라이브로부터 인가되는 리드 데이터 스트림이 입력되고 표본화 주파수에 의해 인에이블되는 복수개의 D-플립 플롭으로 구성된다.
그리고 게이트 로직 판독부(20)는 직렬연결되어 1/4주기 지연부를 구성하는 복수개의 D-플립 플롭의 첫 번째단의 출력과 최종단의 출력을 논리합하는 OR게이트와, 상기 OR게이트의 출력 신호에 의해 인에이블되는 D-플립 플롭으로 구성된다.
상기와 같이 구성된 본 발명의 데이터 분리 회로의 데이터 분리 동작은 다음과 같다.
플로피 디스크로부터 오는 불규칙적인 펄스 스트림인 신호를 일정주기 지연시키고 이 지연된 신호에 동기되는 연속적인 펄스 스트림을 만들어 DPLL에서 만들어지는 신호와의 차이에 의해 발생되는 위상오차(Phase Error)신호에 따라 DPLL에서 발생되는 다음 펄스의 출현 시간을 결정하게 된다.
상기의 다음 펄스의 출현 시간의 결정에 따라 위상과 주파수가 1차 조정되고 플로피 디스크에서 오는 펄스 신호 사이에서의 위상 오차 상태에 따라 추가적인 주파수 조정이 일어나게 된다.
도 3 내지 도 10은 본 발명의 데이터 분리 회로의 각 구성 블록의 동작 파형을 나타낸 것이다.
먼저, OSC에서 출력되는 24MHz의 발진 주파수가 표본화 주파수 생성부(21)에 인가되면 플로피 디스크의 데이터율에 따라 그 발진 주파수를 분주하게 된다.
만약, 플로피 디스크의 데이터가 500k MFM(Modified Frequency Modulation)의 데이터율을 갖는다면 샘플 클럭은 16MHz가 되고, 300k MFM의 데이터율을 갖는다면 분주되는 샘플 클럭은 9.6MHz가 되고, 250k MFM의 데이터율을 갖는다면 샘플 클럭은 8MHz가 된다.
즉, 500k MFM의 신호가 인가되면 펄스가 변화하는 최소 간격은 2㎲이다.
그 2㎲구간에 샘플 클럭 펄스가 보통 16개 정도 인가되어 각각의 펄스 구간이 하나의 슬라이스(Slice)를 결정하게 된다.
상기의 표본화 주파수 생성부(21)에서 출력되는 샘플 클럭은 DPLL의 디지탈 제어 오실레이터(27)에 동작 클럭으로 인가되어 위상 조정이 기본 단위가 된다.
도 3은 윈도우 신호의 파형도를 나타낸 것으로, 플로피 디스크로부터 읽어온 리드 데이터 비트(Read Data Bit)가 10011일 경우 이를 리드 데이터 스트림(Read Data Stream)으로 바꾸면 ⓐ와 ⓑ의 경우로 나타낼 수 있다.
윈도우 신호는 ⓐ와 ⓑ의 펄스가 데이터 신호인지 클럭 신호인지를 구분하는 신호이다.
윈도우 신호는 데이터 영역ⓒ과 클럭 영역ⓓ으로 표시된다.
데이터 영역에 리드 데이터 스트림 펄스가 존재하면 1이고, 그렇지 않다면 0으로 인식된다.
플로피 디스크에서 리드 데이터 스트림 신호는 플로피 디스크 드라이브의 모터 회전수의 불규칙성과 플로피 디스크의 회전 반경 차이로 인한 요소로 인하여 ⓐ와 ⓑ의 변화 펄스(Transition Pulse)가 ⓔ에서와 같이 빨리 오거나 늦게 올 수가 있다.
상기와 같은 변화 펄스의 오차는 정확한 데이터 분리(복원)가 이루어 지도록 디지탈 PLL에서 보정한다.
그리고 도 4는 디지탈 PLL에 입력되기 까지의 각 구성 블록의 동작 파형을 나타낸 것이다.
상기 표본화 주파수 생성부(21)에서 출력된 샘플 클럭은 분주기(22)로 입력되어 도 4의 ⓗ와 같은 변화 펄스를 갖는 파형을 출력한다.
상기의 분주기(22)에서 출력되는 신호는 데이터율이 500 kbps MFM일 경우 주기가 1㎲가 된다.
그리고 1/4 주기 지연부(23)는 리드 데이터 스트림을 1/4 주기 지연시켜 지연 신호 ⓕ를 출력한다.
그리고 게이트 로직 판독부(20)는 리드 데이터 스트림의 변화 펄스를 검출하여 리드 게이트 신호ⓖ를 만든다.
도 5는 게이트 로직 판독부와 1/4 주기 지연부의 상세 구성도 및 동작 파형을 나타낸 것으로, 게이트 로직 판독부(20)와 1/4 주기 지연부(23)를 D 플립 플롭으로 구현한 것이다.
그리고 상기와 같이 생성된 리드 게이트 신호의 펄스 유지(Duration) 구간이 보통 1㎲정도가 되도록 한 상태에서 변화 펄스ⓗ와 ⓕ를 갖는 분주기(22)와 1/4 주기 지연부(23)의 출력 신호가 MUX(24)로 입력된다.
상기의 MUX(24)에서는 리드 게이트 신호가 High인 구간ⓖ에서는 1/4 주기 지연된 신호ⓕ를 선택하여 출력하고 그 이외의 구간에서는 분주된 신호ⓗ를 선택하여 출력하게 된다.
상기와 같은 MUX(24)의 출력 신호는 DPLL의 위상 검출부(25)의 기준 클럭으로 사용된다.
상기의 위상 검출부(25)의 동작은 도 6에서와 같다.
도 6은 위상 검출부의 동작 상태를 나타낸 다이어그램이다.
위상 검출부(25)는 정상 동작 상태(MUX의 출력 신호에서 변화 펄스가 없는 구간)에서는 B의 상태를 유지하다가 MUX(24)의 출력에서 변화 펄스가 검출되면 C의 상태로 변화되고, DPLL의 출력이 검출되면 B의 상태에서 A의 상태로 변화된다.
상기와 같은 위상 검출부(25)의 동작 상태의 변화에 따른 위상/주파수 조정부의 동작 파형은 도 7에서와 같다.
위상 검출부(25)에서 출력되는 출력 신호ⓘ와 ⓙ에서 ⓘ의 출력 신호가 Low인 구간에서의 샘플 클럭으로 미리 정의된 슬라이스의 수를 네가티브 정수로 하고, ⓙ의 출력 신호가 High인 구간에서의 슬라이스의 수를 포지티브 정수로 하여 카운트한 것이 위상 조정값ⓚⓛ이 된다.
그리고 도 8은 상기와 같은 위상 조정값에 따른 윈도우 타입의 변환을 나타낸 것으로, 리드 게이트 신호의 에지 신호사이에 위상 조정값ⓚ와 ⓛ의 네트 카운트(Net Count)합에 따라 도 8의 윈도우 타입 변환 테이블이 적용된다.
상기와 같은 윈도우 타입 변환 신호에 의해 도 9에서와 같이 ICⓜ와 DCⓝ와 같은 주파수 제어 신호들이 가변 길이 시프트 레지스터(Variable Length Shift Register)들을 포함하여 이루어진 디지탈 제어 오실레이터(27)에 인가되게 된다.
이때, ⓚ와 ⓛ의 위상 조정값 역시 디지탈 제어 오실레이터(27)에 인가되고, 디지탈 제어 오실레이터(27)는 도 10에서와 같이 동작하게 된다.
즉, 현재의 펄스ⓞ 발생후에 발생하는 다음 펄스ⓟ의 슬라이스 수를 가감하여 위상 조정이 일어나게 된다.
디지탈 제어 오실레이터(27)에서는 Slow, Normal, Fast의 세가지 윈도우 상태에서 도 8에서와 같은 윈도우 변환 테이블에 의해 ICⓜ, DCⓝ, NC(No Change)의 신호에 의해 다른 상태로 바뀌게 된다.
상기의 윈도우 타입은 플로피 디스크의 데이터율과 샘플 클럭에 따라 달라지는데 본 발명의 윈도우 변환 상태를 나타낸 도 10에서는 Fast의 경우 슬라이스의 수를 7개, Normal의 경우 슬라이스 수를 8개, Low인 경우 슬라이스 수를 9개로 정의한 것이다.
본 발명의 데이터 분리 회로는 DPLL과 플로피 드라이브 신호를 받아 주기적인 펄스 신호를 발생시키는 부분과 데이터 복원을 위한 부분으로 회로를 구성하여 VCO주파수, 이득, 컴포넌트 전류 등의 부가적인 조정이 필요없고, 소자의 제조 공정상에서 발생할 수 있는 변동 요인에 의한 불안정한 특성을 없앨 수 있어 플로피 디스크 드라이브에서 읽어온 정보에서 데이터와 클럭을 보다 안정적으로 복원하는 효과가 있다.
또한, 회로의 구성시에 DPLL을 사용하므로 시스템의 크기를 줄이는 효과가 있다.
그리고 동작 특성에 있어서, 위상/주파수 조정부에서 위상과 주파수의 조정이 동시에 이루어지고 리드 데이터 스트림 구간에서 다시 주파수 조정이 추가로 이루어지므로 데이터 분리 특성이 향상되는 효과가 있다.

Claims (6)

  1. 다중화되어진 1/4주기 지연된 리드 데이터 펄스와 리드 데이터의 데이터율에 따라 그 비율이 결정되어 분주된 표본화 주파수를 입력으로 하여 그 신호의 위상과 디지탈 제어 오실레이터의 클럭 펄스의 오차를 검출해내는 위상 검출부와,
    상기 위상 검출부의 위상 검출 신호를 게이트 로직 상태에 따라 표본화 주파수에 동기시켜 카운트하여 현재 입력되는 주파수들의 오차를 검출하여 위상 및 주파수 조정을 하는 위상/주파수 조정부와,
    상기 위상/주파수 조정부의 카운트 신호에 의해 다음의 펄스 발생 시점을 결정하여 클럭 펄스를 결정하는 디지탈 제어 오실레이터로 이루어진 디지탈 PLL을 포함하여 이루어지는 것을 특징으로 하는 데이터 분리 회로.
  2. 제1항에 있어서, 상기 디지탈 PLL의 출력 신호에 의해 표본화 주파수에 동기된 데이터 신호와 클럭 신호를 분리하여 출력하는 데이터/클럭 신호 출력부를 포함하여 이루어지는 것을 특징으로 하는 데이터 분리 회로.
  3. OSC의 발진 주파수에서 표본화된 주파수를 생성해내는 표본화 주파수 생성부와, 플로피 디스크 드라이브의 데이터율(Data Rate)에 따라 클럭 주파수를 가변시키는 상기 표본화 주파수에 동기되어 디스크 드라이브로부터 읽어온 데이터에서 게이트의 로직 상태를 판별하는 게이트 로직 판독부와,
    상기 표본화 주파수 생성부의 표본화 주파수를 플로피 디스크의 데이터율에 따라 분주비를 결정하여 분주하는 분주기와,
    디스크 드라이브로부터 읽어온 데이터를 상기 표본화 주파수 생성부의 표본화 주파수에 동기시켜 1/4 주기 지연 출력하는 1/4 주기 지연부와,
    상기 분주기의 분주된 신호와 1/4 주기 지연부의 지연된 신호를 입력으로 하여 게이트 로직 판독부에서 출력되는 게이트 로직 상태에 관한 신호에 의해 입력되는 그 신호들을 다중화하여 출력하는 MUX와,
    상기 MUX의 다중화된 출력 신호와 피드백되는 디지탈 제어 오실레이터의 출력 신호의 위상차를 검출해내는 위상 검출부와,
    상기 위상 검출부의 위상 검출 신호 및 상기 게이트 로직 판독부의 출력 신호를 입력으로 하여 표본화 주파수에 그 신호를 동기시켜 카운트하여 현재 입력되는 펄스들의 오차를 검출하여 위상 및 주파수 조정을 하는 위상/주파수 조정부와, 상기 위상/주파수 조정부의 카운트 신호에 의해 다음의 펄스 발생 시점을 결정하여 클럭 펄스를 발생하는 디지탈 제어 오실레이터와,
    상기 디지탈 제어 오실레이터와 1/4 주기 지연부의 발진 주파수 및 지연 신호에 의해 표본화 주파수에 동기된 데이터 신호와 클럭 신호를 분리하여 출력하는 데이터/클럭 신호 출력부를 포함하여 구성되는 것을 특징으로 하는 데이터 분리 회로.
  4. 제3항에 있어서, 1/4주기 지연부는 직렬 연결되어 플로피 디스크 드라이브로부터 인가되는 리드 데이터 스트림이 입력되고 표본화 주파수에 의해 인에이블되는 복수개의 D-플립 플롭으로 구성된 것을 특징으로 하는 데이터 분리 회로.
  5. 제3항에 있어서, 게이트 로직 판독부는 직렬연결되어 1/4주기 지연부를 구성하는 복수개의 D-플립 플롭의 첫 번째단의 출력과 최종단의 출력을 논리합하는 OR게이트와,
    상기 OR게이트의 출력 신호에 의해 인에이블되는 D-플립 플롭으로 구성되는 것을 특징으로 하는 데이터 분리 회로.
  6. 제3항에 있어서, 디지탈 제어 오실레이터는 가변 길이 시프트 레지스터를 포함하여 구성되는 것을 특징으로 하는 데이터 분리 회로.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010032323A1 (en) * 2000-04-06 2001-10-18 Konica Corporation Clock generating device
US6445230B1 (en) * 2000-12-29 2002-09-03 Intel Corporation Programmable digital phase lock loop
US20020199124A1 (en) * 2001-06-22 2002-12-26 Adkisson Richard W. System and method for synchronizing data transfer across a clock domain boundary
US6380776B1 (en) * 2001-08-21 2002-04-30 Lsi Logic Corporation Electrical signal synchronization
US6941484B2 (en) * 2002-03-01 2005-09-06 Intel Corporation Synthesis of a synchronization clock
US7251090B2 (en) * 2005-04-13 2007-07-31 Hewlett-Packard Development Company, L.P. Pattern dependent write equalization
DE102008039793A1 (de) * 2008-08-26 2010-03-04 Siemens Aktiengesellschaft Verfahren zur Taktsynchronisierung in einem Kommunikationsnetz und Kommunikationsnetz
GB2469140B (en) 2009-04-04 2013-12-11 Dyson Technology Ltd Control of an electric machine
GB2469128A (en) * 2009-04-04 2010-10-06 Dyson Technology Ltd Generating control signals for an electric machine from a position sensor
GB2469129B (en) 2009-04-04 2013-12-11 Dyson Technology Ltd Current controller for an electric machine
GB2469130B (en) * 2009-04-04 2014-01-29 Dyson Technology Ltd Control system for an electric machine
US8729814B2 (en) * 2009-11-25 2014-05-20 Lutron Electronics Co., Inc. Two-wire analog FET-based dimmer switch
KR102502236B1 (ko) * 2017-11-20 2023-02-21 삼성전자주식회사 클락 데이터 복구 회로, 이를 포함하는 장치 및 클락 데이터 복구 방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4472818A (en) 1981-12-02 1984-09-18 Standard Microsystems Corporation Data separator
US4563657A (en) * 1982-03-15 1986-01-07 Codex Corporation Frequency synthesizer and digital phase lock loop
US5278702A (en) * 1991-04-12 1994-01-11 Western Digital Corporation Data synchronizer with symmetric window generation
US5212601A (en) * 1991-05-03 1993-05-18 Western Digital Corporation Disk drive data synchronizer with window shift synthesis
US5272730A (en) * 1991-12-20 1993-12-21 Vlsi Technology, Inc. Digital phase-locked loop filter
US5260842A (en) * 1992-04-16 1993-11-09 Vtc Inc. Data separator having an accurate delay circuit
US5570243A (en) * 1993-06-22 1996-10-29 Fujitsu Limited Variable delay circuit including current mirror and ramp generator circuits for use in the read channel of a data storage device
JP3360990B2 (ja) * 1995-09-20 2003-01-07 株式会社東芝 ディスク記録再生装置のデータ再生処理装置
US5808971A (en) * 1995-10-03 1998-09-15 Sgs-Thomson Microelectronics S.R.L. Timer with temperature compensation of time delays

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