KR0158654B1 - 디지털 위상 동기 루프의 양자화 오차 제거 회로 - Google Patents

디지털 위상 동기 루프의 양자화 오차 제거 회로 Download PDF

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Abstract

본 발명은 디지털 위상 동기 루프의 양자화 오차 제거 회로에 관한 것으로, 수정 발진 신호(X-tal)를 입력으로 받아 높은 주파수(HSI)를 발생시켜 시스템 전체의 정밀도를 높이는 기능을 수행하는 고주파 합성 수단(10)과, 기준 입력 신호(IN)와 비교 클럭 신호(NSI)를 서로 비교함으로써, 두 신호의 위상과 주파수 오차 신호(P1)를 발생시켜 출력하는 위상 비교 수단(31)과, 디지털 신호를 여과함으로써 오차 신호를 줄이기 위한 디지털 신호(D1)를 발생시켜 출력하는 디지털 여과수단(32)과, 기준 입력 신호(IN)와 동일한 성분의 클럭 신호(CKP)을 발생시켜 출력하는 클럭 합성수단(33)과, 오차 펄스 길이를 카운팅 함으로써 양자화 오차를 검출하고, 타이밍 발생과 선택 수단을 통하여 양자화 오차가 제거된 클럭 신호를 출력하는 보정수단(34)과, 1/N분주함으로써 위상 비교 수단(31)으로 입력될 비교 클럭 신호(NSI)를 발생시켜 출력하는 분주 수단(35)으로 구성되었으며, 디지털 위상 동기 루프에서 있을 수 있는 양자화 오차를 제거하고, 정밀한 클럭 출력이 필요한 시스템에 안정적인 클럭 신호를 공급함으로써, 시스템의 안정적인 출력을 가능하게 하도록 한 디지털 위상 동기 루프의 양자화 오차 제거 회로에 관한 것이다.

Description

디지털 위상 동기 루프의 양자화 오차 제거 회로
제1도는 종래의 기술을 이용해서 구현한 디지털 위상 동기 루프의 블록도이고,
제2도의 (a)~(b)는 제1도에 대한 타이밍도이고,
제3도는 본 발명의 실시예에 따른 디지털 위상 동기 루프의 양자화 오차 제거 회로의 블록도이고,
제4도는 제3도에 도시된 보정 회로의 세부 블록도이고,
제5도는 제4도에 도시된 타이밍 발생과 선택 회로의 블록도이고,
제6도의 (a) ~(b)는 제5도의 타이밍도이다.
본 발명은 디지털 위상 동기 루프(digital phase locked loop)의 양자화 오차 제거 회로에 관한 것으로서, 더 상세히 말하자면 종래의 클럭 리커버리(clock recovery)용 디지털 위상 동기 루프 구현 시 발생할 수 있는 양자화 오차를 제거함으로써, 정밀한 클럭 출력이 필요한 시스템에서 시스템이 안정적으로 동작하게 하는 디지털 위상 동기 루프의 양자화 오차 제거 회로에 관한 것이다. 이하, 첨부된 도면을 참조로 하여 종래의 디지털 위상 동기 루프에 대하여 설명하기로 한다.
제1도는 종래의 기술을 이용해서 구현한 디지털 위상 동기 루프의 블록도이고,
제2도의 (a)~(e)는 제1도에 대한 타이밍도이다.
제1도에 도시되어 있듯이, 디지털 위상 동기 루프 블록의 구성은, 수정 발진(X-tal)신호를 입력으로 받아 높은 주파수를 발생시켜 디지털 위상 동기 루프(20)의 각 회로(21, 22, 23)로 출력함으로써, 시스템 전체의 정밀도를 높이는 기능을 수행하는 고주파 합성기(10)와,
상기 고주파 합성기(10)로부터 발생된 고주파 클럭 신호(HSI)와 기준 입력 신호(IN)를 입력으로 받아, 기준 입력 신호(IN)와 내부에서 발생된 비교 클럭신호(NS1)의 위상을 서로 비교하고, 비교하여 나온 오차 신호(P1)를 디지털 필터링하며, 필터링하여 출력된 디지털 신호(D1)를 가지고 기준 입력 신호(IN)와 동일한 성분의 클럭(CK)을 발생시켜 출력하는 디지털 위상 동기 루프(20)로 이루어진다.
상기한 디지털 위상 동기 루프(20)의 구성은,
기준 입력 신호(IN)와 분주 회로(23)로부터 출력되는 비교 클럭신호(NS1)그리고 상기한 고주파 합성기(10)의 고주파 클럭 신호(HS1)를 입력으로 받아, 기준 입력 신호(IN)와 비교 클럭 신호(NS1)를 서로 비교함으로써, 두 신호의 위상과 주파수 오차 신호(P1)를 발생시켜 출력하는 위상 비교기(21)와,
상기 위상 비교기(21)로부터 출력된 위상, 주파수 오차 신호(P1)와 고주파 클럭 신호(HS1)를 입력으로 받아, 디지털 신호를 여과함으로써 오차 신호를 줄이기 위한 디지털 신호(D1)를 발생시켜 출력하는 디지털 필터(22)와, 상기 디지털 필터(22)로부터 출력된 디지털 신호(D1)와 고주파 클럭신호(HS1)를 입력으로 받아, 두 신호를 합성함으로써 기준 입력 신호(IN)와 동일한 성분의 클럭(CK)을 발생시켜 출력하는 클럭 합성기(23)와;
상기 클럭 합성기(23)로부터 출력된 클럭(CK)을 입력으로 받아 1/N분주함으로써 위상 비교기(21)로 입력될 비교 클럭 신호(NS1)를 발생시켜 출력하는 분주 회로(24)로 이루어진다.
상기와 같이 구성된 종래의 디지털 위상 동기 루프의 타이밍 동작은 다음과 같다.
제2도의 (a)~(c)에 도시되어 있듯이, 디지털 위상 동기 루프에서 출력되는 클럭(CK)은 상기한 고주파 합성기(10)에서 발생된 고주파 클럭 신호(HS1)를 이용해서 만들어진다.
이상적인 경우, 디지털 위상 동기 루프에서 출력되는 클럭(CK)의 상승연(rising edge)은 기준 입력 신호(IN)의 상승연과 일치하게 된다.
그러나, 제2도의 (d),(e)에 도시되어 있듯이, 실제의 경우 디지털 위상 동기 루프에서 출력되는 클럭(CK)은 기준 입력신호(IN)와 비교해 볼 때, 고주파 클럭 신호(HS1)의 반주기만큼 뒤지거나(CK1의 경우)반주기만큼 앞서게 되는(CK2)경우와 같은 양자화 오차가 발생할 수 있다.
이와 같이 동작하는 종래의 디지털 위상 동기 루프는 정밀한 클럭 출력이 필요한 시스템에서는 시스템이 불안정해질 수 있다는 문제점이 있다.
따라서 본 발명의 목적은 상기와 같은 종래의 문제점을 해결하기 위한 것으로서, 종래의 디지털 위상 동기 루프에 보정 회로를 첨가하여, 양자화 오차를 제거함으로써 정밀한 클럭 출력이 필요한 시스템에서 안정적으로 동작할 수 있도록 하는 디지털 위상 동기 루프의 양자화 오차 제거 회로를 제공하는데에 있다.
상기의 목적을 달성하기 위한 본 발명의 구성은, 수정 발진 신호를 입력으로 받아 높은 주파수를 발생시켜 디지털 위상 동기 루프의 각 수단으로 출력함으로써, 시스템 전체의 정밀도를 높이는 기능을 수행하는 고주파 합성 수단과, 상기 고주파 합성수단으로부터 발생된 고주파 클럭 신호와 기준 입력 신호를 입력으로 받아 기준입력 신호와 내부에서 발생된 비교 클럭 신호의 위상을 서로 비교하고, 비교하여 나온 오차 신호를 디지털 선호를 여과하며, 여과하여 출력된 디지털 신호를 가지고 기준 입력 신호와 동일한 성분의 클럭을 발생시켜 출력한 후, 출력된 클럭에 대한 양자화 오차를 제거하여 출력하는 디지털 위상 동기 루프로 이루어진다.
상기한 디지털 위상 동기 루프의 구성은, 기준 입력 신호와 분주수단으로부터 출력되는 비교 클럭신호 그리고 상기한 고주파 합성수단의 고주파 클럭신호를 입력으로 받아 기준 입력 신호와 비교 클럭 신호를 서로 비교함으로써, 두 신호의 위상과 주파수 오차 신호를 발생시켜 출력하는 위상 비교수단과, 상기 위상 비교수단으로부터 출력된 위상, 주파수 오차 신호와 고주파 클럭 신호를 입력으로 받아 디지털 신호를 여과함으로써 오차 신호를 줄이기 위한 디지털 신호를 발생시켜 출력하는 디지털 여과수단과, 상기 디지털 여과수단으로부터 출력된 디지털 신호와 고주파 클럭 신호를 입력으로 받아 두 신호를 합성함으로써 기준 입력 신호와 동일한 성분의 클럭 신호를 발생시켜 출력하는 클럭 합성 수단과, 상기 클럭 합성수단으로부터 출력된 클럭 신호와 고주파 클럭 신호 그리고 기준 입력 신호를 입력으로 받아, 오차 펄스 길이를 카운팅함으로써 양자화 오차를 검출하고, 타이밍 발생과 선택수단을 통하여 양자화 오차가 제거된 클럭 신호를 출력하는 보정수단과, 상기 보정수단으로부터 출력된 클럭신호를 입력으로 받아, 1/N분주함으로써 위상비교수단으로 입력될 비교 클럭신호를 발생시켜 출력하는 분주수단으로 이루어진다.
상기한 보정 수단의 구성은, 기준 입력 신호와 고주파 클럭 신호 그리고 클럭 합성수단으로부터 출력된 클럭 신호를 입력으로 받아, 고주파 클럭 신호를 이용해서 기준 입력 신호의 상승연으로부터 상기 클럭 합성수단으로부터 발생된 클럭 신호의 하강연까지의 펄스 폭을 카운트해서 오차 신호를 출력하는 오차 펄스 길이 카운트 수단과; 상기 오차 펄스 길이 카운트 수단으로부터 출력된 오차 신호를 입력으로 받아, 상기 클럭 합성수단으로부터 출력된 클럭 신호가 기준 입력 신호보다 앞서는가(오차 펄스 길이가 짧은가) 또는 뒤지는가(오차 펄스 길이가 긴가)를 판단해서 제어 신호를 발생시켜 출력하는 메모리 수단과; 상기 메모리 수단으로부터 출력된 제어신호와 상기 클럭 합성수단으로부터 출력된 클럭 신호를 입력으로 받아, 동 클럭 신호를 이용해서 타이밍 발생을 통해 고주파 클럭 신호보다 반주기 앞서는 클럭 신호와 반주기 뒤지는 클럭 신호를 만들고, 입력된 제어 신호에 따라 상기 세 개의 클럭 신호 가운데 시스템에 안정된 클럭 신호를 선택해서 출력하는 타이밍 발생 및 선택수단으로 이루어진다.
상기한 타이밍 발생 및 선택 수단의 구성은, 상기 클럭 합성수단으로부터 출력된 클럭 신호를 입력으로 받아, 타이밍 발생을 통해 동 클럭 신호에 대해 기준 입력 신호보다 반주기 앞서는 클럭 신호와 반주기 뒤지는 클럭 신호를 발생시켜 출력하는 타이밍 발생수단과; 상기 타이밍 발생 수단으로부터 출력된 반주기의 위상차가 나는 두 개의 클럭 신호와 상기 클럭 합성 수단으로부터 출력된 클럭 신호 그리고 상기 메모리 수단으로부터 제어 신호를 입력으로 받아, 제어 신호에 따라 세 개의 클럭 신호 가운데 시스템에 안정된 클럭 신호를 선택하여 출력하는 선택 수단으로 이루어진다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조로 설명하기로 한다.
제3도는 본 발명의 실시예에 따른 디지털 위상 동기 루프의 양자화 오차 제거 회로의 블록도이고,
제4도는 제3도에 도시된 보정 회로의 세부 블록도이고,
제5도는 제4도에 도시된 타이밍 발생과 선택 회로의 블록도이고,
제6도의 (a)~(d)는 제5도의 타이밍도이다.
제3도에 도시되어 있듯이, 본 발명의 실시예에 따른 디지털 위상 동기 루프의 양자화 오차 제거 회로의 블록의 구성은,
수정발진신호(X-tal)를 입력으로 받아 높은 주파수(HS1)를 발생시켜 디지털 위상 동기 루프(30)의 각 수단(31, 32, 33, 34)으로 출력함으로써, 시스템 전체의 정밀도를 높이는 기능을 수행하는 고주파 합성기(10)와; 상기 고주파 합성기(10)로부터 발생된 고주파 클럭 신호(HS1)와 기준 입력 신호(IN)를 입력으로 받아, 기준 입력 신호(IN)와 내부에서 발생된 비교 클럭 신호(NS1)의 위상을 서로 비교하고, 비교하여 나온 오차 신호(P1)를 디지털 필터링하며, 필터링하여 출력된 디지털 신호(D1)를 가지고 기준 입력신호(IN)와 동일한 성분의 클럭(CKP)을 발생시켜 출력한 후, 출력된 클럭(CKP)에 대한 양자화 오차를 제거하여 출력하는 디지털 위상 동기 루프(30)로 이루어진다.
상기한 디지털 위상 동기 루프(30)의 구성은,
기준 입력 신호(IN)와 분주회로(35)로부터 출력되는 비교 클럭 신호(NS1)그리고 상기한 고주파 합성기의 고주파 클럭 신호(HS1)를 입력으로 받아, 기준 입력 신호(IN)와 비교 클럭 신호(NS1)를 서로 비교함으로써, 두 신호의 위상과 주파수 오차 신호(P1)를 발생시켜 출력하는 위상 비교기(31)와;
상기 위상 비교기(31)로부터 출력된 위상, 주파수 오차 신호(P1)와 고주파 클럭 신호(HS1)를 입력으로 받아, 디지털 신호를 여과함으로써 오차 신호를 줄이기 위한 디지털 신호(D1)를 발생시켜 출력하는 디지털 필터(32)와;
상기 디지털 필터(32)로부터 출력된 디지털 신호(D1)와 고주파 클럭 신호(HS1)를 입력으로 받아, 두 신호를 합성함으로써 기준 입력 신호(IN)와 동일한 성분의 클럭 신호(CKP)을 발생시켜 출력하는 클럭 합성기(33)와; 상기 클럭 합성기(33)로부터 출력된 클럭 신호(CKP)과 고주파 클럭 신호(HS1)그리고 기준 입력 신호(IN)를 입력으로 받아, 오차 펄스 길이를 카운팅함으로써 양자화 오차를 검출하고, 타이밍 발생과 선택 기능을 통하여 양자화 오차가 제거된 클럭 신호를 출력하는 보정 회로(34)와;
상기 보정 회로(34)로부터 출력된 클럭 신호를 입력으로 받아, 1/N분주함으로써 위상 비교기(31)로 입력될 비교 클럭 신호(NS1)를 발생시켜 출력하는 분주 회로(35)로 이루어진다.
상기 보정 회로(34)의 구성은, 기준 입력 신호(IN)와 고주파 클럭 신호(HS1)그리고 클럭 합성기(33)로부터 출력된 클럭 신호(CKP)를 입력으로 받아, 고주파 클럭 신호(HS1)를 이용해서 기준 입력 신호(IN)의 상승연으로부터 상기 클럭 합성기(33)로부터 발생된 클럭 신호(CKP)의 하강연까지의 펄스 폭을 카운트해서 오차 신호(E1:8)를 출력하는 오차 펄스 길이 카운터(110);
상기 오차 펄스 길이 카운터(110)로부터 출력된 오차신호(E1:8)를 입력으로 받아, 프리딕션-테이블(Prediction-table)에 근거해서 상기 클럭 합성기(33)로부터 출력된 클럭 신호(CKP)가 기준 입력 신호(IN)보다 앞서는가(오차 펄스 길이가 짧은가) 또는 뒤지는가(오차 펄스 길이가 긴가)를 판단해서 제어 신호(SS, SE, SL)를 발생시켜 출력하는 프리딕션-테이블롬(120);
상기 프리딕션-데이블 롬(120)로부터 출력된 제어 신호(SS, SE, SL)와 상기 클럭 합성기(33)로부터 출력된 클럭신호(CKP)를 입력으로 받아, 동 클럭신호(CKP)를 이용해서 타이밍 발생을 통해 기준 입력 신호(IN)보다 반주기 앞서는 클럭 신호(CKP2)와 반주기 뒤지는 클럭 신호(CKP1)를 만들고, 입력된 제어 신호(SS, SE, S L)에 따라 상기 세 개의 클럭 신호(CKP, CKP1, CKP2)가운데 시스템에 안정된 클럭 신호를 선택해서 출력하는 타이밍 발생 및 선택회로(130)로 이루어진다.
상기한 타이밍 발생 및 선택 회로(130)의 구성은,
상기 클럭 합성기(33)로부터 출력된 클럭 신호(CKP)를 입력으로 받아, 타이밍 발생을 통해 동 클럭 신호(CKP)에 대해 기준 입력 신호(IN)보다 반주기 앞서는 클럭 신호(CKP2)와 반주기 뒤지는 클럭 신호(CKP1)를 발생시켜 출력하는 타이밍 발생회로(13!)와;
상기 타이밍 발생 회로(131)로부터 출력된 반주기의 위상차가 나는 두 개의 클럭 신호(CKP1, CKP2)와 상기 클럭 합성기(33)로부터 출력된 클럭 신호(CKP)그리고 상기 프리딕션-테이블 롬(120)으로부터 제어 신호(SS, SE, SL)를 입력으로 받아, 제어 신호 (SS, SE, SL)에 따라 세 개의 클럭 신호(CKP, CKP1, CKP2)가운데 시스템에 안정된 클럭 신호를 선택하여 출력하는 멀티플렉서(132)로 이루어진다.
상기와 같이 이루어져 있는 본 발명의 실시예에 따른 디지털 위상 동기 루프의 동작은 다음과 같다.
제3도에 도시되어 있듯이, 본 발명의 실시예에 따른 디지털 위상 동기 루프의 양자화 오차 제거 회로의 특징은 종래의 디지털 위상 동기 루프의 클럭 합성기(33)와 분주 회로(35) 사이에 양자화 오차를 제거하기 위한 보정 회로(34)가 사용되었다는 것이다.
제4도는 제3도에 도시된 보정 회로(34)의 세부 블록도이다.
제4도에 도시되어 있듯이, 보정회로(34)는 오차 펄스 길이 카운터(110), 프리딕션-테이블 롬(120), 타이밍 발생 및 선택 회로(130)로 구성되어 있다.
먼저, 오차 펄스 길이 카운터(110)의 동작을 보면, 기준 입력 신호(IN)와 고주파 클럭 신호(HS1)를 입력으로 받아, 고주파 클럭신호(HS1)를 이용해서 기준 입력 신호(IN)의 상승연부터 클럭 합성기(33)로부터 출력된 클럭신호(CKP)의 하강연까지 펄스 폭을 카운트해서 오차 신호를 프리딕션-테이블 롬(120)으로 출력시킨다.
상기 프리딕션-테이블 롬(120)에는 클럭 합성기(33)로부터 출력된 클럭신호(CKP)가 기준 신호에 대해 앞서는가 뒤지는가를 판단하는 프리딕션 테이블이 코딩되어 있다.
따라서, 프리딕션-테이블 롬(120)에는 프리딕션 테이블을 참조하여 세 제어신호 SS, SE, SL을 출력한다. 제어 신호 SS는 클럭 신호(CKP)가 기준 입력 신호(IN)보다 앞선 때는 H, 그 외에는 L로 세팅이 된다. 제어신호 SE 는 클럭 신호(CKP)와 기준 입력 신호(IN)의 상승연이 일치할 때 H, 그 외에는 L로 세팅이 된다. 제어 신호 또는 SL는 클럭 신호(CKP)가 기준 입력 신호(IN)보다 뒤질 때는 H 그 외에는 L로 세팅이 된다.
마지막으로 제5도에 도시되어 있듯이, 타이밍 발생 및 선택 회로(130)는 타이밍발생회로(131)와 멀티 플렉서(132)로 구성되는데, 타이밍 발생회로(131)는 입력된 클럭 신호(CKP)를 이용하여 제6도의 (b)와 (c)에 도시되어 있는 것 처럼 기준 입력 신호(IN)보다 반주기 앞선 신호(CKP2)와 반주기 뒤진 신호(CKP1)을 만든다.
멀티플렉서(132)는 타이밍 발생 회로(131)에 입력된 동일한 클럭 신호(CKP)와 타이밍 발생 회로(131)로부터 출력된 두 개의 클럭 신호(CKP1, CKP2)와 세 개의 제어 신호(SS, SE, SL)에 따라 시스템에 가장 안정된 클럭 신호를 선택하여 출력시킨다.
좀 더 상세히 말하면, 클럭 신호(CKP)가 기준 입력 신호(IN)의 상승연과 동기되어 있으면, 제어 신호(SE)가 'H'로 되고 멀티플렉서(132)의 출력(Out)으로는 클럭 신호(CKP)가 출력된다.
클럭 신호(CKP)가 기준 입력 신호(IN)보다 늦게 들어오면, 제어 신호(SL)가 'H'로 되고 멀티플렉서(132)의 출력(Out)으로는 타이밍 발생 회로(131)에서 만들어진 기준 입력 신호(IN)보다 반주기 빠른 클럭 신호(CKP2)가 출력된다.
클럭 신호(CKP2)가 기준 입력 신호(IN)보다 빨리 들어오면, 제어 신호 SS이 'H'로 되고 멀티플렉서(132)의 출력(Out)으로는 타이밍 발생 회로(131)에서 만들어진 기준 입력 신호보다 반주기 느린 클럭 신호(CKP2)가 출력된다.
따라서, 상기와 같이 동작하는 본 발명의 실시예에 따른 디지털 위상 동기 루프의 양자화 오차 제거 회로의 효과는, 디지털 위상 동기 루프에서 있을 수 있는 양자화 오차를 제거하고, 정밀한 클럭 출력이 필요한 시스템에 안정적인 클럭 신호를 공급함으로써 시스템의 안정적인 출력을 가능하게 하도록 한 것이다.

Claims (5)

  1. 수정 발진 신호(X-tal)를 입력으로 받아 고주파 클럭 신호(HS1)를 출력하는 고주파 합성 수단(10)과 디지털 위상 동기 루프(30)로 이루어지며, 상기 디지털 위상 동기 루프는, 기준 입력 신호(IN)와 분주 수단(35)으로부터 출력되는 비교 클럭 신호(NS1) 그리고 상기한 고주파 합성 수단(10)의 고주파 클럭 신호(HS1)을 입력으로 받아, 기준 입력 신호(IN)와 비교 클럭 신호(NS1)를 서로 비교함으로써, 두 신호의 위상과 주파수 오차 신호(P1)를 발생시켜 출력하는 위상 비교 수단(31)과; 상기 위상 수단(31)으로부터 출력된 위상, 주파수 오차 신호(P1)와 고주파 클럭 신호(HS1)를 입력으로 받아, 디지털 신호를 여과함으로써 오차 신호를 줄이기 위한 디지털 신호(D1)를 발생시켜 출력하는 디지털 여과 수단(32)과; 상기 디지털 여과수단(32)으로부터 출력된 디지털 신호(D1)와 고주파 클럭 신호(HS1)를 입력으로 받아, 두 신호를 합성함으로써 클럭 신호(CKP)를 발생시켜 출력하는 클럭 합성 수단(33)과; 상기 클럭 합성 수단(33)으로부터 출력된 클럭 신호(CKP)와 고주파 클럭 신호(HS1) 그리고 기준 입력 신호(IN)를 입력으로 받아, 오차 펄스 길이를 카운팅함으로써 양자화 오차를 검출하고, 타이밍 발생과 선택 수단을 통하여 양자화 오차가 제거된 클럭 신호를 출력하는 보정 수단(34)과; 상기 보정 수단(34)으로부터 출력된 클럭 신호를 입력으로 받아, 1/N 분주함으로써 위상 비교 수단(31)으로 입력될 비교 클럭 신호(NS1)를 발생시켜 출력하는 분주 수단(35)으로 구성되는 것을 특징으로 하는 디지털 위상 동기 루프의 양자화 오차 제거 회로.
  2. 제1항에 있어서, 상기한 보정 수단(34)은, 기준 입력 신호(IN)와 고주파 클럭 신호(HS1) 그리고 클럭 합성 수단(33)으로부터 출력된 클럭 신호(CKP)를 입력으로 받아, 고주파 클럭 신호(HS1)를 이용해서 기준 입력 신호(IN)의 상승연으로부터 상기 클럭 합성 수단(33)으로부터 발생된 클럭 신호(CKP)의 하강연까지의 펄스 폭을 카운트해서 오차 신호(E1:8)를 출력하는 오차 펄스 길이 카운트 수단(110)과; 상기 오차 펄스 길이 카운트 수단(11)으로부터 출력된 오차 신호(E1:8)를 입력으로 받아, 상기 클럭 합성 수단(33)으로부터 출력된 클럭 신호(CKP)가 기준 입력 신호(IN)보다 앞서는가(오차 펄스 길이가 짧은가) 또는 뒤지는가(오차 펄스 길이가 긴가)를 판단해서 제어 신호(SS, SE, SL)를 발생시켜 출력하는 메모리 수단(120)과; 상기 메모리 수단(120)으로부터 출력된 제어 신호(SS, SE, SL)와 상기 클럭 합성 수단(33)으로부터 출력된 클럭 신호(CKP)를 입력으로 받아, 동 클럭(CKP) 신호를 이용해서 타이밍 발생을 통해 기준 입력 신호(IN)보다 반주기 앞서는 클럭 신호(CKP2)와 반주기 뒤지는 클럭 신호(CKP1)를 만들고, 입력된 제어 신호(SS, SE, SL)에 따라 상기 세 개의 클럭 신호(CKP, CKP1, CKP2) 가운데 시스템에 안정된 클럭 신호를 선택해서 출력하는 타이밍 발생 및 선택 수단(130)으로 구성되는 것을 특징으로 하는 디지털 위상 동기 루프의 양자화 오차 제거 회로.
  3. 제2항에 있어서, 상기한 메모리 수단(120)은, 상기 클럭 합성 수단(33)으로부터 출력된 클럭 신호(CKP)가 기준 입력 신호(IN)보다 앞서는가 또는 뒤지는가를 판단하는 프리딕션-테이블이 내부에 코딩되어 있는 프리딕션-테이블 롬으로 구성되는 것을 특징으로 하는 디지털 위상 동기 루프의 양자화 오차 제거 회로.
  4. 제2항에 있어서, 상기한 타이밍 발생 및 선택 수단(130)은, 상기 클럭 합성 수단(33)으로부터 출력된 클럭 신호(CKP)를 입력으로 받아, 타이밍 발생을 통해 동 클럭 신호(CKP)에 대해 기준 입력 신호(IN)보다 반주기 앞서는 클럭 신호(CKP2)와 반주기 뒤지는 클럭 신호(CKP1)를 발생시켜 출력하는 타이밍 발생 수단(131)과; 상기 타이밍 발생 수단(131)으로부터 출력된 반주기의 위상차가 나는 두 개의 클럭 신호(CKP1, CKP2)와 상기 클럭 합성 수단(33)으로부터 출력된 클럭 신호(CKP) 그리고 상기 메모리 수단(120)으로부터 제어 신호(SS, SE, SL)를 입력으로 받아, 제어 신호(SS, SE, SL)에 따라 세 개의 클럭 신호(CKP, CKP1, CKP2) 가운데 시스템에 안정된 클럭 신호를 선택하여 출력하는 선택 수단(132)으로 구성되는 것을 특징으로 하는 디지털 위상 동기 루프의 양자화 오차 제거 회로.
  5. 제4항에 있어서, 상기한 선택 수단(132)은, 입력된 제어 신호(SS, SE, SL)에 따라 세 개의 클럭 신호(CKP, CKP1, CKP2) 가운데 하나의 클럭 신호를 선택하여 출력하는 기능을 갖는 멀티플렉서로 구성되는 것을 특징으로 하는 디지털 위상 동기 루프의 양자화 오차 제거 회로.
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