JP7511329B2 - ３相整流器 - Google Patents

Description

本発明は、３相整流器に関する。

特許文献１には、３相整流器において、３相交流電源から全波整流回路への各相の入力をＯＮ／ＯＦＦする双方向スイッチ回路を所定のスイッチング周期のスイッチングパターンに基づいてスイッチング制御することが記載されている。このスイッチング制御により、入力される交流電流を高調波が低減された正弦波にでき、出力される直流電圧を一定にできる。

特許文献１に記載の技術では、相電圧の周期を６つの区間に区分し、各区間ごとにスイッチング制御の内容を切り換えている。そのため、仮に、スイッチング制御に用いるキャリアの周期と６つの区間の各周期とが非同期になると、入力側の相電圧の波形が歪む可能性がある。

そこで、特許文献２に記載の技術では、スイッチング制御する制御部に、ＰＬＬ回路とキャリア発生部とスイッチングパターン発生部を設けている。ＰＬＬ回路は、３相交流電力に対応した基準信号（ゼロクロス信号）に応じてキャリア用クロックを発生させる。キャリア発生部は、ＰＬＬ回路で発生したキャリア用クロックに同期してキャリアを発生させる。スイッチングパターン発生部は、キャリア発生部で発生したキャリアを用いて双方向スイッチ回路のスイッチングパターンを発生させる。このように、制御部に、ＰＬＬ回路とキャリア発生部とスイッチングパターン発生部を設けることで、キャリアの周期と６つの区間の各周期とを同期できる。

特開２０１１－３０４０９号公報 特開２０１４－１６８３６７号公報

特許文献２に記載の技術では、ＰＬＬ回路は、３相交流電力に対応した基準信号（ゼロクロス信号）の位相に追従する追従信号を生成する。このため、仮に３相整流器の入力電圧が一時的に変動するなどして基準信号にノイズが含まれた場合には、追従信号と基準信号とに位相のズレが生じてしまう。ＰＬＬ回路は、追従信号の位相を基準信号の位相に同期させるフィードバック制御であるため、この追従信号と基準信号との位相のズレを徐々に解消することができ、３相交流電力の周波数の変動に追従することができる。しかし、入力電圧の変動が直ぐに解消する短時間停電や電圧ディップが生じた場合、このノイズによる位相のズレを解消するため追従信号の位相を基準信号に直ぐに同期してしまうと、追従信号が入力電圧の変動に過度に影響されてしまい、入力電圧の変動解消後にも位相のズレが収まらず、３相整流器の入力電流に高調波が含まれてしまう場合があった。また、３相整流器の出力電圧が変動してしまう問題もある。

本発明は、上記に鑑みてなされたものであって、入力電圧が一時的に変動するなどして基準信号（ゼロクロス信号）にノイズが含まれる場合でも、ノイズの影響を緩和することができる３相整流器を得ることを目的とする。

上述した課題を解決し、目的を達成するために、本発明の第１の側面にかかる３相整流器は、３相交流電源から入力される３相交流電力を直流電力に整流する３相整流器であって、前記３相交流電力を直流電力に整流する整流回路と、前記３相交流電源から前記整流回路への入力をＯＮ／ＯＦＦするスイッチ回路と、前記３相交流電力における各相の電圧に応じて前記スイッチ回路をスイッチング制御する制御部とを備え、前記制御部は、前記３相交流電力における相電圧又は線間電圧のゼロクロスのタイミングを検出してゼロクロス信号を生成する生成部と、前記生成部で生成されたゼロクロス信号に応じてキャリア用クロックを発生させるＰＬＬ回路と、前記キャリア用クロックと同期してキャリアを発生させるキャリア発生部と、前記キャリアを用いて前記スイッチ回路のスイッチングパターンを発生させるスイッチングパターン発生部とを有し、前記ＰＬＬ回路は、基準信号である前記ゼロクロス信号に対応した周波数で発振して前記キャリア用クロックを生成する発振部と、前記キャリア用クロックを分周して追従信号を生成する分周部と、前記基準信号の位相と前記追従信号の位相とを比較する位相比較部と、過去に検出されたゼロクロス信号を用いて、新たに検出されたゼロクロス信号を補正して前記基準信号を生成する補正部とを有することを特徴とする。

また、本発明の第２の側面にかかる３相整流器は、本発明の第１の側面にかかる３相整流器において、前記補正部は、検出されたゼロクロス信号を記憶する記憶部を備えるとともに、前記記憶部に記憶された前記過去に検出されたゼロクロス信号を用いて、前記新たに検出されたゼロクロス信号を補正して前記基準信号を生成することを特徴とする。

また、本発明の第３の側面にかかる３相整流器は、本発明の第１～２の側面にかかる３相整流器において、前記補正部は、前記過去に検出されたゼロクロス信号の周期基準の移動平均を算出し、算出された移動平均を用いて前記基準信号を生成することを特徴とする。

また、本発明の第４の側面にかかる３相整流器は、本発明の第３の側面にかかる３相整流器において、前記移動平均の算出に用いるゼロクロス信号の数は可変であることを特徴とする。

また、本発明の第５の側面にかかる３相整流器は、本発明の第４の側面にかかる３相整流器において、前記補正部は、初回同期の場合のように追従信号の追従性（変動した基準信号に追従信号が早く同期すること）を重視する際は前記過去に検出されたゼロクロス信号の数を第１の数とし、同期継続中の場合のように追従信号の安定性（基準信号の変動に追従信号が影響されにくいこと）を重視する際は前記過去に検出されたゼロクロス信号の数を前記第１の数より大きい第２の数とすることを特徴とする。

また、本発明の第６の側面にかかる３相整流器は、本発明の第１～５の側面にかかる３相整流器において、前記補正部は、所定の条件を満たすときに、前記新たに検出されたゼロクロス信号を補正せずに前記基準信号とすることを特徴とする。

また、本発明の第７の側面にかかる３相整流器は、本発明の第１～６の側面にかかる３相整流器において、前記補正部は、新たに検出されるゼロクロス信号の検知範囲を制限することを特徴とする。

本発明によれば、例えば、ＰＬＬ回路は、過去に検出されたゼロクロス信号を用いて、新たに検出されたゼロクロス信号を補正して基準信号を生成するので、基準信号（ゼロクロス信号）にノイズが含まれる場合でも、ノイズの影響を緩和することができる。また、３相整流器への入力電圧が一時的に変動した場合にも、入力電圧の変動解消後も位相のズレが続くことを防ぐことができる。

図１は、実施例にかかる３相整流器の構成を示す図である。 図２は、実施例における制御部の構成を示す図である。 図３は、実施例における相電圧判別器の構成を示す図である。 図４は、実施例におけるパターン信号発生器の構成を示す図である。 図５は、実施例における６つの区間Ｉ～ＶＩを示す図である。 図６は、実施例における区間ＩＩ，Ｖでの３相整流器の動作を示す図である。 図７は、実施例における区間Ｉ，ＩＶでの３相整流器の動作を示す図である。 図８は、実施例における区間ＩＩＩ，ＶＩでの３相整流器の動作を示す図である。 図９は、実施例におけるＰＬＬ回路の構成を示す図である。 図１０は、実施例におけるキャリア発生部の構成を示す図である。 図１１は、実施例におけるキャリア発生部の動作を示す図である。 図１２は、実施例における第２の生成部の動作を示す図である。 図１３は、入力電圧が一時的に変動した場合に出力電圧の変動を抑えるＰＬＬ回路の構成を示す図である。 図１４は、試験例を示す図である。 図１５は、試験結果を示す図である。 図１６は、ゼロクロス信号の検知範囲を制限するＰＬＬ回路の構成を示す図である。 図１７は、移動平均器と検知窓制限器の両方を備えるＰＬＬ回路の構成を示す図である。 図１８は、初回同期までと初回同期後で移動平均の計算に用いるゼロクロス信号の数を変えるＰＬＬ回路２６の構成を示す図である。

以下に、本発明にかかる３相整流器の実施例を図面に基づいて詳細に説明する。なお、この実施例によりこの発明が限定されるものではない。

まず、実施例にかかる３相整流器１について図１を用いて説明する。図１は、３相整流器１の構成を示す図である。

３相整流器１は、３相交流電源ＰＳから入力端子ＩＴ－ｒ～ＩＴ－ｔを介して入力される３相交流電力を直流電力に変換して出力端子ＯＴ－ｐ、ＯＴ－ｎから負荷ＬＤに出力する。３相交流電力は、例えば、Ｒ相の交流電力、Ｓ相の交流電力、及びＴ相の交流電力を含む。

具体的には、３相整流器１は、３相リアクトル８、入力コンデンサ９、全波整流回路４、双方向スイッチ回路３、直流リアクトル２、コンデンサ１０、及び制御部１１を備える。

３相リアクトル８は、入力端子ＩＴ－ｒ～ＩＴ－ｔと双方向スイッチ回路３との間に接続されている。入力コンデンサ９は、入力端子ＩＴ－ｒ～ＩＴ－ｔと双方向スイッチ回路３との間に接続されている。

全波整流回路４は、双方向スイッチ回路３と出力端子ＯＴ－ｐ、ＯＴ－ｎとの間に接続されている。全波整流回路４は、例えば、ブリッジ接続された６つのダイオードを有し、６つのダイオードを用いて、双方向スイッチ回路３を介して供給された３相交流電力を全波整流して直流電力を生成する。

双方向スイッチ回路３は、入力端子ＩＴ－ｒ～ＩＴ－ｔ側と全波整流回路４の各相の入力ノードとの接続をＯＮ／ＯＦＦする。すなわち、双方向スイッチ回路３は、３相交流電源ＰＳから全波整流回路４への各相の交流電力の供給をＯＮ／ＯＦＦする複数のスイッチング素子ＳＷ－ｒ，ＳＷ－ｓ，ＳＷ－ｔを有する。

直流リアクトル２は、全波整流回路４と出力端子ＯＴ－ｐとの間に接続されている。直流リアクトル２は、例えば、全波整流回路４と出力端子ＯＴ－ｐとの間のＰラインに直列に挿入されている。

コンデンサ１０は、全波整流回路４と出力端子ＯＴ－ｐ、ＯＴ－ｎとの間に接続されている。コンデンサ１０は、例えば、一端の電極１０ｐが全波整流回路４と出力端子ＯＴ－ｐとの間のＰラインに接続され、他端の電極１０ｎが全波整流回路４と出力端子ＯＴ－ｎとの間のＮラインとに接続されている。

制御部１１は、３相交流電源ＰＳから入力される３相交流電力に対応した各相の電圧に基づいて、双方向スイッチ回路３をスイッチング制御する。

具体的には、制御部１１は、スイッチングパターン発生器５、及び駆動回路６を有する。スイッチングパターン発生器５は、各相（例えば、Ｒ相、Ｓ相、Ｔ相）の電圧に基づいて、双方向スイッチ回路３のスイッチングパターンを生成する。駆動回路６は、スイッチングパターン発生器５で生成されたスイッチングパターンに基づいて、双方向スイッチ回路３のスイッチング素子ＳＷ－ｒ，ＳＷ－ｓ，ＳＷ－ｔをそれぞれスイッチング制御する。このとき、スイッチングパターン発生器５は、３相交流電力における各相の電圧の大小関係に応じて相電圧の１周期が区分された６つの区間Ｉ～ＶＩに応じて、双方向スイッチ回路３のスイッチングパターンを生成する（図６～図８参照）。

次に、６つの区間Ｉ～ＶＩについて図５を用いて説明する。図５は、６つの区間Ｉ～ＶＩを示す図である。

制御部１１は、各相（Ｒ相、Ｓ相、Ｔ相）の交流電圧の大小関係に応じて、例えば図５に示すような６つの区間Ｉ～ＶＩを認識する。

区間Ｉでは、Ｒ相が最大電圧相であり、Ｓ相が最小電圧相であり、Ｔ相が中間電圧相である。例えば、制御部１１は、Ｒ相が最大電圧相であり、Ｓ相が最小電圧相であり、Ｔ相が中間電圧相であることを認識した場合、現在のモードが区間Ｉであると認識する。

区間ＩＩでは、Ｒ相が最大電圧相であり、Ｔ相が最小電圧相であり、Ｓ相が中間電圧相である。例えば、制御部１１は、Ｒ相が最大電圧相であり、Ｔ相が最小電圧相であり、Ｓ相が中間電圧相であることを認識した場合、現在のモードが区間ＩＩであると認識する。

区間ＩＩＩでは、Ｓ相が最大電圧相であり、Ｔ相が最小電圧相であり、Ｒ相が中間電圧相である。例えば、制御部１１は、Ｓ相が最大電圧相であり、Ｔ相が最小電圧相であり、Ｒ相が中間電圧相であることを認識した場合、現在のモードが区間ＩＩＩであると認識する。

区間ＩＶでは、Ｓ相が最大電圧相であり、Ｒ相が最小電圧相であり、Ｔ相が中間電圧相である。例えば、制御部１１は、Ｓ相が最大電圧相であり、Ｒ相が最小電圧相であり、Ｔ相が中間電圧相であることを認識した場合、現在のモードが区間ＩＶであると認識する。

区間Ｖでは、Ｔ相が最大電圧相であり、Ｒ相が最小電圧相であり、Ｓ相が中間電圧相である。例えば、制御部１１は、Ｔ相が最大電圧相であり、Ｒ相が最小電圧相であり、Ｓ相が中間電圧相であることを認識した場合、現在のモードが区間Ｖであると認識する。

区間ＶＩでは、Ｔ相が最大電圧相であり、Ｓ相が最小電圧相であり、Ｒ相が中間電圧相である。例えば、制御部１１は、Ｔ相が最大電圧相であり、Ｓ相が最小電圧相であり、Ｒ相が中間電圧相であることを認識した場合、現在のモードが区間ＶＩであると認識する。

次に、スイッチングパターン発生器５の構成例について図２～図４を用いて説明する。図２は、図１のスイッチングパターン発生器５の一例を示すブロック図である。図３は、スイッチングパターン発生器５の相電圧判別器５２の構成例を示す図である。図４は、スイッチングパターン発生器５のパターン信号発生器５１の構成例を示す回路図である。

スイッチングパターン発生器５は、現在の区間が６つの区間Ｉ～ＶＩのいずれであるかに応じて、例えば図６～図８に示すようなスイッチングパターン（Ｒ，Ｓ，Ｔ相パルス）を生成する。スイッチングパターン発生器５は、スイッチング周期の立ち上がり等の所定のタイミングで３相交流電源ＰＳからの３相交流電力のどの相が中間電位相かを検出し、検出結果に応じて発生させた変調波形と鋸歯状波によってスイッチングパターンのＯＮ／ＯＦＦのタイミングを得て、スイッチングパターンを生成する。

例えば、スイッチングパターン発生器５は、図２に示すように、キャリア発生部５ｂ及びスイッチングパターン発生部５ａを有する。キャリア発生部５ｂは、キャリア用クロックに同期して、キャリアを発生する。スイッチングパターン発生部５ａは、発生されたキャリアを用いて、双方向スイッチ回路３のスイッチングパターンを発生する。

キャリア発生部５ｂは、直流電圧設定器５３及び鋸歯状波発生器５４を有する。スイッチングパターン発生部５ａは、パターン信号発生器５１、相電圧判別器５２、コンパレータ５５－１～５５－３、ＮＯＴ回路５６－１，５６－２、ＯＲ回路５７－１，５７－２、ＮＯＴ回路５８－１，５８－２、ＡＮＤ回路５９－１，５９－２、ＡＮＤ回路６０Ｒ、６０Ｔ、ＯＲ回路６０Ｓ、ＮＡＮＤ回路６１Ｒ～６１Ｔ、ＡＮＤ回路６２Ｒ～６２Ｔ、ＯＲ回路６３Ｒ～６３Ｔ、及びＡＮＤ回路６４を有する。

パターン信号発生器５１は、全区間Ｉ～ＶＩでの区間電圧のパルス順序を規則的にするため、入力相電圧のピーク値を「１」に規格化したＲ相電圧規格化信号ａ、Ｓ相電圧規格化信号ｂ、Ｔ相電圧規格化信号ｃを演算して、変調波形１、変調波形２Ａ、変調波形２Ｂ、変調波形３を出力する。

直流電圧設定器５３は、鋸歯状波発生器５４に、直流電圧設定ゲインｋ（但し、ｋ≦１）を設定する。鋸歯状波発生器５４は、鋸歯状波１および鋸歯状波２を出力する。相電圧判別器５２は、入力されるＲ相電圧規格化信号ａ、Ｓ相電圧規格化信号ｂ、およびＴ相電圧規格化信号ｃの電位を比較し、Ｒ相中間、Ｓ相中間、Ｔ相中間を判別して、中間判定信号（中間の場合「１」、中間でない場合「０」）をそれぞれ出力する。具体的には、Ｓ相中間の場合、変調波形１、３を出力し、鋸歯状波１、２を出力する（図６参照）。Ｔ相中間の場合、変調波形１、２Ａを出力し、鋸歯状波１を出力する（図７参照）。Ｒ相中間の場合、変調波形３、２Ｂを出力し、鋸歯状波２を出力する（図８参照）。このように、スイッチングパターン発生器５では、中間相がどの相かに応じてスイッチングパターンの生成方法を変える。これにより、全モードで同一の相のスイッチングパターンに同一の規則性を持たせる。

コンパレータ５５－１で変調波形１と鋸歯状波１とが比較された比較信号と、Ｒ相中間信号をＮＯＴ回路５８－１でＮＯＴ演算された出力とが、ＡＮＤ回路６０ＲでＡＮＤ演算され、Ｒ相非中間時パルスとして出力される。

コンパレータ５５－３で変調波形３と鋸歯状波２とが比較された比較信号と、Ｔ相中間信号をＮＯＴ回路５８－２でＮＯＴ演算された出力とが、ＡＮＤ回路６０ＴでＡＮＤ演算され、Ｔ相非中間時パルスとして出力される。

コンパレータ５５－２Ａで変調波形２Ａと鋸歯状波１を比較された比較信号と、コンパレータ５５－１の比較信号をＮＯＴ回路５６－１でＮＯＴ演算された出力とが、ＯＲ回路５７－１でＯＲ演算される。コンパレータ５５－２Ｂで変調波形２Ｂと鋸歯状波２を比較した比較信号と、コンパレータ５５－３の比較出力をＮＯＴ回路５６－２でＮＯＴ演算した出力とが、ＯＲ回路５７－２でＯＲ演算される。

ＯＲ回路５７－１のＯＲ演算した出力とＴ相中間信号とをＡＮＤ回路５９－１でＡＮＤ演算した出力と、ＯＲ回路５７－２のＯＲ演算した出力とＲ相中間信号とをＡＮＤ回路５９－２でＡＮＤ演算した出力とが、ＯＲ回路６０ＳでＯＲ演算され、Ｓ相非中間時パルスが出力される。

ＮＡＮＤ回路６１ＲでＳ相非中間時パルスとＴ相非中間時パルスとをＮＡＮＤ演算した出力と、Ｒ相中間信号とが、ＡＮＤ回路６２ＲでＡＮＤ演算され、Ｒ相中間時パルスが出力される。

ＮＡＮＤ回路６１ＳでＲ相非中間時パルスとＴ相非中間時パルスがＮＡＮＤ演算された出力と、Ｓ相中間信号とが、ＡＮＤ回路６２ＳでＡＮＤ演算され、Ｓ相中間時パルスとして出力される。

ＮＡＮＤ回路６１ＴでＲ相非中間時パルスとＳ相非中間時パルスがＮＡＮＤ演算された出力と、Ｔ相中間信号とが、ＡＮＤ回路６２ＴでＡＮＤ演算され、Ｔ相中間時パルスとして出力される。

コンパレータ６５では、鋸歯状波１と「０」入力が比較され、比較信号が０電圧挿入ロック信号として出力される。

ＯＲ回路６３ＲでＲ相非中間時パルスとＲ相中間時パルスとがＯＲ演算された出力と、０電圧挿入信号とが、ＡＮＤ回路６４でＡＮＤ演算され、Ｒ相パルスとして出力される。これにより、Ｒ相パルスに、双方向スイッチをＯＦＦするスイッチングパターン（各区間Ｉ～ＶＩにおける区間４）が導入される。

ＯＲ回路６３Ｔでは、Ｔ相非中間時パルスとＴ相中間時パルスがＯＲ演算され、Ｔ相パルスとして出力される。かかるＴ相パルスは、ＯＲ回路６３Ｔの出力が、０電圧挿入信号期間時に「０」であるため、０電圧挿入信号との演算は行わない。

ＯＲ回路６３Ｓでは、Ｓ相非中間時パルスとＳ相中間時パルスがＯＲ演算され、Ｓ相パルスが出力される。Ｒ相パルスとＴ相パルスが、０電圧挿入信号期間時に「０」となり、Ｓ相パルスがＯＮでも直流電圧は発生しない。Ｔ相のスイッチング回数を増加させないことを目的に、０電圧挿入信号との演算を行わないことにしている。

鋸歯状波発生器５４は、直流電圧設定器５３の直流電圧設定ゲインｋに基づき、周期Ｔとした時、（時間軸ｋＴ、ゲイン軸０）と（時間軸０、ゲイン軸１）を結ぶ直線で鋸歯状波１を出力する。また、鋸歯状波発生器５４は、直流電圧設定ゲインｋに基づき、（時間軸０、ゲイン軸０）と（時間軸ｋＴ、ゲイン軸１）を結ぶ直線で鋸歯状波２を出力する。

相電圧判別器５２は、図３に示すように、コンパレータ７０Ｒ、７０Ｓ、７０Ｔと、ＡＮＤ回路７１Ｒ、７１Ｓ、７１Ｔと、ＡＮＤ回路７２Ｒ、７２Ｓ、７２Ｔと、ＮＯＲ回路７３Ｒ、７３Ｓ、７３Ｔとを備えている。

コンパレータ７０Ｒは、Ｒ相電圧規格化信号ａとＳ相電圧規格化信号ｂとを比較して、比較信号（Ｒ相電圧規格化信号ａ＞Ｓ相電圧規格化信号ｂの場合に「１」、Ｒ相電圧規格化信号ａ≦Ｓ相電圧規格化信号ｂの場合に「０」）をＡＮＤ回路７１Ｒ、７２Ｓ、７１Ｔ、７２Ｔに出力する。コンパレータ７０Ｓは、Ｓ相電圧規格化信号ｂとＴ相電圧規格化信号ｃとを比較して、比較信号（Ｓ相電圧規格化信号ｂ＞Ｔ相電圧規格化信号ｃの場合に「１」、Ｓ相電圧規格化信号ｂ≦Ｔ相電圧規格化信号ｃの場合に「０」）をＡＮＤ回路７１Ｒ、７２Ｒ、７１Ｓ、７２Ｔに出力する。コンパレータ７０Ｔは、Ｔ相電圧規格化信号ｃとＲ相電圧規格化信号ａとを比較して、比較信号（Ｔ相電圧規格化信号ｃ＞Ｒ相電圧規格化信号ａの場合に「１」、Ｔ相電圧規格化信号ｃ≦Ｒ相電圧規格化信号ａの場合に「０」）をＡＮＤ回路７２Ｒ、７１Ｓ、７２Ｓ、７１Ｔに出力する。

ＡＮＤ回路７１Ｒは、コンパレータ７０Ｒの比較信号とコンパレータ７０Ｓの比較信号とのＡＮＤ演算結果を出力する。ＡＮＤ回路７２Ｒは、コンパレータ７０Ｓの比較信号とコンパレータ７０Ｔの比較信号とのＡＮＤ演算結果を出力する。ＡＮＤ回路７１Ｓは、コンパレータ７０Ｓの比較信号とコンパレータ７０Ｔの比較信号とのＡＮＤ演算結果を出力する。ＡＮＤ回路７２Ｓは、コンパレータ７０Ｔの比較信号とコンパレータ７０Ｒの比較信号とのＡＮＤ演算結果を出力する。ＡＮＤ回路７１Ｔは、コンパレータ７０Ｔの比較信号とコンパレータ７０Ｒの比較信号とのＡＮＤ演算結果を出力する。ＡＮＤ回路７２Ｔは、コンパレータ７０Ｒの比較信号とコンパレータ７０Ｓの比較信号とのＡＮＤ演算結果を出力する。

ＮＯＲ回路７３Ｒは、ＡＮＤ回路７１Ｒの出力とＡＮＤ回路７２Ｒの出力とのＮＯＲ演算結果（中間の場合「１」、中間でない場合「０」）をＲ相中間信号として出力する。ＮＯＲ回路７３Ｓは、ＡＮＤ回路７１Ｓの出力とＡＮＤ回路７２Ｓの出力とのＮＯＲ演算結果（中間の場合「１」、中間でない場合「０」）をＳ相中間信号として出力する。ＮＯＲ回路７３Ｔは、ＡＮＤ回路７１Ｔの出力とＡＮＤ回路７２Ｔの出力とのＮＯＲ演算結果（中間の場合「１」、中間でない場合「０」）をＴ相中間信号として出力する。

各変調波形を形成するパターン信号発生器５１は、図４に示すように、絶対値回路８０Ｒ、８０Ｓ、８０Ｔと、３入力加算器８１－１，８１－２とを備えている。絶対値回路８０Ｒは、Ｒ相電圧規格化信号ａの絶対値｜ａ｜を演算し、変調波形１を出力する。絶対値回路８０Ｓは、Ｓ相電圧規格化信号ｂの絶対値｜ｂ｜を演算して出力する。絶対値回路８０Ｔは、Ｔ相電圧規格化信号ｃの絶対値｜ｃ｜を演算して変調波形３を出力する。

３入力加算器８１－１は、変調波形１と、絶対値回路８０Ｓの出力と、定数－１とを加算して、変調波形２Ａを出力する。３入力加算器８１－２は、変調波長３と、絶対値回路８０Ｓの出力と、定数－１とを加算して、変調波形２Ｂを出力する。

次に、スイッチングパターン発生器５の各区間Ｉ～ＶＩにおける動作について図６～図８を用いて説明する。

図６～図８を参照して、各区間Ｉ～ＶＩでのスイッチング動作による直流電圧・各相の電流を説明する。区間Ｉと区間ＩＶでは共にＴ相が中間相となり、区間ＩＩと区間Ｖでは共にＳ相が中間相となり、区間ＩＩＩと区間ＶＩでは共にＲ相が中間相となるので、以下、区間Ｉ、ＩＩ、ＩＩＩについて説明する。図６は、区間ＩＩ、Ｖにおける、変調波形と、鋸歯状波と、Ｒ，Ｓ，Ｔ相パルスの一例を示す図である。図７は、区間Ｉ、ＩＶにおける、変調波形と、鋸歯状波と、Ｒ，Ｓ，Ｔ相パルスの一例を示す図である。図８は、区間ＩＩＩ、ＶＩにおける、変調波形と、鋸歯状波と、Ｒ，Ｓ，Ｔ相パルスの一例を示す図である。

図６～図８に示すように、全区間Ｉ～ＶＩにおいて、Ｒ相パルスは、ＯＦＦ→ＯＮ→ＯＦＦ、Ｓ相パルスは、ＯＮ→ＯＦＦ→ＯＮ、Ｔ相パルスは、ＯＮ→ＯＦＦとなっており、全区間Ｉ～ＶＩで同一の相は、ＯＮとＯＦＦの変化が規則的である同一の規則性のあるパターンとなっている。また、全区間Ｉ～ＶＩでＲ相パルスには、０電圧挿入信号が挿入される期間（区間４）が設けられており、この０電圧挿入信号が挿入された期間は、Ｒ相パルスに双方向スイッチ回路をＯＦＦするスイッチングパターンが挿入される。したがって、区間４では、３相のうち２相（Ｒ相とＴ相）がＯＦＦするので、全相で電流が流れないことになる。

（１）区間ＩＩ
まず、直流電圧について説明する。図６において、区間１、２、３、４の直流電圧は、それぞれＳＴ間電圧＝ｂ－ｃ、ＲＴ間電圧＝ａ－ｃ、ＲＳ間電圧＝ａ－ｂ、整流器出力短絡電圧＝０となる。次に、各相パルスについて説明する。区間ＩＩでは、Ｒ相が最大相、Ｔ相が最小相、Ｓ相が中間相となる。最大相と最小相では、パルスはそれぞれの電位に比例する時間ＯＮとなる。したがって、Ｒ相のパルス幅ｘ＝ｋＴ｜ａ｜、Ｔ相のパルス幅ｚ＝ｋＴ｜ｃ｜となる。ここで、Ｒ相パルスがＯＮとなるタイミング（区間２＋区間３）は、Ｒ相電圧｜ａ｜と鋸歯状波１との交点から求められる。また、Ｒ相パルスがＯＦＦとなるタイミング（区間１＋区間４）は、鋸歯状波１とゲイン軸０との交点から求められる。これにより、Ｒ相パルスが得られる。一方、Ｔ相パルスがＯＦＦとなるタイミング（区間３＋区間４）は、Ｔ相電圧｜ｃ｜と鋸歯状波２との交点から求められる。これにより、Ｔ相パルスが得られる。中間相パルスは、最大相又は最小相のパルスのどちらかがＯＦＦのときにＯＮする。したがって、Ｓ相パルスは、Ｒ相電圧｜ａ｜と鋸歯状波１との交点、およびＴ相電圧｜ｃ｜と鋸歯状波２との交点から求められる。また、区間１、２、３、４の幅は、それぞれｋＴ×（１－｜ａ｜）、ｋＴ×（｜ａ｜＋｜ｃ｜－１）、ｋＴ×（１－｜ｃ｜）、Ｔ×（１－ｋ）となる。スイッチング周期Ｔの直流電圧の平均は、それぞれの区間ごとに直流電圧を積算しそれぞれを加算してスイッチング周期Ｔで除して、以下のように表すことができる。スイッチング周期Ｔの直流電圧の平均＝｛（ｂ－ｃ）×ｋＴ×（１－ａ）＋（ａ－ｃ）×ｋＴ×（ａ－ｃ－１）＋（ａ－ｂ）×ｋＴ×（１＋ｃ）＋０×Ｔ×（１－ｋ）｝／Ｔ
＝ｋ｛ａ２＋ｃ２－ｂ（ａ＋ｃ）｝
ここで、ａ＋ｂ＋ｃ＝０（３相条件）を考慮すると、
＝ｋ（ａ２＋ｂ２＋ｃ２）

さらに、交流理論から、ａ２＋ｂ２＋ｃ２＝３／２より、
＝ｋ×３／２
このように、ｋに比例する一定電圧となる。

つぎに、入力電流について説明する。Ｒ相の入力電流は、Ｒ相電圧ａの時間に比例する正の電流が流れる。Ｔ相の入力電流は、Ｔ相の電圧の大きさ｜ｃ｜に比例する負の電流が流れる。Ｓ相の入力電流は、区間１で正の電流が流れ、区間３で負の電流が流れる。したがって、流れる電流は、ｋＴ×（１－ａ）－ｋＴ×（１＋ｃ）－ｋＴ（－ａ－ｃ）＝ｋＴｂとなり、スイッチング周期Ｔのうち、０電圧挿入信号が挿入される区間４を除いた期間ｋＴで除すると、Ｓ相電圧ｂとなる。したがって、Ｒ相、Ｓ相、Ｔ相には、Ｒ相電圧ａ、Ｓ相電圧ｂ、Ｔ相電圧ｃに比例する電流が流れることになり、正弦波電流となる。

（２）区間Ｉ
図７において、区間１、２、３、４の直流電圧は、それぞれＳＴ間電圧＝ｃ－ｂ、ＲＴ間電圧＝ａ－ｃ、ＲＳ間電圧＝ａ－ｂ、整流器出力短絡電圧＝０となる。次に各相のパルスについて説明する。区間Ｉでは、Ｒ相が最大相、Ｓ相が最小相、Ｔ相が中間相となる。Ｒ，Ｓ，Ｔ相のパルスのＯＮ、ＯＦＦ順序を変えずに、最大相と最小相でそれぞれの電位に比例する時間ＯＮとするため、区間Ｉでは、変調波形１，２Ａと鋸波状波１を用いて、図７に示す各パルスのＯＮ，ＯＦＦタイミングを得る。また、区間１、２、３、４の幅は、それぞれｋＴ×（１－｜ａ｜）、ｋＴ（１－｜ｂ｜）、ｋＴ×（｜ａ｜－｜ｂ｜－１）、Ｔ×（１－ｋ）となる。スイッチング周期Ｔの直流電圧の平均は、以下のように表すことができる。

スイッチング周期Ｔの直流電圧の平均＝｛（ｃ－ｂ）×ｋＴ×（１－ａ）＋（ａ－ｃ）×ｋＴ×（ｂ＋１）＋（ａ－ｂ）×ｋＴ×（ａ－ｂ－１）＋０×ｋＴ×（１－ｋ）｝／Ｔ
＝ｋ｛ａ２＋ｂ２－ｃ（ａ＋ｂ）｝

ここで、ａ＋ｂ＋ｃ＝０（３相条件）を考慮すると、
＝ｋ（ａ２＋ｂ２＋ｃ２）

さらに、交流理論から、ａ２＋ｂ２＋ｃ２＝３／２より、
＝ｋ×３／２
このように、ｋに比例する一定電圧となる。

つぎに、入力電流について説明する。区間ＩＩの場合と同様に、最大相のＲ相には、Ｒ相電圧ａの時間に比例する正の電流が流れる。最小相のＳ相には、Ｓ相電圧ｂの時間に比例する負の電流が流れる。Ｔ相は、区間１で負の電流が流れ、区間２で正の電流が流れる。このため、流れる電流は、ｋＴ×（１－ａ）－ｋＴ×（１＋ｂ）＝ｋＴｃとなり、ｋＴで除するとｃとなる。従って、電圧に比例する電流が、各相に流れ、正弦波電流となる。

（３）区間ＩＩＩ
図８において、区間１、２、３、４の直流電圧は、それぞれＳＴ間電圧＝ｂ－ｃ、ＲＴ間電圧＝ａ－ｃ、ＲＳ間電圧＝ｂ－ａ、整流器出力短絡電圧＝０となる。次に、各相のパルスについて説明する。区間ＩＩＩでは、Ｓ相が最大相、Ｔ相が最小相、Ｒ相が中間相となる。区間Ｉと同じく、Ｒ，Ｓ，Ｔ相のパルスのＯＮ，ＯＦＦ順序を変えずに、最大相と最小相でそれぞれの電位に比例する時間をＯＮとするため、区間ＩＩＩでは、変調波形３、２Ｂと鋸歯状波２を用いて、図８に示す各相パルスのＯＮ，ＯＦＦタイミングを得る。また、区間１、２、３、４の幅は、それぞれ、ｋＴ×（｜ｂ｜＋｜ｃ｜－１）、ｋＴ×（１－｜ｂ｜）、ｋＴ×（１－｜ｃ｜）、Ｔ×（１－ｋ）となる。スイッチング周期Ｔの直流電圧の平均は、以下のように表すことができる。

スイッチング周期Ｔの直流電圧の平均＝｛（ｂ－ｃ）×ｋＴ×（－ｃ＋ｂ－１）＋（ａ－ｃ）×ｋＴ×（－ｂ＋１）＋（ｂ－ａ）×ｋＴ×（１＋ｃ）＋０×ｋＴ×（１－ｋ）｝／Ｔ
＝ｋ｛ｂ２＋ｃ２－ａ（ｂ＋ｃ）｝

ここで、ａ＋ｂ＋ｃ＝０（３相条件）を考慮すると、
＝ｋ（ａ２＋ｂ２＋ｃ２）

さらに、交流理論から、ａ２＋ｂ２＋ｃ２＝３／２より、
＝ｋ×３／２
このように、ｋに比例する一定電圧となる。

つぎに、入力電流について説明する。区間ＩＩＩでは、Ｓ相が最大相で、Ｔ相が最小相なので、Ｓ相はＳ相電圧ｂの時間に比例する正の電流が流れ、Ｔ相は、Ｔ相電圧ｃの時間に比例する負の電流が流れる。Ｒ相は区間２で負の電流が流れ、区間３で正の電流が流れる。このため、流れる電流は、ｋＴ×（１－ｂ）－ｋＴ×（１＋ｃ）＝ｋＴａとなり、ＲＴで除するとａとなる。従って、電圧に比例する電流が、各相に流れ、正弦波電流となる。

このように、スイッチングパターン発生器５では、相電圧の１周期を６つの区間Ｉ～ＶＩに区分し、各区間Ｉ～ＶＩごとにスイッチング制御の内容を切り換えている。そのため、仮に、スイッチング制御に用いるキャリアの周期と６つの区間Ｉ～ＶＩの各周期とが非同期になると、入力側の相電圧の波形が歪む可能性がある。

すなわち、スイッチングパターン発生器５では、Ｒ、Ｓ、Ｔ相の相電圧を１に規格化し、キャリア信号と比較を行い、パルス信号を生成する。そのパルスは、Ｒ、Ｓ、Ｔ相の大小関係の判定に従って演算され、駆動回路６で駆動信号を生成し、双方向スイッチ回路３のスイッチング素子ＳＷ－ｒ，ＳＷ－ｓ，ＳＷ－ｔを駆動する。これにより、直流電圧を一定にできるとともに入力電流を正弦波にできる。

このとき、Ｒ、Ｓ、Ｔ相の相電圧は、系統のノイズのために、一般的に歪があり、３相交流電源ＰＳからの３相交流電力をそのまま使用すると、理論通りの成果を得ることが困難である。従って、スイッチング制御に用いる各相の相電圧は、波形の歪みがない理想的な正弦波が望ましい。

また、変調は、図５の各区間Ｉ～ＶＩの初めと終わりは、キャリア波形の初めと終わりに一致させておく必要がある。そうでない場合、すなわちキャリアの周期の途中のタイミングで次のキャリアが始まる場合、理想的なパルス信号を得ることが困難になり、理論通りの波形を得ることが困難になる。

すなわち、６つの区間Ｉ～ＶＩの各周期と非同期のキャリアを使用すると、入力電流波形、直流電圧波形は歪む傾向にある。

そこで、本実施例では、制御部１１が、スイッチング制御に用いるキャリアの周期と６つの区間Ｉ～ＶＩの各周期とを同期させるような制御を行う。

具体的には、制御部１１は、図１に示すように、ゼロクロス検出部１２、ＰＬＬ回路１３、及び推定部１４をさらに有する。

ゼロクロス検出部１２は、３相交流電力における相電圧のゼロクロスのタイミングを検出する。例えば、図１に示す場合、ゼロクロス検出部１２は、Ｒ相の電圧がゼロクロスするタイミングを検出する。例えば、ゼロクロス検出部１２は、コンパレータを有し、相電圧の極性の反転をコンパレータ等で検出することにより、相電圧のゼロクロスのタイミングを検出する。ゼロクロス検出部１２は、検出結果をＰＬＬ回路１３へ出力する。以下では、この検出結果を、相電圧のゼロクロス信号と呼ぶことにする。すなわち、相電圧のゼロクロス信号は、例えば、相電圧が立ち上がり方向にゼロクロスするタイミングを示す信号であり、例えば、相電圧の周波数を有するパルス状の信号である。

なお、ゼロクロス検出部１２は、相電圧のゼロクロスのタイミングを検出する代わりに、線間電圧のゼロクロスのタイミングを検出してもよい。例えば、図示しないが、ゼロクロス検出部１２は、Ｒ相及びＳ相の線間電圧がゼロクロスするタイミングを検出してもよい。この場合、ゼロクロス検出部１２は、検出結果として線間電圧のゼロクロス信号を生成する。線間電圧のゼロクロス信号は、例えば、線間電圧が立ち上がり方向にゼロクロスするタイミングを示す信号であり、例えば、相電圧の周波数を有するパルス状の信号である。このとき、ゼロクロス検出部１２は、線間電圧のゼロクロス信号が相電圧のゼロクロス信号に比べて略３０°進み位相となることを考慮し、生成された線間電圧のゼロクロス信号を略３０°で位相遅延させ、位相遅延された信号を線間電圧のゼロクロス信号に応じた信号としてＰＬＬ回路１３へ出力する。すなわち、ゼロクロス検出部１２は、生成された線間電圧のゼロクロス信号に応じて、相電圧のゼロクロス信号に相当する信号を生成してＰＬＬ回路１３へ出力する。

ＰＬＬ回路１３は、ゼロクロス信号を、３相交流電源ＰＳからの３相交流電力に対応した基準信号として受ける。ＰＬＬ回路１３は、３相交流電力に対応した基準信号（例えば、ゼロクロス信号）に応じて相電圧の周波数を把握する。例えば、ゼロクロス信号は相電圧の周波数を有するので、ＰＬＬ回路１３は、ゼロクロス信号の周波数から相電圧の周波数を把握することができる。ＰＬＬ回路１３は、把握された相電圧の周波数に６の整数倍をかけた周波数を有するキャリア用クロックを発生させる。ＰＬＬ回路１３は、発生されたキャリア用クロックをキャリア発生部５ｂ（図２参照）へ出力する。これにより、キャリア発生部５ｂは、相電圧の周波数に６の整数倍をかけた周波数を有するキャリア用クロックに同期して、キャリアを発生する。

例えば、６つの区間Ｉ～ＶＩの各周期は相電圧の１周期を６等分したものであるので、キャリア用クロックの周波数を相電圧の周波数に６の整数倍をかけたものにすることで、６つの区間Ｉ～ＶＩの各周期が、キャリア用クロックに同期して発生されるキャリアの周期（スイッチング周期Ｔ）の整数倍になるようにすることができる。これにより、６つの区間Ｉ～ＶＩのそれぞれに整数個のキャリア波形が収まるようにすることができる（図１１参照）。すなわち、キャリアの周期（スイッチング周期Ｔ）と６つの区間Ｉ～ＶＩの各周期とを同期させることができる。

また、ＰＬＬ回路１３は、３相交流電力に対応した基準信号（例えば、ゼロクロス信号）に応じて、６つの区間Ｉ～ＶＩの各周期に均等な周期を有する区間周期クロックを発生させる。すなわち、ＰＬＬ回路１３は、キャリア用クロックを複数分周してキャリア周期クロックを生成し、キャリア周期クロックを複数分周して区間周期クロックを生成する。ＰＬＬ回路１３は、発生されたキャリア周期クロック、区間周期クロック、及びキャリア周期クロックから区間周期クロックまでの途中段階における分周クロック（以下、途中分周クロックとする）を推定部１４へ出力する。なお、途中分周クロックは、キャリア周期クロックを繰り返し２分周して区間周期クロックを生成する際における複数の段階における分周クロックを含んでもよい。

さらに、ＰＬＬ回路１３は、区間周期クロックを２分周して、第１の分周クロック（図１２参照）を生成する。ＰＬＬ回路１３は、第１の分周クロックを２分周して、第２の分周クロック（図１２参照）を生成する。ＰＬＬ回路１３は、第２の分周クロックを２分周した第３の分周クロック（追従信号とも呼ぶ、図１２参照）を生成する。

推定部１４は、キャリア周期クロック、途中分周クロック、区間周期クロック、第１の分周クロック、第２の分周クロック、及び第３の分周クロックをＰＬＬ回路１３から受ける。推定部１４は、第１の分周クロック、第２の分周クロック、及び第３の分周クロックの組み合わせに応じて、現在の区間が６つの区間Ｉ～ＶＩのいずれであるかを推定する（図１２参照）。さらに、推定部１４は、キャリア周期クロック、途中分周クロック、及び区間周期クロックの組み合わせに応じて、現在のタイミングが現在の区間におけるどの時間位置（すなわち、図５の横軸における位置）にあるのかを推定する。そして、推定部１４は、推定結果に応じて、各相の電圧を図５に示すように推定して、推定された各相の電圧（例えば、Ｒ相電圧ａ、Ｓ相電圧ｂ、Ｔ相電圧ｃ）をスイッチングパターン発生器５へ出力する。

具体的には、推定部１４は、ＲＯＭ１４ａ及び制御信号生成器１４ｂ（図９参照）を有する。ＲＯＭ１４ａには、ピーク値が「１」に規格化された正弦波における時間位置データと規格化振幅とが対応付けられた正弦波データ（例えば、テーブルデータ）が格納されている。制御信号生成器１４ｂは、上記のように、現在の区間Ｉ～ＶＩ及び現在の区間Ｉ～ＶＩにおける時間位置を推定している。

例えば、制御信号生成器１４ｂは、第１の分周クロック、第２の分周クロック、及び第３の分周クロックの各ビット値をまとめて現在の区間を示す第１のデータを生成する。制御信号生成器１４ｂは、キャリア用クロック、途中分周クロック、及び区間周期クロックの各ビット値をまとめて現在のタイミングを示す第２のデータを生成する。制御信号生成器１４ｂは、第１のデータ及び第２のデータをまとめて、時間位置データを生成する。そして、制御信号生成器１４ｂは、ＲＯＭ１４ａに格納された正弦波データを参照し、生成された時間位置データに対応する各相の規格化振幅を特定し、特定された各相の規格化振幅を各相の電圧の推定結果とする。これにより、３相交流電源ＰＳからの３相交流電力における各相の相電圧をそのまま使用する場合に比べて、波形の歪みがない理想的な正弦波に近い各相（Ｒ相、Ｓ相、Ｔ相）の相電圧を得ることができる。

このように、スイッチング制御に使用する各相の相電圧は、Ｒ、Ｓ、Ｔ相の検出された相電圧を使用する代わりに、Ｒ、Ｓ、Ｔ相の相電圧のいずれかのゼロクロス信号、および位相から、理想的な正弦波をＲＯＭ１４ａに格納したデータより得る事で、理想的な正弦波に近いものとして得ることができる。

また、キャリアの初めと終わりとをゼロクロス信号に同期させる機能が必要である。直流分が残らないためには、正弦波波形の正側のキャリア数と負側のキャリア数とを同じにするため、キャリア用クロックの周波数は、相電圧の周波数に対して２の倍数をかけたものとすることが必要である。次に、１２０°づつ遅れてくる他の２相と対称にするためには、相電圧の周波数に対して３の倍数をかけたものである必要がある。このように、各区間Ｉ～ＶＩの周期に収まるキャリアの数を一定にすることが必要である。

仮に、キャリア用クロックが一定の周波数を有するクロックである場合、キャリア用クロックに同期して発生されるキャリアも一定の周波数を有するものとなる。この場合、３相交流電源ＰＳからの３相交流電力の周波数が変動したときに、その変動に追従することが困難であり、結果として、スイッチング制御に用いるキャリアの周期と６つの区間Ｉ～ＶＩの各周期とが非同期になりやすい。

それに対して、本実施例では、ＰＬＬ回路１３が、３相交流電源ＰＳからの３相交流電力に対応した基準信号（例えば、ゼロクロス信号）の位相と、キャリア用クロックに対応して内部的に生成した追従信号とを同期させる。例えば、ＰＬＬ回路１３において、分周段を６の倍数にし、ゼロクロス信号に同期させるように構成する。これにより、３相交流電源ＰＳからの３相交流電力の周波数が変動したときに、その変動に追従することができる。すなわち、入力波形の変動に対して対応でき、入力波形の周期に応じて追従できる。

次に、ＰＬＬ回路１３内の構成について図９を用いて説明する。図９は、ＰＬＬ回路１３の構成を示す図である。

ＰＬＬ回路１３は、発振部１３ａ、第１の分周部１３ｂ、第２の分周部１３ｃ、位相比較部１３ｄ、及び生成部１３ｅを有する。

発振部１３ａは、基準信号（例えば、ゼロクロス信号）に応じた周波数で発振して、キャリア用クロックを生成する。発振部１３ａは、生成したキャリア用クロックを、第１の分周部１３ｂに出力するとともに、キャリア発生部５ｂの鋸歯状波発生器５４へ出力する。

これにより、図１０に示すように、キャリア発生部５ｂの鋸歯状波発生器５４において、ダウンカウンタ５４ａは、キャリア用クロックに同期して、初期値からカウント値をディクリメントしていき、キャリーオーバーが発生した時点でカウント値を初期値に戻すようなカウント動作を行う。ダウンカウンタ５４ａは、キャリア用クロックに同期して、このようなカウント動作を繰り返すことで、図１１に示すような鋸歯状波１を生成する。すなわち、鋸歯状波１の周期をダウンカウンタ５４ａのカウント値の上限に対応した一定の値（すなわち、図１１に示すスイッチング周期Ｔ）にすることができる。

同様に、キャリア発生部５ｂの鋸歯状波発生器５４において、アップカウンタ５４ｂは、キャリア用クロックに同期して、初期値からカウント値をインクリメントしていき、キャリーオーバーが発生した時点でカウント値を初期値に戻すようなカウント動作を行う。アップカウンタ５４ｂは、キャリア用クロックに同期して、このようなカウント動作を繰り返すことで、図１１に示すような鋸歯状波２を生成する。すなわち、鋸歯状波２の周期をアップカウンタ５４ｂのカウント値の上限に対応した一定の値（すなわち、図１１に示すスイッチング周期Ｔ）にすることができる。

図９に示す第１の分周部１３ｂは、Ｍを正の整数とするとき、キャリア用クロックをＭ（例えば、Ｍ＝２Ｎ、Ｎは正の整数）分周して、６つの区間Ｉ～ＶＩに対応した（例えば、６つの区間Ｉ～ＶＩのそれぞれの周期と均等な周期を有する）区間周期クロックを生成する。例えば、第１の分周部１３ｂは、分周器１３ｂ１及び分周器１３ｂ２を有する。

例えば、Ｐ，Ｑを正の整数とし、Ｎ＝Ｐ＋Ｑとするとき、分周器１３ｂ１は、キャリア用クロックを２Ｐ分周して、キャリアの周期（すなわち、図１１に示すスイッチング周期Ｔ）に対応した（例えば、キャリアの周期と均等な周期を有する）キャリア周期クロックを生成する。分周器１３ｂ２は、キャリア周期クロックを２Ｑ分周して、６つの区間Ｉ～ＶＩに対応した（例えば、６つの区間Ｉ～ＶＩのそれぞれの周期と均等な周期を有する）区間周期クロックを生成する。

すなわち、整数Ｐは、ダウンカウンタ５４ａ（図１０参照）におけるディクリメント回数及びアップカウンタ５４ｂ（図１０参照）におけるインクリメント回数に対応したものである。整数Ｑは、６つの区間Ｉ～ＶＩのそれぞれに収まるキャリアの数（図１１参照）に対応したものである。

第１の分周部１３ｂの分周器１３ｂ２は、生成された区間周期クロックを第２の分周部１３ｃへ出力する。それとともに、第１の分周部１３ｂの分周器１３ｂ２は、キャリア周期クロック、途中分周クロック、及び区間周期クロックを推定部１４の制御信号生成器１４ｂへ出力する。途中分周クロックは、キャリア周期クロックを繰り返し２分周して区間周期クロックを生成する際における複数の段階における分周クロックを含んでもよい。例えば、Ｒ，ＳをＱより小さい正の整数とするとき、途中分周クロックは、キャリア周期クロックを２ＱーＲ分周した分周クロックと、キャリア周期クロックを２ＱーＳ分周した分周クロックとを含んでいてもよい。

第２の分周部１３ｃは、区間周期クロックを６分周して、３相交流電源ＰＳからの３相交流電力の周期に対応した（例えば、３相交流電力の周期と均等な周期を有する）追従信号を生成する。例えば、第２の分周部１３ｃは、６分周器１３ｃ１を有する。６分周器１３ｃ１は、区間周期クロックを６分周して、追従信号を生成する。例えば、６つの区間Ｉ～ＶＩの各周期は相電圧の１周期を６等分したものであるので、区間周期クロックを６分周することで、追従信号の周期を、相交流電源ＰＳからの３相交流電力における相電圧の周期に対応したものとすることができる。

例えば、図１２に示すように、６分周器１３ｃ１は、区間周期クロックを２分周した第１の分周クロックと、第１の分周クロックを２分周した第２の分周クロックと、第２の分周クロックを２分周した第３の分周クロック（追従信号）とを生成する。

例えば、図９に示す６分周器１３ｃ１は、区間周期クロックを分周器１３ｂ２から受ける。６分周器１３ｃ１は、区間周期クロックを２分周して、第１の分周クロックを発生させる。６分周器１３ｃ１は、発生させた第１の分周クロックをさらに２分周して、第２の分周クロックを発生させる。６分周器１３ｃ１は、発生させた第２の分周クロックをさらに２分周して、第３の分周クロックを発生させる。このとき、６分周器１３ｃ１は、第２の分周クロックの立ち上がりタイミングなどにより、区間ＶＩから区間Ｉに戻るタイミングｔｃを認識できる。すなわち、６分周器１３ｃ１は、図１２に示すタイミングｔｃにおいて、第１の分周クロック、第２の分周クロック、及び第３の分周クロックの各レベルをリセットする。例えば、タイミングｔｃにおいて、図１２に示す破線のレベルを実線のレベルにリセットする。これにより、第３の分周クロックの周期が区間周期クロックの６クロック分となるので、第３の分周クロックを、区間周期クロックが６分周された追従信号とすることができる。

第２の分周部１３ｃの６分周器１３ｃ１は、生成された第３の分周クロック（追従信号）を位相比較部１３ｄへ出力する。それとともに、第２の分周部１３ｃの６分周器１３ｃ１は、第１の分周クロック、第２の分周クロック、及び第３の分周クロック（追従信号）を推定部１４の制御信号生成器１４ｂへ出力する。

推定部１４の制御信号生成器１４ｂは、キャリア周期クロック、途中分周クロック、及び区間周期クロックを第１の分周部１３ｂの分周器１３ｂ２から受け、第１の分周クロック、第２の分周クロック、及び第３の分周クロック（追従信号）を第２の分周部１３ｃの６分周器１３ｃ１から受ける。制御信号生成器１４ｂは、第１の分周クロック、第２の分周クロック、及び第３の分周クロックの組み合わせに応じて、現在の区間が６つの区間Ｉ～ＶＩのいずれであるかを推定する。さらに、制御信号生成器１４ｂは、キャリア周期クロック、途中分周クロック、及び区間周期クロックの組み合わせに応じて、現在のタイミングが現在の区間におけるどの時間位置（すなわち、図５の横軸における位置）にあるのかを推定する。そして、制御信号生成器１４ｂは、推定結果に応じて、各相の電圧を図５に示すように推定する。

例えば、制御信号生成器１４ｂは、第１の分周クロック、第２の分周クロック、及び第３の分周クロックの各ビット値をまとめて現在の区間を示す第１のデータを生成する。制御信号生成器１４ｂは、キャリア用クロック、途中分周クロック、及び区間周期クロックの各ビット値をまとめて現在のタイミングを示す第２のデータを生成する。制御信号生成器１４ｂは、第１のデータ及び第２のデータをまとめて、時間位置データを生成する。そして、制御信号生成器１４ｂは、ＲＯＭ１４ａに格納された正弦波データを参照し、生成された時間位置データに対応する各相の規格化振幅を特定し、特定された各相の規格化振幅を各相の電圧の推定結果とする。

位相比較部１３ｄは、基準信号（例えば、ゼロクロス信号）をゼロクロス検出部１２から受け、追従信号を第２の分周部１３ｃから受ける。位相比較部１３ｄは、基準信号の位相と追従信号の位相とを比較し、比較結果に応じた位相誤差信号を生成する。位相比較部１３ｄは、例えば、位相差検出器１３ｄ１を有する。位相差検出器１３ｄ１は、基準信号の位相と追従信号の位相との位相差を検出し、検出された位相差に応じて位相誤差信号を生成する。位相比較部１３ｄは、生成された位相誤差信号を生成部１３ｅへ出力する。

生成部１３ｅは、位相誤差信号を位相比較部１３ｄから受ける。生成部１３ｅは、位相誤差信号に応じて、発振制御信号を生成する。例えば、生成部１３ｅは、追従信号が基準信号に比べて進み位相であることが位相誤差信号により示される場合、キャリア用クロックの周波数が高くなるように発振制御信号を生成する。例えば、生成部１３ｅは、追従信号が基準信号に比べて遅れ位相であることが位相誤差信号により示される場合、キャリア用クロックの周波数が低くなるように発振制御信号を生成する。例えば、生成部１３ｅは、フィルタ１３ｅ１を有する。フィルタ１３ｅ１は、例えば、位相誤差信号にローパスフィルタ処理を施すことで、発振制御信号を生成する。生成部１３ｅは、生成された発振制御信号を発振部１３ａへ出力する。

これにより、発振部１３ａは、発振制御信号に基づいて、基準信号に対応した周波数で発振する。例えば、発振部１３ａは、発振器１３ａ１及び分周器１３ａ２を有する。発振器１３ａ１は、発振制御信号に対応した周波数で発振して、内部クロックを生成する。発振器１３ａ１は、生成された内部クロックを分周器１３ａ２へ出力する。分周器１３ａ２は、内部クロックを分周して（例えば、２分周して）キャリア用クロックを生成する。

ＰＬＬ回路１３では、位相差検出器１３ｄ１、フィルタ１３ｅ１、発振器１３ａ１、分周器１３ａ２、分周器１３ｂ１、分周器１３ｂ２、及び６分周器１３ｃ１を含む位相同期ループが形成されており、基準信号の位相と追従信号の位相とが一致するようにフィードバック制御される。すなわち、３相交流電源ＰＳからの３相交流電力に対応した基準信号（ゼロクロス信号）の位相と、キャリア用クロックに対応してＰＬＬ回路１３が内部的に生成した追従信号とを同期させる。これにより、３相交流電源ＰＳからの３相交流電力の周波数が変動したときにも、その変動に追従することができる。すなわち、入力波形の変動に対して対応でき、入力波形の周期に応じて追従できる。

これに応じて、ＰＬＬ回路１３は、相電圧の周波数に６の整数倍をかけた周波数を有するキャリア用クロックを発生させる。すなわち、ＰＬＬ回路１３を構成することで、波形の歪みが小さい正弦波の相電圧を用いながら、スイッチング制御に用いるキャリアの周期と６つの区間Ｉ～ＶＩの各周期とを同期させることができる（図１１参照）。

ただし、３相整流器１の入力電圧が一時的に変動するなどして入力電圧にノイズが含まれる場合に、直ぐに追従信号の位相を基準信号に同期させてしまうと、入力電圧の変動解消後も位相のズレが収まらない場合があった。すなわち、短時間で入力電圧の変動が解消する短時間停電や電圧ディップがノイズの場合は、このノイズによる位相のズレを解消するために追従信号が入力電圧の変動に過度に影響されてしまい、入力電圧の変動解消後も位相のズレが収まらず、入力電流に高調波が含まれてしまう。入力電流に高調波が含まれると、３相整流器１の出力電圧が変動する。

そこで、３相整流器１の入力電圧が一時的に変動した場合にも、位相のズレを抑制して出力電圧の変動を抑えるため、過去に検出されたゼロクロス信号を用いて、新たに検出されたゼロクロス信号を補正して基準信号を生成する補正部を備えたＰＬＬ回路２３について説明する。

図１３は、移動平均を用いて基準信号を生成するＰＬＬ回路２３を示す図である。図１３に示すＰＬＬ回路２３は、図９に示したＰＬＬ回路１３と比較して、位相差検出器１３ｄ１に接続される移動平均器２３ａ（補正部）をさらに有する。移動平均器２３ａは、例えば、検出された（過去に生成された）ゼロクロス信号を記憶する記憶部（不図示）を有しており、ｎを２以上の正の整数として、直近に生成されたｎ個のゼロクロス信号の周期基準の移動平均をとり、新たに検出されたゼロクロス信号を、ゼロクロス信号の移動平均に基づき補正し、この補正されたゼロクロス信号を基準信号として出力する。ここで、ゼロクロス信号の周期基準の移動平均とは、ゼロクロス検出部１２が検出した直近のｎ個のゼロクロス点の時間間隔（ゼロクロスの周期）に基づき算出される、ゼロクロス信号の移動平均のことである。例えば、ゼロクロス検出部１２が出力したゼロクロス信号の波形（後述する図１４（ａ）のＥｘｓｙｃ＿１）において、立ち上がりエッジから次の立ち上がりエッジまでの１周期としたとき、直近までの連続するｎ周期分のゼロクロス信号の波形を移動平均し、移動平均後の波形を補正後の基準信号（後述する図１４（ｂ）のＥｘｓｙｃ＿２）として位相差検出器１３ｄ１に出力する。ｎは、例えば１００である。

図１４は、ＰＬＬ回路２３の効果を示すための試験例を示す図である。図１４（ａ）は移動平均器２３ａを含めない場合を示し、図１４（ａ）に示すＥｘｓｙｃ＿１は、実際に外部（ゼロクロス検出部１２）から入力された５０Ｈｚのゼロクロス信号（基準信号）であり、ノイズや半波ロストを含む。図１４（ｂ）は移動平均器２３ａ（補正部）を含めた場合を示し、図１４（ｂ）に示すＥｘｓｙｃ＿２は、移動平均器２３ａによって上述の手順で補正されたゼロクロス信号を示している。すなわち、Ｅｘｓｙｃ＿２は、１００個のゼロクロス信号の移動平均から求められた補正後のゼロクロス信号（基準信号）である。図から分かるように、Ｅｘｓｙｃ＿２は、Ｅｘｓｙｃ＿１のイレギュラーなノイズや波形ロストが平均されることにより、その影響が取り除かれている。図１４（ｃ）に示すＩｎｓｙｃは、Ｅｘｓｙｃ＿２と比較される初期状態で５５Ｈｚの内部信号（追従信号）である。

試験装置は、Ｅｘｓｙｃ（Ｅｘｓｙｃ＿１、Ｅｘｓｙｃ＿２）の立上がりエッジと同時にＩｎｓｙｃを立上がりエッジでスタートさせる。試験装置は、２回目のＩｎｓｙｃの立上がりエッジのときにＥｘｓｙｃとエクスクルーシブオア（ＥＸｏｒ）を取り、結果が「１」の場合はＩｎｓｙｃを低いタイマーへ移行させ、結果が「０」の場合はＩｎｓｙｃを高いタイマーへ移行させる。試験装置は、３回目以降のＩｎｓｙｃの立上がりエッジのときも同様の動作を行う。

図１５は、試験結果を示す図である。図１５（ａ）は、移動平均器２３ａを含めない場合を示し、図１５（ｂ）は、移動平均器２３ａを含めた場合を示す。図１５（ａ）及び（ｂ）において、入力電圧は３相整流器１の入力電圧であり、入力電流は３相整流器１の入力電流であり、出力電圧は３相整流器１の出力電圧である。図１５（ａ）、図１５（ｂ）ともに、時刻０秒からの約１２ミリ秒（入力電圧の半周期分の時間）の間だけ、入力電圧に電圧ディップが起きた場合の試験結果が示されている。

図１５（ａ）に示すように、移動平均器２３ａを含めない場合には、入力電圧がノイズを含まない状態に復帰した時刻０．０１２秒から、入力電流及び出力電圧が３００ミリ秒以上の時間で発信、変動する。一方、図１５（ｂ）に示すように、移動平均器２３ａを含めた場合には、入力電圧がノイズを含まない状態に復帰した時刻０．０１２秒から、入力電流の振動は抑えられ、２０ミリ秒以内で入力電流及び出力電圧は正常に復帰する。

このように、ＰＬＬ回路２３は、過去に検出されたゼロクロス信号を用いて、新たに検出されたゼロクロス信号を補正して基準信号を生成することで、ゼロクロス信号にノイズや半波ロストが含まれる場合にも、同期外れしにくく、ノイズや半波ロストの影響を緩和できる。また、同期がずれた場合に初回同期のため再計算するよう設定されている場合でも、再計算なしで追従を継続させやすくすることができる。

なお、ＰＬＬ回路は、移動平均をとる代わりに、ゼロクロス信号の検知範囲を制限してもよい。図１６は、ゼロクロス信号の検知範囲を制限するＰＬＬ回路２４の構成を示す図である。図１６に示すように、ＰＬＬ回路２４は、ＰＬＬ回路２３と比較して、移動平均器２３ａ（補正部）の代わりに検知窓制限器２３ｂ（補正部）を有する。

検知窓制限器２３ｂは、例えば、前回のゼロクロス信号のタイミング（時刻）に、同期中の入力電圧の１周期分の時間（ゼロクロス信号の時間間隔）を加えた時刻の、前後１５ミリ秒の範囲を計測可能幅とし、この計測可能幅以外ではゼロクロス信号を計測しない。ここで、１５ミリ秒は、５５Ｈｚの場合、位相基準で約３０度の位相幅である。これにより入力電圧が周波数換算で凡そ４５～６５Ｈｚの範囲のゼロクロス信号を検出し、それ以外の範囲のゼロクロス信号を検出しないよう検知範囲を制限することができる。このように、ＰＬＬ回路２４は、ゼロクロス信号の検知範囲を制限することによって、誤信号の混入を防止することができる。

また、ＰＬＬ回路は、移動平均器２３ａ（補正部）と検知窓制限器２３ｂ（補正部）の両方を備えてもよい。図１７は、移動平均器２３ａと検知窓制限器２３ｂの両方を備えるＰＬＬ回路２５の構成を示す図である。図１７に示すように、ＰＬＬ回路２５は、移動平均器２３ａと検知窓制限器２３ｂの両方を備える。検知窓制限器２３ｂは移動平均器２３ａに接続され、移動平均器２３ａは位相差検出器１３ｄ１に接続される。

検知窓制限器２３ｂは、ゼロクロス信号が入力され、検知窓の範囲が制限された信号を出力する。移動平均器２３ａは、検知窓制限器２３ｂの出力を入力とし、基準信号を出力する。このように、ＰＬＬ回路２５は、検知窓制限器２３ｂにより、位相基準で同期タイミングの約±３０度以外のノイズを抑制し、移動平均器２３ａにより、位相基準で同期タイミングの約±３０度以内のノイズと半波ロストを抑制することができる。

また、ＰＬＬ回路は、移動平均の計算に用いるゼロクロス信号の数を可変にしてもよい。図１８は、例えば初回同期までと初回同期後とで、移動平均の計算に用いるゼロクロス信号の数を変えるＰＬＬ回路２６の構成を示す図である。図１７に示すように、ＰＬＬ回路２６は、ＰＬＬ回路２５と比較して、移動平均器２３ａの代わりに移動平均器２３ｃを有し、位相差検出器１３ｄ１の代わりに位相差検出器１３ｄ２を有し、判定器２３ｄをさらに有する。

位相差検出器１３ｄ２は、位相差検出器１３ｄ１と同様の機能を有し、さらに、初回の同期完了を判定器２３ｄに通知する。判定器２３ｄは、位相差検出器１３ｄ２から初回の同期完了を通知されるまでは初回同期前と判定し、位相差検出器１３ｄ２から初回の同期完了を通知されると初回同期後と判定する。そして、判定器２３ｄは、初回同期前と判定すると、移動平均器２３ｃに少ない数（第１の数）での移動平均を指示し、初回同期後と判定すると、移動平均器２３ｃに多い数（第２の数）での移動平均を指示する。ここで、少ない数とは、例えば１０であり、多い数とは、例えば１００である。

移動平均器２３ｃは、判定器２３ｄにより少ない数での移動平均を指示されると、直近の少ない数のゼロクロス信号の周期基準の移動平均をとり、移動平均をとったタイミングを基準信号として位相差検出器１３ｄ２に出力する。一方、移動平均器２３ｃは、判定器２３ｄにより多い数での移動平均を指示されると、直近の多い数のゼロクロス信号の周期基準の移動平均をとり、移動平均をとったタイミングを基準信号として位相差検出器１３ｄ２に出力する。

このように、ＰＬＬ回路２６は、初回同期までは移動平均の算出に用いるゼロクロス信号の数を少なくする（第１の数とする）ことで追従性（変動した基準信号に追従信号が早く同期すること）をよくし、初回同期後は移動平均の算出に用いるゼロクロス信号の数を多くする（第２の数とする）ことでノイズ除去の性能を上げ、安定性（基準信号の変動に追従信号が影響されにくいこと）をよくすることができる。

また、ゼロクロス信号にノイズや半波ロストが含まれているか否かを判定する判定手段（不図示）を設け、ＰＬＬ回路は、ゼロクロス信号にノイズや半波ロストが含まれていると判定手段が判定した場合に、ゼロクロス信号を補正するようにしてもよい。あるいは、ＰＬＬ回路は、３相整流器１の立上げ時など所定の条件下では、ゼロクロス信号の補正を行わなくてもよい。

以上のように、実施例では、移動平均器２３ｃ（補正部）は、直近のｎ個のゼロクロス信号の周期基準の移動平均をとり、移動平均をとったタイミングを基準信号として位相差検出器１３ｄ１に出力する。したがって、移動平均器２３ｃは、３相整流器１への入力電圧が一時的に変動した場合にも位相のズレを防止し、ノイズや半波ロストの影響を緩和できる。さらに、入力電流の振動を抑え、３相整流器１の出力電圧の変動を抑えることができる。

また、実施例では、検知窓制限器２３ｂは、ゼロクロス信号の検知範囲を制限することによって、誤信号の混入を防止することができる。

また、実施例では、判定器２３ｄは、位相差検出器１３ｄ２からの初回の同期完了の通知に基づいて、移動平均器２３ｃ（補正部）が移動平均の算出に用いるゼロクロス信号の数の変更を指示する。したがって、ＰＬＬ回路２６は、初回同期までは追従性をよくし、初回同期後はノイズ除去の性能を上げ、安定性をよくすることができる。

なお、制御部１１において、ゼロクロス検出部１２が、３相交流電力における２つ以上の相電圧のゼロクロスのタイミングを検出してもよい。

あるいは、制御部１１において、ゼロクロス検出部１２は、３相交流電力における線間電圧のゼロクロスのタイミングを検出し、検出された線間電圧のゼロクロスのタイミングを示すゼロクロス信号を生成して位相遅延させてもよい。この場合、ＰＬＬ回路は、生成されたゼロクロス信号に対応した信号（例えば、ゼロクロス信号が位相遅延された信号）を受ける。この場合にも、ＰＬＬ回路は、ゼロクロス信号に基づいて、相電圧の周波数を把握できるので、相電圧の周波数に６の整数倍をかけた周波数を有するキャリア用クロックを発生させることができる。

以上のように、本発明にかかる３相整流器は、３相交流電力からの直流電圧の生成に有用である。

１ ３相整流器
３ 双方向スイッチ回路
４ 全波整流回路
５ スイッチングパターン発生器
５ａ スイッチングパターン発生部
５ｂ キャリア発生部
６ 駆動回路
８ ３相リアクトル
９ 入力コンデンサ
１０ コンデンサ
１１ 制御部
１２ ゼロクロス検出部
１３，２３，２４，２５，２６ ＰＬＬ回路
１３ａ 発振部
１３ｂ 第１の分周部
１３ｃ 第２の分周部
１３ｄ 位相比較部
１３ｄ１，１３ｄ２ 位相差検出器
１３ｅ 生成部
１４ 推定部
１４ａ ＲＯＭ
１４ｂ 制御信号生成器
２３ａ，２３ｃ 移動平均器（補正部）
２３ｂ 検知窓制限器（補正部）
２３ｄ 判定器

Claims (3)

1. ３相交流電源から入力される３相交流電力を直流電力に整流する３相整流器であって、
   前記３相交流電力を直流電力に整流する整流回路と、
   前記３相交流電源から前記整流回路への入力をＯＮ／ＯＦＦするスイッチ回路と、
   前記３相交流電力における各相の電圧に応じて前記スイッチ回路をスイッチング制御する制御部と
   を備え、
   前記制御部は、
   前記３相交流電力における相電圧又は線間電圧のゼロクロスのタイミングを検出してゼロクロス信号を生成する生成部と、
   前記生成部で生成された前記ゼロクロス信号に応じてキャリア用クロックを発生させるＰＬＬ回路と、
   前記キャリア用クロックと同期してキャリアを発生させるキャリア発生部と、
   前記キャリアを用いて前記スイッチ回路のスイッチングパターンを発生させるスイッチングパターン発生部と
   を有し、
   前記ＰＬＬ回路は、
   前記キャリア用クロックを分周して追従信号を生成する分周部と、
   基準信号の位相と前記追従信号の位相とを比較する位相比較部と、
   過去に生成された所定数の前記ゼロクロス信号のゼロクロス点の時間間隔に基づいて周期基準の移動平均を算出し、算出された前記移動平均を用いて、新たに生成されたゼロクロス信号を補正して前記基準信号を生成する補正部と、
   前記ゼロクロス信号を補正して生成した信号である前記基準信号に対応した周波数で発振して前記キャリア用クロックを生成する発振部と、
   前記ゼロクロス信号の位相と、前記キャリア用クロックの信号の位相との同期ループにおいて、初回の同期前か、初回の同期後かを判定する判定部と、
   を有し、
   前記移動平均の算出に用いる前記ゼロクロス信号の数は可変であり、
   前記補正部は、前記判定部の判定結果をもとに、追従性を重視する初回の同期前までは前記移動平均の算出に用いるゼロクロス信号の数を第１の数とし、安定性を重視する初回の同期後は前記移動平均の算出に用いるゼロクロス信号の数を前記第１の数より大きい第２の数とする、
   ことを特徴とする３相整流器。
2. 前記補正部は、所定の条件を満たすときに、前記新たに生成されたゼロクロス信号を補正せずに前記基準信号とすることを特徴とする請求項１に記載の３相整流器。
3. 前記補正部は、新たに検出される前記ゼロクロス信号の検知範囲を制限することを特徴とする請求項１に記載の３相整流器。

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