JPH0689122A - クロック信号矯正回路 - Google Patents
クロック信号矯正回路Info
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- JPH0689122A JPH0689122A JP4238235A JP23823592A JPH0689122A JP H0689122 A JPH0689122 A JP H0689122A JP 4238235 A JP4238235 A JP 4238235A JP 23823592 A JP23823592 A JP 23823592A JP H0689122 A JPH0689122 A JP H0689122A
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- Japan
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- cycle
- signal
- clock signal
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Abstract
(57)【要約】
【目的】 本発明はクロック信号矯正回路に関し、クロ
ック入力信号を容易かつ均一に所望のクロック出力信号
に矯正できるクロック信号矯正回路の提供を目的とす
る。 【構成】 入力のクロック信号ＩＣＫのクロック周期に
相当する信号Ｔを検出する周期検出部１と、周期検出部
１の周期検出に同期してその１／ｎ周期のクロック信号
Ｔ／ｎを生成する１／ｎ周期クロック生成部７と、１／
ｎ周期クロック生成部７の出力に基づいて位相の異なる
複数の位相クロック信号φ1 〜φn を形成する位相クロ
ック形成部８と、位相クロック形成部８の出力の位相ク
ロック信号φ1 〜φn を選択し又は合成することにより
入力のクロック信号ＩＣＫに対して所定のクロック位相
及び又はクロックデューティの出力のクロック信号ＯＣ
Ｋを形成するクロック合成部９とを備える。
ック入力信号を容易かつ均一に所望のクロック出力信号
に矯正できるクロック信号矯正回路の提供を目的とす
る。 【構成】 入力のクロック信号ＩＣＫのクロック周期に
相当する信号Ｔを検出する周期検出部１と、周期検出部
１の周期検出に同期してその１／ｎ周期のクロック信号
Ｔ／ｎを生成する１／ｎ周期クロック生成部７と、１／
ｎ周期クロック生成部７の出力に基づいて位相の異なる
複数の位相クロック信号φ1 〜φn を形成する位相クロ
ック形成部８と、位相クロック形成部８の出力の位相ク
ロック信号φ1 〜φn を選択し又は合成することにより
入力のクロック信号ＩＣＫに対して所定のクロック位相
及び又はクロックデューティの出力のクロック信号ＯＣ
Ｋを形成するクロック合成部９とを備える。
Description
【０００１】
【産業上の利用分野】本発明はクロック信号矯正回路に
関し、更に詳しくはクロック信号のクロック位相及び又
はクロックデューティを矯正するためのクロック信号矯
正回路に関する。近年、データ伝送装置等の多機能化、
省スペース化に伴い、構成回路のＬＳＩ化が進められて
いるが、ＬＳＩ回路は大規模化する一方であり、その使
用環境条件も厳しいために、伝送クロック等に対するマ
ージンの確保が困難な状況となっている。そこで、この
ようなクロック信号自体の矯正を行う必要が生じてい
る。
関し、更に詳しくはクロック信号のクロック位相及び又
はクロックデューティを矯正するためのクロック信号矯
正回路に関する。近年、データ伝送装置等の多機能化、
省スペース化に伴い、構成回路のＬＳＩ化が進められて
いるが、ＬＳＩ回路は大規模化する一方であり、その使
用環境条件も厳しいために、伝送クロック等に対するマ
ージンの確保が困難な状況となっている。そこで、この
ようなクロック信号自体の矯正を行う必要が生じてい
る。
【０００２】
【従来の技術】従来は、クロック信号ラインに単純なゲ
ート回路を付加し又は削除することにより、当該クロッ
ク信号の立ち上がり及び又は立ち下がりを遅延させるこ
とで、クロック信号のクロック位相やクロックデューテ
ィをカット・アンド・トライで矯正していた。
ート回路を付加し又は削除することにより、当該クロッ
ク信号の立ち上がり及び又は立ち下がりを遅延させるこ
とで、クロック信号のクロック位相やクロックデューテ
ィをカット・アンド・トライで矯正していた。
【０００３】あるいは、クロック信号ラインの配線長や
配線の負荷容量等をカット・アンド・トライで変更する
ことにより上記と同等のことを実現していた。
配線の負荷容量等をカット・アンド・トライで変更する
ことにより上記と同等のことを実現していた。
【０００４】
【発明が解決しようとする課題】しかし、１の装置につ
いて成功した矯正方法をそのまま他の装置に実施しても
良い結果が得られるとは限らない。しかも、上記アナロ
グ的手段による変更では均一な矯正結果を得るのが困難
な上、カット・アンド・トライによる変更作業にも非常
に手間がかかり、また変更した装置の管理も困難であ
る。
いて成功した矯正方法をそのまま他の装置に実施しても
良い結果が得られるとは限らない。しかも、上記アナロ
グ的手段による変更では均一な矯正結果を得るのが困難
な上、カット・アンド・トライによる変更作業にも非常
に手間がかかり、また変更した装置の管理も困難であ
る。
【０００５】本発明の目的は、クロック入力信号を容易
かつ均一に所望のクロック出力信号に矯正できるクロッ
ク信号矯正回路を提供することにある。
かつ均一に所望のクロック出力信号に矯正できるクロッ
ク信号矯正回路を提供することにある。
【０００６】
【課題を解決するための手段】上記の課題は図１の構成
により解決される。即ち、本発明のクロック信号矯正回
路は、クロック信号のクロック位相及び又はクロックデ
ューティを矯正するためのクロック信号矯正回路におい
て、入力のクロック信号ＩＣＫのクロック周期に相当す
る信号Ｔを検出する周期検出部１と、周期検出部１の周
期検出に同期してその１／ｎ周期のクロック信号Ｔ／ｎ
を生成する１／ｎ周期クロック生成部７と、１／ｎ周期
クロック生成部７の出力に基づいて位相の異なる複数の
位相クロック信号φ1 〜φn を形成する位相クロック形
成部８と、位相クロック形成部８の出力の位相クロック
信号φ1 〜φn を選択し又は合成することにより入力の
クロック信号ＩＣＫに対して所定のクロック位相及び又
はクロックデューティの出力のクロック信号ＯＣＫを形
成するクロック合成部９とを備える。
により解決される。即ち、本発明のクロック信号矯正回
路は、クロック信号のクロック位相及び又はクロックデ
ューティを矯正するためのクロック信号矯正回路におい
て、入力のクロック信号ＩＣＫのクロック周期に相当す
る信号Ｔを検出する周期検出部１と、周期検出部１の周
期検出に同期してその１／ｎ周期のクロック信号Ｔ／ｎ
を生成する１／ｎ周期クロック生成部７と、１／ｎ周期
クロック生成部７の出力に基づいて位相の異なる複数の
位相クロック信号φ1 〜φn を形成する位相クロック形
成部８と、位相クロック形成部８の出力の位相クロック
信号φ1 〜φn を選択し又は合成することにより入力の
クロック信号ＩＣＫに対して所定のクロック位相及び又
はクロックデューティの出力のクロック信号ＯＣＫを形
成するクロック合成部９とを備える。
【０００７】
【作用】周期検出部１は入力のクロック信号ＩＣＫの立
ち上がり（又は立ち下がり）から立ち上がり（又は立ち
下がり）までのクロック周期に相当する例えば時間信号
Ｔを検出し、１／ｎ周期クロック生成部７は周期検出部
１の各周期検出タイミングに同期してその１／ｎ周期の
クロック信号Ｔ／ｎを生成する。次いで、位相クロック
形成部８は１／ｎ周期クロック生成部７の出力に基づい
て例えばＴ／ｎづつ位相の異なる複数の位相クロック信
号φ1 〜φn を形成し、そして、クロック合成部９は位
相クロック形成部８の出力の位相クロック信号φ1 〜φ
n の何れか１つを選択し又は２以上を合成することによ
り入力のクロック信号ＩＣＫに対して所定のクロック位
相及び又はクロックデューティの出力のクロック信号Ｏ
ＣＫを形成する。
ち上がり（又は立ち下がり）から立ち上がり（又は立ち
下がり）までのクロック周期に相当する例えば時間信号
Ｔを検出し、１／ｎ周期クロック生成部７は周期検出部
１の各周期検出タイミングに同期してその１／ｎ周期の
クロック信号Ｔ／ｎを生成する。次いで、位相クロック
形成部８は１／ｎ周期クロック生成部７の出力に基づい
て例えばＴ／ｎづつ位相の異なる複数の位相クロック信
号φ1 〜φn を形成し、そして、クロック合成部９は位
相クロック形成部８の出力の位相クロック信号φ1 〜φ
n の何れか１つを選択し又は２以上を合成することによ
り入力のクロック信号ＩＣＫに対して所定のクロック位
相及び又はクロックデューティの出力のクロック信号Ｏ
ＣＫを形成する。
【０００８】従って、クロック周期Ｔの入力のクロック
信号ＩＣＫに同期すると共に、Ｔ／ｎを単位として該入
力のクロック信号ＩＣＫに対して任意のクロック位相及
び又はクロックデューティを有するような出力のクロッ
ク信号ＯＣＫを容易かつ均一に形成できる。好ましく
は、クロック合成部９は複数の位相クロック信号φ1 〜
φn の選択又は合成を外部より設定可能に構成されてい
る。
信号ＩＣＫに同期すると共に、Ｔ／ｎを単位として該入
力のクロック信号ＩＣＫに対して任意のクロック位相及
び又はクロックデューティを有するような出力のクロッ
ク信号ＯＣＫを容易かつ均一に形成できる。好ましく
は、クロック合成部９は複数の位相クロック信号φ1 〜
φn の選択又は合成を外部より設定可能に構成されてい
る。
【０００９】また好ましくは、周期検出部１は現時点の
検出周期が過去の検出周期に比べて所定の範囲内にある
ことによりクロック周期に相当する信号Ｔを更新する。
検出周期が過去の検出周期に比べて所定の範囲内にある
ことによりクロック周期に相当する信号Ｔを更新する。
【００１０】
【実施例】以下、添付図面に従って本発明による実施例
を詳細に説明する。なお、全図を通して同一符号は同一
又は相当部分を示すものとする。図２は実施例のクロッ
ク信号矯正回路のブロック図で、図において１は周期検
出部、２は微分回路、２１，２２はＤタイプのフリップ
フロップ（ＦＦ）、２３はＡＮＤゲート、３は周期検出
回路、３１はカウンタ（ＣＴＲ）、３２はレジスタ（Ｒ
ＥＧ）、３３はコンパレータ回路（ＣＭＰ）、３４，３
５，３７はＡＮＤゲート、３６はＯＲゲート、４はクロ
ック生成部、５はシーケンサ回路、５１はカウンタ（Ｃ
ＴＲ）、５２はデコーダ（ＤＥＣ）、５３はインバー
タ、６はクロック発生回路、７は１／ｎ周期クロック生
成部（１／ｎＣＫＧ）、７１は除算器（１／ｎ）、７２
はカウンタ（ＣＴＲ）、７３はコンパレータ（ＣＭ
Ｐ）、７４はＯＲゲート、８は位相クロック形成部、８
１はカウンタ（ＣＴＲ）、８２はデコーダ（ＤＥＣ）、
９はクロック合成部（ＭＸ）である。
を詳細に説明する。なお、全図を通して同一符号は同一
又は相当部分を示すものとする。図２は実施例のクロッ
ク信号矯正回路のブロック図で、図において１は周期検
出部、２は微分回路、２１，２２はＤタイプのフリップ
フロップ（ＦＦ）、２３はＡＮＤゲート、３は周期検出
回路、３１はカウンタ（ＣＴＲ）、３２はレジスタ（Ｒ
ＥＧ）、３３はコンパレータ回路（ＣＭＰ）、３４，３
５，３７はＡＮＤゲート、３６はＯＲゲート、４はクロ
ック生成部、５はシーケンサ回路、５１はカウンタ（Ｃ
ＴＲ）、５２はデコーダ（ＤＥＣ）、５３はインバー
タ、６はクロック発生回路、７は１／ｎ周期クロック生
成部（１／ｎＣＫＧ）、７１は除算器（１／ｎ）、７２
はカウンタ（ＣＴＲ）、７３はコンパレータ（ＣＭ
Ｐ）、７４はＯＲゲート、８は位相クロック形成部、８
１はカウンタ（ＣＴＲ）、８２はデコーダ（ＤＥＣ）、
９はクロック合成部（ＭＸ）である。
【００１１】図３，図４は実施例のクロック信号矯正回
路の動作タイミングチャートであり、以下、図２〜図４
を参照して実施例の動作を詳細に説明する。図３におい
て、周期検出部１の微分回路２は高速のクロック信号Ｈ
ＣＫにより入力のクロック信号ＩＣＫの各立ち上がりを
検出して微分クロック信号ＤＣＫを出力している。
路の動作タイミングチャートであり、以下、図２〜図４
を参照して実施例の動作を詳細に説明する。図３におい
て、周期検出部１の微分回路２は高速のクロック信号Ｈ
ＣＫにより入力のクロック信号ＩＣＫの各立ち上がりを
検出して微分クロック信号ＤＣＫを出力している。
【００１２】かかる状態で、外部のシステムにより制御
されているリセット信号ＳＲがある時点でＨＩＧＨレベ
ルになると、その後の各微分クロック信号ＤＣＫの立ち
上がりによりシーケンサ回路５のカウンタ５１は順次イ
ンクリメントし、デコーダ５２からはシーケンス信号Ｓ
Ｃ１，ＳＣ２が図示のタイミングで出力される。図４に
おいて、周期検出回路３のカウンタ３１は、ある微分ク
ロック信号ＤＣＫの発生により「１」をロードされ、次
の微分クロック信号ＤＣＫが発生するまでの間に高速の
クロック信号ＨＣＫによりカウントアップして、入力の
クロック信号ＩＣＫのクロック周期に相当する信号Ｔ´
（この例ではカウント数Ｔ＝４０）を検出している。
されているリセット信号ＳＲがある時点でＨＩＧＨレベ
ルになると、その後の各微分クロック信号ＤＣＫの立ち
上がりによりシーケンサ回路５のカウンタ５１は順次イ
ンクリメントし、デコーダ５２からはシーケンス信号Ｓ
Ｃ１，ＳＣ２が図示のタイミングで出力される。図４に
おいて、周期検出回路３のカウンタ３１は、ある微分ク
ロック信号ＤＣＫの発生により「１」をロードされ、次
の微分クロック信号ＤＣＫが発生するまでの間に高速の
クロック信号ＨＣＫによりカウントアップして、入力の
クロック信号ＩＣＫのクロック周期に相当する信号Ｔ´
（この例ではカウント数Ｔ＝４０）を検出している。
【００１３】そして、上記のシーケンス信号ＳＣ１がＨ
ＩＧＨレベルの時は、カウンタ３１の検出周期Ｔ´は微
分クロック信号ＤＣＫに同期してレジスタ３２にロード
され、これによりレジスタ３２には最初の検出周期Ｔが
無条件にロードされる。しかし、シーケンス信号ＳＣ２
がＨＩＧＨレベルになると、カウンタ３１の検出周期Ｔ
´はコンパレータ回路３３の出力がＨＩＧＨレベルの時
のみレジスタ３２にロードされるようになる。
ＩＧＨレベルの時は、カウンタ３１の検出周期Ｔ´は微
分クロック信号ＤＣＫに同期してレジスタ３２にロード
され、これによりレジスタ３２には最初の検出周期Ｔが
無条件にロードされる。しかし、シーケンス信号ＳＣ２
がＨＩＧＨレベルになると、カウンタ３１の検出周期Ｔ
´はコンパレータ回路３３の出力がＨＩＧＨレベルの時
のみレジスタ３２にロードされるようになる。
【００１４】即ち、コンパレータ回路３３は、カウンタ
３１の出力の現時点の検出周期Ｔ´とレジスタ３２の出
力の過去の記憶周期Ｔに基づく信号｛例えば（Ｔ−
１），（Ｔ＋１）｝とを比較しており、もし（Ｔ−１）
≦Ｔ´≦（Ｔ＋１）の時はＨＩＧＨレベルを出力する。
従って、例えば入力のクロック信号ＩＣＫにノイズが混
入し、これによってクロック周期Ｔ´の途中に余分な微
分クロック信号ＤＣＫが発生してしまったような場合で
も、極端に短い検出周期Ｔ´がレジスタ３２に記憶され
てしまうことはない。こうして、レジスタ３２は後段の
クロック発生回路６に安定な検出周期Ｔを提供する。
３１の出力の現時点の検出周期Ｔ´とレジスタ３２の出
力の過去の記憶周期Ｔに基づく信号｛例えば（Ｔ−
１），（Ｔ＋１）｝とを比較しており、もし（Ｔ−１）
≦Ｔ´≦（Ｔ＋１）の時はＨＩＧＨレベルを出力する。
従って、例えば入力のクロック信号ＩＣＫにノイズが混
入し、これによってクロック周期Ｔ´の途中に余分な微
分クロック信号ＤＣＫが発生してしまったような場合で
も、極端に短い検出周期Ｔ´がレジスタ３２に記憶され
てしまうことはない。こうして、レジスタ３２は後段の
クロック発生回路６に安定な検出周期Ｔを提供する。
【００１５】しかし、入力のクロック信号ＩＣＫのクロ
ック周期が変動し、これによりカウンタ３１の検出周期
Ｔ´が１周期毎に（Ｔ−１）≦Ｔ´≦（Ｔ＋１）の範囲
内で変化していくような場合には、レジスタ３２の記憶
周期Ｔもこれに追従するようにしてして更新される。更
に、クロック発生回路６において、１／ｎ周期クロック
生成部７の除算回路７１はレジスタ３２の記憶周期Ｔ
（＝４０）を所定数ｎ（この例では４）で除算し、商
（＝１０）を出力する。一方、カウンタ７２は高速のク
ロック信号ＨＣＫによりカウントアップしており、その
カウント出力値が「１０」になると、コンパレータ７３
からＨＩＧＨレベルが出力される。カウンタ７２はコン
パレータ７３の出力のＨＩＧＨレベルによって「０」を
ロードされ、前記同様のカウント動作を繰り返す。こう
して、コンパレータ７３からはＴ／ｎ周期のクロック信
号Ｔ／ｎが出力される。
ック周期が変動し、これによりカウンタ３１の検出周期
Ｔ´が１周期毎に（Ｔ−１）≦Ｔ´≦（Ｔ＋１）の範囲
内で変化していくような場合には、レジスタ３２の記憶
周期Ｔもこれに追従するようにしてして更新される。更
に、クロック発生回路６において、１／ｎ周期クロック
生成部７の除算回路７１はレジスタ３２の記憶周期Ｔ
（＝４０）を所定数ｎ（この例では４）で除算し、商
（＝１０）を出力する。一方、カウンタ７２は高速のク
ロック信号ＨＣＫによりカウントアップしており、その
カウント出力値が「１０」になると、コンパレータ７３
からＨＩＧＨレベルが出力される。カウンタ７２はコン
パレータ７３の出力のＨＩＧＨレベルによって「０」を
ロードされ、前記同様のカウント動作を繰り返す。こう
して、コンパレータ７３からはＴ／ｎ周期のクロック信
号Ｔ／ｎが出力される。
【００１６】次いで、位相クロック形成部８のカウンタ
８１はクロック信号Ｔ／ｎによりカウントアップしてお
り、これによりデコーダ８２からはＴ／ｎづつ位相の異
なる複数（この例では４つ）の位相クロック信号φ1 〜
φ4 が出力される。そして、カウンタ８１は位相クロッ
ク信号φ4 の発生により「０」をロードされ、前記同様
のカウント動作を繰り返す。
８１はクロック信号Ｔ／ｎによりカウントアップしてお
り、これによりデコーダ８２からはＴ／ｎづつ位相の異
なる複数（この例では４つ）の位相クロック信号φ1 〜
φ4 が出力される。そして、カウンタ８１は位相クロッ
ク信号φ4 の発生により「０」をロードされ、前記同様
のカウント動作を繰り返す。
【００１７】更に、クロック合成部９は外部からのモー
ド設定信号ＭＯＤの入力に従って位相クロック信号φ1
〜φ4 のうちの何れか一つを選択し又は図示の信号（φ
2 ＋φ3 ）又は（φ2 ＋φ3 ＋φ4 ）の如く位相クロッ
ク信号φ1 〜φ4 の論理和合成を行うことにより、入力
のクロック信号ＩＣＫに対して所定のクロック位相及び
又はクロックデューティの出力のクロック信号ＯＣＫを
形成している。
ド設定信号ＭＯＤの入力に従って位相クロック信号φ1
〜φ4 のうちの何れか一つを選択し又は図示の信号（φ
2 ＋φ3 ）又は（φ2 ＋φ3 ＋φ4 ）の如く位相クロッ
ク信号φ1 〜φ4 の論理和合成を行うことにより、入力
のクロック信号ＩＣＫに対して所定のクロック位相及び
又はクロックデューティの出力のクロック信号ＯＣＫを
形成している。
【００１８】かくして、本実施例によれば、クロック入
力信号を容易かつ均一に所望のクロック出力信号に矯正
できる。しかも、外部のモード設定信号ＭＯＤを切り替
えるだけでどうのような装置に適するクロック信号ＯＣ
Ｋでも容易に得られる。なお、１／ｎ周期クロック生成
部７は上記実施例の構成のものに限らない。図示しない
が、例えば位相比較器の一方の入力にＯＲゲート３６の
出力を入力し、かつ位相比較器の他方の入力にＶＣＯ回
路の出力のｎ倍周期の信号を入力すると共に、両入力信
号間の位相誤差をループフィルタを介してＶＣＯ回路に
帰還するように構成することで、該ＶＣＯ回路からＴ／
ｎ周期のクロック信号Ｔ／ｎを得るようにしても良い。
なお、この場合の入力のクロック信号ＩＣＫのクロック
周期に相当する信号ＴはＯＲゲート３６の出力信号であ
る。
力信号を容易かつ均一に所望のクロック出力信号に矯正
できる。しかも、外部のモード設定信号ＭＯＤを切り替
えるだけでどうのような装置に適するクロック信号ＯＣ
Ｋでも容易に得られる。なお、１／ｎ周期クロック生成
部７は上記実施例の構成のものに限らない。図示しない
が、例えば位相比較器の一方の入力にＯＲゲート３６の
出力を入力し、かつ位相比較器の他方の入力にＶＣＯ回
路の出力のｎ倍周期の信号を入力すると共に、両入力信
号間の位相誤差をループフィルタを介してＶＣＯ回路に
帰還するように構成することで、該ＶＣＯ回路からＴ／
ｎ周期のクロック信号Ｔ／ｎを得るようにしても良い。
なお、この場合の入力のクロック信号ＩＣＫのクロック
周期に相当する信号ＴはＯＲゲート３６の出力信号であ
る。
【００１９】また、位相クロック形成部８はリングカウ
ンタ回路により実現しても良い。
ンタ回路により実現しても良い。
【００２０】
【発明の効果】以上述べた如く本発明のクロック信号矯
正回路は、入力のクロック信号ＩＣＫのクロック周期に
相当する信号Ｔを検出する周期検出部１と、周期検出部
１の周期検出に同期してその１／ｎ周期のクロック信号
Ｔ／ｎを生成する１／ｎ周期クロック生成部７と、１／
ｎ周期クロック生成部７の出力に基づいて位相の異なる
複数の位相クロック信号φ1 〜φn を形成する位相クロ
ック形成部８と、位相クロック形成部８の出力の位相ク
ロック信号φ1 〜φn を選択し又は合成することにより
入力のクロック信号ＩＣＫに対して所定のクロック位相
及び又はクロックデューティの出力のクロック信号ＯＣ
Ｋを形成するクロック合成部９とを備えるので、クロッ
ク入力信号を容易かつ均一に所望のクロック出力信号に
矯正でき、もって、例えばデータ伝送装置の品質向上に
寄与するところが大きい。
正回路は、入力のクロック信号ＩＣＫのクロック周期に
相当する信号Ｔを検出する周期検出部１と、周期検出部
１の周期検出に同期してその１／ｎ周期のクロック信号
Ｔ／ｎを生成する１／ｎ周期クロック生成部７と、１／
ｎ周期クロック生成部７の出力に基づいて位相の異なる
複数の位相クロック信号φ1 〜φn を形成する位相クロ
ック形成部８と、位相クロック形成部８の出力の位相ク
ロック信号φ1 〜φn を選択し又は合成することにより
入力のクロック信号ＩＣＫに対して所定のクロック位相
及び又はクロックデューティの出力のクロック信号ＯＣ
Ｋを形成するクロック合成部９とを備えるので、クロッ
ク入力信号を容易かつ均一に所望のクロック出力信号に
矯正でき、もって、例えばデータ伝送装置の品質向上に
寄与するところが大きい。
【図１】図１は本発明の原理的構成図である。
【図２】図２は実施例のクロック信号矯正回路のブロッ
ク図である。
ク図である。
【図３】図３は実施例のクロック信号矯正回路の動作タ
イミングチャートである。
イミングチャートである。
【図４】図４は実施例のクロック信号矯正回路の動作タ
イミングチャートである。
イミングチャートである。
１ 周期検出部 ７ １／ｎ周期クロック生成部 ８ 位相クロック形成部 ９ クロック合成部
Claims (3)
- 【請求項１】 クロック信号のクロック位相及び又はク
ロックデューティを矯正するためのクロック信号矯正回
路において、 入力のクロック信号（ＩＣＫ）のクロック周期に相当す
る信号（Ｔ）を検出する周期検出部（１）と、 周期検出部（１）の周期検出に同期してその１／ｎ周期
のクロック信号（Ｔ／ｎ）を生成する１／ｎ周期クロッ
ク生成部（７）と、 １／ｎ周期クロック生成部（７）の出力に基づいて位相
の異なる複数の位相クロック信号（φ1 〜φn ）を形成
する位相クロック形成部（８）と、 位相クロック形成部（８）の出力の位相クロック信号
（φ1 〜φn ）を選択し又は合成することにより入力の
クロック信号（ＩＣＫ）に対して所定のクロック位相及
び又はクロックデューティの出力のクロック信号（ＯＣ
Ｋ）を形成するクロック合成部（９）とを備えることを
特徴とするクロック信号矯正回路。 - 【請求項２】 クロック合成部（９）は複数の位相クロ
ック信号（φ1 〜φ n ）の選択又は合成を外部より設定
可能に構成されていることを特徴とする請求項１のクロ
ック信号矯正回路。 - 【請求項３】 周期検出部（１）は現時点の検出周期が
過去の検出周期に比べて所定の範囲内にあることにより
クロック周期に相当する信号（Ｔ）を更新することを特
徴とする請求項１のクロック信号矯正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4238235A JPH0689122A (ja) | 1992-09-07 | 1992-09-07 | クロック信号矯正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4238235A JPH0689122A (ja) | 1992-09-07 | 1992-09-07 | クロック信号矯正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0689122A true JPH0689122A (ja) | 1994-03-29 |
Family
ID=17027159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4238235A Withdrawn JPH0689122A (ja) | 1992-09-07 | 1992-09-07 | クロック信号矯正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0689122A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014168210A (ja) * | 2013-02-28 | 2014-09-11 | Fujitsu General Ltd | デジタル発振器及びデジタルｐｌｌ回路 |
| JP2014195354A (ja) * | 2013-03-28 | 2014-10-09 | Fujitsu General Ltd | ３相整流器 |
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1992
- 1992-09-07 JP JP4238235A patent/JPH0689122A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014168210A (ja) * | 2013-02-28 | 2014-09-11 | Fujitsu General Ltd | デジタル発振器及びデジタルｐｌｌ回路 |
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